CN112106139A - 闪速存储器设备 - Google Patents

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CN112106139A CN202080001907.3A CN202080001907A CN112106139A CN 112106139 A CN112106139 A CN 112106139A CN 202080001907 A CN202080001907 A CN 202080001907A CN 112106139 A CN112106139 A CN 112106139A
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张黄鹏
杨诗洋
王瑜
曹华敏
李婷
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Abstract

本公开内容的各方面提供半导体存储设备。半导体存储设备包括存储单元阵列和与该存储单元阵列耦合的外围电路。存储单元阵列包括多个存储单元。外围电路包括可编程逻辑电路，该可编程逻辑电路被配置为在半导体存储设备上电之后执行逻辑功能。

Description

闪速存储器设备
技术领域
本申请描述通常涉及半导体存储设备的实施例。
背景技术
半导体存储设备可以分类为易失性存储设备和非易失性存储设备。在电源关闭时，易失性存储设备会丢失数据。即使电源断开，非易失性存储设备也可以保持所存储的数据。为了实现较高的数据存储密度，半导体制造商开发了诸如三维(3D)NAND闪速存储器技术等等的垂直设备技术。3D NAND闪速存储器设备是一种非易失性存储设备。
发明内容
本公开内容的各方面提供一种半导体存储设备。半导体存储设备包括存储单元阵列以及与存储单元阵列耦合的外围电路。存储单元阵列包括多个存储单元。外围电路包括可编程逻辑电路，所述可编程逻辑电路被配置为在半导体存储设备上电之后执行逻辑功能。
在一些实施例中，存储单元阵列包括非易失性存储单元，所述非易失性存储单元存储用于配置可编程逻辑电路的配置信息。在一实施例中，外围电路在半导体存储设备上电时，从存储单元阵列加载配置信息，以及根据配置信息来配置可编程逻辑电路。在一些示例中，用于配置可编程逻辑电路的配置信息是存储在存储单元阵列的初始化分区中的。初始化分区中的信息是响应于对半导体存储设备的上电而被读取的。
在一些实施例中，可编程逻辑电路至少包括用于多个逻辑输入的查找表。查找表包括将逻辑输入的二进制组合分别与随机存取存储单元相关联的条目。在一些示例中，外围电路被配置为在半导体存储设备上电时，根据配置信息将值存储到随机存取存储单元中。
在一实施例中，可编程逻辑电路被配置为执行对用于存储单元阵列的字线偏置设置的确定。在另一实施例中，可编程逻辑电路被配置为执行对用于编程/擦除/读取存储单元阵列的电压电平的计算。在另一实施例中，可编程逻辑电路被配置为执行内置自测(BIST)功能。在另一实施例中，可编程逻辑电路被配置为执行错误检测和纠正功能。在另一实施例中，可编程逻辑电路被配置为执行在文件系统与存储单元阵列之间的地址转换。
在一些实施例中，存储单元阵列是布置在第一管芯上的，以及外围电路是布置在与第一管芯导电地耦合的第二管芯上的。
在一些实施例中，外围电路被配置为从在半导体存储设备外部的源接收配置信号，以及根据配置信号来配置可编程逻辑电路。
本公开内容的各方面提供一种用于形成半导体存储设备的方法。在一些实施例中，该方法包括：确定用于可编程逻辑电路的逻辑功能，所述可编程逻辑电路是布置在用于半导体存储设备中的存储单元阵列的外围电路中的。存储单元阵列包括非易失性存储单元。进一步地，该方法还包括：确定用于配置可编程逻辑电路以执行逻辑功能的配置信息，以及将配置信息存储在非易失性存储单元中。所述配置信息用于当导体存储设备上电时配置可编程逻辑电路。
本公开内容的各方面提供一种用于使用半导体存储设备的方法。该方法包括：接收用于配置可编程逻辑电路的配置信息，所述可编程逻辑电路是布置在半导体存储设备中的存储单元阵列的外围电路中的。存储单元阵列包括非易失性存储单元。该方法还包括：将配置信息存储在非易失性存储单元中。所述配置信息用于当半导体存储设备上电时配置可编程逻辑电路。
附图说明
本公开内容的各方面是当结合附图阅读时根据以下的详细描述最好地理解的。要注意的是，根据行业中的标准实践，未按比例来绘制各种特征。实际上，为了清楚论述起见，可以任意地增加或减小各种特征的尺寸。
图1示出根据本公开内容的一些实施例的半导体存储设备的方块图。
图2示出根据本公开内容的一些实施例的半导体存储设备的横截面视图和存储单元串的示意性符号。
图3示出根据本公开内容的一些实施例的可编程逻辑单元的示意图。
图4示出用于概述根据本公开内容的一些实施例的过程的流程图。
图5示出用于概述根据本公开内容的一些实施例的过程的流程图。
图6示出用于说明根据本公开内容的一些实施例的一系列上电操作的示意图。
具体实施方式
以下公开内容提供用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述组件和安排的特定示例，以简化本公开内容。当然，这些仅仅是示例，以及不旨在进行限制。例如，在下文的描述中，在第二特征之上或上方形成第一特征可以包括在其中以直接接触形成第一特征和第二特征的实施例，以及还可以包括在其中在第一特征与第二特征之间形成另外的特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开内容可以在各个示例中重复参考数字和/或字母。这种重复是出于简洁和清楚的目的，以及其本身并不指示在所讨论的各个实施例和/或配置之间的关系。
进一步地，为了便于描述以说明如在图中所示出的一个元素或特征与另一个元素或特征的关系，在本文中可以使用诸如“下方(beneath)”、“之下(below)”、“下部(lower)”、“之上(over)”、“上部(upper)”等等的空间相对术语。除了附图中所描绘的取向之外，空间相对术语旨在涵盖在使用中的或者在操作中的设备的不同取向。装置可以以其它方式进行取向(旋转90度或者以其它取向)，以及同样可以相应地解释在本文中所使用的空间相对描述符。
本公开内容的各方面提供闪速存储器设备的架构以及用于与闪速存储器设备一起使用的技术。通常，闪速存储器设备包括存储单元阵列部分和外围部分。外围部分使存储单元阵列部分与外部电路接合，以及向存储单元阵列部分提供各种控制。
根据本公开内容的一些方面，外围部分包括可编程逻辑电路，该可编程逻辑电路具有可以在制造闪速存储器设备之后(诸如在存储单元阵列部分和外围部分耦合在一起之后、在由用户(用户可编程的)进行测试或特征化步骤之后等等)进行配置的逻辑。在一些实施例中，可编程逻辑电路的配置可以存储在存储单元阵列部分中，以及可编程逻辑电路可以是基于在存储单元阵列部分中的存储的配置来逻辑上配置的。在一些实施例中，可编程逻辑电路可以是基于来自外部源的配置来逻辑上配置的。
根据本公开内容的一方面，可编程逻辑电路可以用于实现可能要求更灵活的决定时间的功能，因此其难以通过常规的硬件实现方式来实现。根据本公开内容的另一方面，可编程逻辑电路可以用于实现可能要求快速处理速度的功能，所述快速处理速度对于基于固件的实现方式而言是困难的。
在一实施例中，可编程逻辑电路用于实现在硬件设计时不确信的并且是在硬件验证之后确定的功能。在另一实施例中，可编程逻辑电路用于修理硬件中的缺陷。在另一实施例中，可编程逻辑电路用于实现从客户反馈请求的功能。
在另一实施例中，可编程逻辑电路用于实现可以依赖于测试或特征化的功能，诸如对字线偏置设置的确定、控制电压计算等等。在另一实施例中，可编程逻辑电路用于实现内置自测(BIST)功能。在另一实施例中，可编程逻辑电路用于实现纠错码(ECC)引擎。在另一实施例中，可编程逻辑电路用于实现可能要求快速处理的功能，诸如在闪存转换层(FTL)中的功能等。
图1示出根据本公开内容的一些实施例的半导体存储设备100的方块图。半导体存储设备100包括耦合在一起的存储单元阵列102和外围电路101。在一些示例中，存储单元阵列102和外围电路101是布置在同一个管芯(芯片)上的。在其它示例中，存储单元阵列102是布置在阵列管芯上的，外围电路101是布置在不同的管芯上的，诸如使用互补金属氧化物半导体(CMOS)技术实现的并且称为CMOS管芯的管芯。阵列管芯和CMOS管芯是适当地键合的，以及电力地耦合在一起。将参照图2来描述键合的阵列管芯和CMOS管芯的示例。
在一些示例中，CMOS管芯可以与多个阵列管芯耦合。在一实施例中，半导体存储设备100是将一个或多个阵列管芯和一个或多个CMOS管芯封进内部的集成电路(IC)封装。
半导体存储设备100被配置为将数据存储在存储单元阵列102中，以及响应于接收的命令(CMD)来执行操作。在一些示例中，半导体存储设备100可以接收写命令(还称为编程命令)、读取命令、擦除命令等等，以及相应地进行操作。在一示例中，半导体存储设备100接收具有地址(ADDR)和数据(DATA)的写命令，半导体存储设备100然后将数据存储在该地址处的存储单元阵列102中。在另一示例中，半导体存储设备100接收具有地址的读取命令，半导体存储设备100然后存取存储单元阵列102，以及输出存储在该存储单元阵列102的地址处的数据。在另一示例中，半导体存储设备100接收具有地址的擦除命令，半导体存储设备100然后将在该地址处的一个或多个存储单元块重置为未编程状态(还称为擦除状态)，诸如针对NAND存储单元的“1”。
通常，存储单元阵列102可以包括一个或多个存储平面160，以及存储平面160中的每个存储平面可以包括多个存储块，诸如如图1中所示的块1至块N。在一些示例中，并发操作可以发生在不同的存储平面160处。在一些实施例中，存储块块-1至块-N中的每个存储块是执行擦除操作的最小单元。每个存储块包括若干页。在一些示例中，页是可以进行编程(即，写入)的最小单元。
在一些实施例中，存储单元阵列102是闪速存储器阵列，以及是使用3D NAND闪速存储器技术来实现的。存储块块-1至块-N中的每个存储块包括垂直地(例如，垂直于管芯的主表面)布置的多个存储单元串。每个存储单元串包括串联连接的多个晶体管。存储单元串的细节将是参照图2来描述的。
在一些实施例中，外围电路101包括耦合在一起的接口电路110和主控制器120。
接口电路110包括合适的电路系统，以与存储单元阵列102接合或者与半导体存储设备100的外部组件(诸如主机设备)接合。在一些示例中，接口电路110包括与主机设备接合并且称为主机接口的第一部分、以及与存储单元阵列102接合并且称为阵列接口的第二部分。在图1示例中，接口电路110包括如图1中所示耦合在一起的命令解码电路114、地址解码电路115、页缓冲电路112、数据输入/输出(I/O)电路111、电压发生器113和可编程逻辑单元130。
在一些示例中，地址解码电路115可以从耦合到外部电路(例如，主机设备)的I/O引脚接收地址(ADDR)，以及执行对地址的解码。在一些示例中，地址解码电路115可以与主控制器120一起操作，以执行对地址的解码。在一些实施例中，从主机设备接收的地址是文件系统逻辑块地址。在一些示例中，地址解码电路115和主控制器120可以执行闪存转换层(FTL)的功能，以从由文件系统使用的块地址转换为在存储单元阵列102中的物理单元的地址。在一示例中，从由文件系统使用的块地址到在存储单元阵列102中的物理单元的转换可以用于排除不良单元。在一些实施例中，物理单元的地址是以行地址(R-ADDR)和列地址(C-ADDR)的形式的。响应于行地址，地址解码电路115可以基于行地址来生成字线(WL)信号和选择信号(诸如顶部选择栅(TSG)信号、底部选择栅(BSG)信号等等)，以及向存储单元阵列102提供WL信号和选择信号。在一些示例中，在写操作期间，地址解码电路115将WL信号和选择信号提供给存储单元阵列102，以选择要进行编程的页。在读取操作期间，地址解码电路115可以提供WL信号和选择信号，以选择用于缓冲的页。在擦除操作期间，地址解码电路115可以提供适当的WL信号和选择信号。
页缓冲电路112耦合到存储单元阵列102的位线(BL)，以及被配置为在读取操作和写操作期间缓冲数据，诸如一页或多页的数据。在一示例中，在写操作期间，页缓冲电路112可以缓冲要进行编程的数据，以及将该数据驱动到存储单元阵列102的位线，以将该数据写入到存储单元阵列102中。在另一示例中，在读取操作期间，页缓冲电路112可以感测在存储单元阵列102的位线上的数据，以及缓冲所感测的数据用于输出。
在图1示例中，数据I/O电路111经由数据线(DL)耦合到页缓冲电路112。在一示例中(例如，在写操作期间)，数据I/O电路111被配置为从半导体存储设备100的外部电路(例如，主机设备)接收数据，以及经由页缓冲电路112将所接收的数据提供给存储单元阵列102。在另一示例中(例如，在读取操作期间)，数据I/O电路111被配置为基于列地址(C-ADDR)，将数据从存储单元阵列102输出到外部电路(例如，主机设备)。
电压发生器113被配置为产生适当电平的电压，用于对半导体存储设备100的适当操作。例如，在读取操作期间，电压发生器113可以产生针对用于读取操作的源电压、体电压、各种WL电压、选择电压等等的适当电平的电压。在一些示例中，在读取操作期间，将源电压作为阵列公共源极(ACS)电压提供给存储单元阵列102的源极端子；在读取操作期间，将体电压提供给例如P型阱(PW)，其中该P型阱是用于存储单元串的主体部分。将WL电压和选择电压提供给地址解码电路115，因此地址解码电路115可以在读取操作期间以适当的电压电平输出WL信号和选择信号(例如，TSG信号和BSG信号)。
在另一示例中，在擦除操作期间，电压发生器113可以产生针对适合用于擦除操作的源电压、体电压、各种WL电压、选择电压、BL电压等等的适当电平的电压。在一些示例中，在擦除操作期间，将源电压作为ACS电压提供给存储单元阵列102的源极端子；在擦除操作期间，将PW电压提供给作为存储单元串的主体部分的P型阱。将WL电压和选择电压提供给地址解码电路115，因此地址解码电路115可以在擦除操作期间以适当的电压电平来输出WL信号以及BSG和TSG信号。将BL电压提供给页缓冲电路112，因此页缓冲电路112可以在擦除操作期间以适当的电压电平驱动位线(BL)。要注意的是，BL电压可以是在不经过页缓冲电路112的情况下施加到位线的。
在一些实施例中，命令解码电路114被配置为在命令周期中经由I/O引脚从例如主机设备接收命令(CMD)。在一些实施例中，I/O引脚可以发送其它信息，诸如在地址周期中的地址、在数据周期中的数据。在一些实施例中，所接收的命令是根据某些高级协议(例如，USB协议)的命令。
在一些实施例中，命令解码电路114和主控制器120可以一起操作，以对所接收的命令进行解码。在一示例中，命令解码电路114执行对所接收的命令的初始解码，以及由命令解码电路114将所解码的命令提供给主控制器120用于进一步的处理。主控制器120可以执行进一步的解码，然后基于命令来生成用于控制其它电路(诸如页缓冲电路112、数据I/O电路111、电压发生器113等等)的控制参数。
在一些实施例中，主控制器120可以基于命令来控制电压发生器113产生适当电平的电压。主控制器120可以协调其它电路，以在适当的时间并且以适当的电压电平向存储单元阵列102提供信号。
主控制器120可以是使用任何适当的技术来实现的。在图1示例中，将主控制器120实现为微控制器单元(MCU)121和固件(FW)存储器125。MCU 121包括一个或多个处理内核，FW存储器125存储可以由一个或多个处理内核执行的固件。例如，固件包括读取模块、程序模块和擦除模块。MCU 121可以响应于读取命令来执行读取模块，以生成用于生成控制信号以从存储单元阵列102读取数据的控制参数。MCU 121可以响应于程序命令来执行程序模块，以生成用于生成控制信号以将数据写入存储单元阵列102的控制参数。MCU 121可以响应于擦除命令来执行擦除模块，以生成用于生成控制信号以擦除存储单元阵列102的一个或多个块的控制参数。
要注意的是，FW存储器125可以是使用任何适当的非易失性存储器来实现的，即使断开电源，非易失性存储器也可以保留所存储的数据。在一示例中，FW存储器125是使用只读存储器(ROM)来实现的。在另一示例中，FW存储器125是使用可编程ROM来实现的。在另一示例中，FW存储器125是使用可擦除可编程ROM来实现的。
根据本公开内容，在外围电路101中的可编程逻辑单元130可以被适当地配置为执行各种逻辑功能。在一些实施例中，可编程逻辑单元130可以是响应于经由I/O引脚从外部设备接收的配置信号来配置的。
在一些实施例中，可编程逻辑单元130可以是基于存储在存储单元阵列102中的配置(诸如存储在存储单元阵列102中的配置135)来配置的。例如，将配置135存储在存储单元阵列102中的初始化分区中。初始化分区165是当半导体存储设备100上电时，存储单元阵列102中的可以加载到外围电路101的一部分。在一些示例中，在上电时，将在初始化分区165中的信息加载到外围电路101中，以配置外围电路101。可编程逻辑单元130可以是根据配置135来配置的。
可编程逻辑单元130可以是使用各种技术来实现的。示例性技术将是参照图3来描述的。
在图1示例中，可编程逻辑单元130可以被配置为执行各种功能。可编程逻辑单元130可以是在操作期间在上电时配置的，以及具有与常规的硬件实现方式更灵活的开发进度。此外，在可编程逻辑单元130中的单元可以并行地操作，以及具有与基于固件的实现方式相比要快得多的处理速度。
在一实施例中，可编程逻辑单元130可以用于实现在硬件验证之后确定的功能。因此，功能可以是利用灵活的开发进度和快速的处理速度来实现的。
在另一实施例中，在硬件中的缺陷是在晶圆制造之后检测到的。可编程逻辑单元130可以被配置为修理在硬件中的缺陷。
在另一实施例中，客户提供反馈以及请求另外的功能。可编程逻辑单元130可以用于实现从客户反馈请求的另外的功能，以及提供迅速的客户满意度。
在另一实施例中，用于存储单元阵列102的某些控制参数是关键的，以及是在制造之前难以决定的。在一些示例中，控制参数可以依赖于在制造之后执行的测试或特征化。在一些示例中，可编程逻辑单元130可以用于实现在硅制造之后确定的字线偏置设置、电压电平计算等等。
在另一实施例中，可编程逻辑单元130可以用于实现内置自测(BIST)功能，以节省测试成本。
在另一实施例中，可编程逻辑单元130被配置为实现另外的计算能力。在一示例中，可编程逻辑单元130被配置为实现纠错码(ECC)引擎用于纠错。在另一示例中，可编程逻辑单元130被配置为实现管芯上读取电平校准。在另一示例中，可编程逻辑单元130被配置为实现参考电压电平(Vref)训练引擎。
在另一实施例中，可编程逻辑单元130被配置为实现可能要求快速处理的功能，诸如在闪存转换层(FTL)中的一些功能等等。
在另一实施例中，可编程逻辑单元130被配置为实现提供在主机设备与半导体存储设备100之间的平滑协作的功能。
图2示出根据本公开内容的一些实施例的半导体存储设备200的横截面视图。在一些示例中，半导体存储设备200可以是半导体存储设备100。根据本公开内容的一些实施例，半导体存储设备200包括键合在一起的阵列管芯202(在一些示例中，还称为阵列芯片)和CMOS管芯201(在一些示例中，还称为CMOS芯片)。
要注意的是，在一些实施例中，半导体存储设备可以包括多个阵列管芯和CMOS管芯。多个阵列管芯和CMOS管芯可以堆叠并且键合在一起。CMOS管芯分别耦合到多个阵列管芯，以及可以驱动各自的阵列管芯以与半导体存储设备200类似的方式进行操作。
阵列管芯202包括衬底203和在衬底203上形成的存储单元。CMOS管芯201包括衬底204和在衬底204上形成的外围电路。为了简洁起见，衬底203的主表面称为X-Y平面，以及垂直于主表面的方向称为Z方向。
衬底203和衬底204可以分别是任何适当的衬底，诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底203和衬底204可以分别包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底203和衬底204可以分别是大块晶圆或外延层。
半导体存储设备200包括存储单元阵列(例如，存储电路阵列102)和外围电路(例如，地址解码电路、页缓冲电路、数据I/O电路、电压发生器、主控制器等等)。在图2示例中，存储单元阵列是在阵列管芯202的衬底203上形成的，以及外围电路是在CMOS管芯201的衬底204上形成的。阵列管芯202和CMOS管芯201是面对面地布置的(上方布置有电路的表面称为面，以及相反的表面称为背面)，以及键合在一起。
在一些示例中，阱可以是在衬底202中分别针对块来形成的，作为针对块的主体部分。在图2示例中，P型阱205是在衬底203中形成的，以及三维(3D)NAND存储单元串的块可以是在P型阱205中形成的。P型阱205可以形成用于3D NAND存储单元串的主体部分(例如，与PW端子相连接)，以及称为PW的电压可以是经由PW端子施加到P型阱205的。在一些示例中，存储单元阵列是在核心区域206中形成的，作为垂直存储单元串的阵列。除了核心区域206和外围区域之外，阵列管芯202包括阶梯区域207(在一些示例中，还称为连接区域)，以促进进行连接到例如在垂直存储单元串中的存储单元的栅极、选择晶体管的栅极等等。在垂直存储单元串中的存储单元的栅极对应于用于NAND存储器架构的字线。
在图2示例中，将垂直存储单元串280示出为在核心区域206中形成的垂直存储单元串的阵列的表示。图2还示出与垂直存储单元串280相对应的垂直存储单元串的示意性符号版本280’。垂直存储单元串280是在层的堆叠290中形成的。层的堆叠290包括交替地堆叠的栅极层295和绝缘层294。栅极层295和绝缘层294被配置为形成垂直地堆叠的晶体管。在一些示例中，晶体管的堆叠包括存储单元和选择晶体管，诸如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等等。在一些示例中，晶体管的堆叠可以包括一个或多个虚设选择晶体管。栅极层295对应于晶体管的栅极。栅极层295是由诸如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等等的栅极堆叠材料制成的。绝缘层294是由诸如氮化硅、二氧化硅等等的绝缘材料制成的。
根据本公开内容的一些方面，垂直存储单元串是由垂直地(Z方向)延伸到层的堆叠290中的沟道结构281形成的。沟道结构281可以是在X-Y平面中彼此分开来布置的。在一些实施例中，沟道结构281是以阵列的形式在栅极线切割结构(未示出)之间布置的。使用栅极线切割结构以促进在后栅极工艺中利用栅极层295来替换牺牲层。沟道结构281的阵列可以具有任何适当的阵列形状，诸如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的锯齿状阵列形状、蜂巢(例如，六边形的)阵列形状等等。在一些实施例中，沟道结构中的每个沟道结构具有在X-Y平面中的圆形形状，在X-Z平面和Y-Z平面中的柱形形状。在一些实施例中，在栅极线切割结构之间的沟道结构的数量和安排并不受到限制。
在一些实施例中，沟道结构281具有在与衬底203的主表面的方向垂直的Z方向上延伸的柱形形状。在一实施例中，沟道结构281是由在X-Y平面上处于圆形形状的材料形成的，以及在Z方向上延伸。例如，沟道结构281包括功能层，诸如阻隔绝缘层282(例如，氧化硅)、电荷存储层(例如，氮化硅)283、隧穿绝缘层284(例如，氧化硅)、半导体层285、以及具有在X-Y平面上的圆形形状以及在Z方向上延伸的绝缘层286。在一示例中，阻隔绝缘层282(例如，氧化硅)是在用于沟道结构281的孔(进入到层的堆叠280中)的侧壁上形成的，然后电荷存储层(例如，氮化硅)283、隧穿绝缘层284、半导体层285和绝缘层286是从侧壁顺序地堆叠的。半导体层285可以是任何适当的半导体材料(诸如多晶硅或单晶硅)，以及半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。但是，由于缺点，在一些示例中，本征硅材料可以具有1010cm-3的量级的载流子密度。绝缘层286是由诸如氧化硅和/或氮化硅的绝缘材料形成的，和/或可以形成为气隙。
根据本公开内容的一些方面，沟道结构281和层的堆叠290一起形成存储单元串280。例如，半导体层285对应于用于在存储单元串280中的晶体管的沟道部分，以及栅极层295对应于在存储单元串280中的晶体管的栅极。通常，晶体管具有用于控制沟道的栅极，以及在沟道的每一侧具有漏极和源极。为了简洁起见，在图2示例中，用于在图2中的晶体管的沟道的上侧称为漏极，以及用于在图2中的晶体管的沟道的底侧称为源极。要注意的是，漏极和源极可以是在某些驱动配置下切换的。在图2示例中，半导体层285对应于晶体管的连接的沟道。对于特定的晶体管，特定晶体管的漏极与在特定晶体管之上的上部晶体管的源极连接，以及特定晶体管的源极与在特定晶体管之下的下部晶体管的漏极连接。因此，在存储单元串280中的晶体管是串联连接的。
存储单元串280包括存储单元晶体管(或称为存储单元)。存储单元晶体管可以基于在电荷存储层283的一部分中的载流子陷阱来具有不同的门限电压，该电荷存储层283的一部分对应于用于存储单元晶体管的浮栅。例如，当在存储单元晶体管的浮栅中捕获(存储)大量的空穴时，存储单元晶体管的门限电压低于预先定义的值，那么存储单元晶体管处于与逻辑“1”相对应的未编程状态(还称为擦除状态)。当从浮栅中排出空穴时，存储单元晶体管的门限电压高于预先定义的值，因此在一些示例中，存储单元晶体管处于与逻辑“0”相对应的编程状态。
存储单元串280包括一个或多个顶部选择晶体管以及包括一个或多个底部选择晶体管，所述一个或多个顶部选择晶体管被配置为将在存储单元串280中的存储单元耦合/解耦至位线，所述一个或多个底部选择晶体管被配置为将在存储单元串280中的存储单元耦合/解耦至ACS。
顶部选择晶体管是由顶部选择栅(TSG)控制的。例如，当TSG电压(施加到TSG的电压)大于顶部选择晶体管的门限电压时，顶部选择晶体管被开启，以及存储单元耦合到位线；以及当TSG电压(施加到TSG的电压)小于顶部选择晶体管的门限电压时，顶部选择晶体管被关闭，以及将存储单元解耦至位线。
类似地，底部选择晶体管是由底部选择栅(BSG)控制的。例如，当BSG电压(施加到BSG的电压)大于底部选择晶体管的门限电压时，底部选择晶体管被开启，以及存储单元耦合到ACS；以及当BSG电压(施加到BSG的电压)小于底部选择晶体管的门限电压时，底部选择晶体管被关闭，以及将存储单元解耦至ACS。
根据本公开内容的一些方面，在沟道孔中的半导体层285的底部部分对应于垂直存储单元串280的源极侧，以及将该底部部分标记为285(S)。公共源极层289是以与垂直存储单元串280的源极的导电连接来形成的。公共源极层289可以包括一个或多个层。在一些示例中，公共源极层289包括硅材料，诸如本征多晶硅、掺杂的多晶硅(诸如N型掺杂的硅、P型掺杂的硅)等等。在一些示例中，公共源极层289可以包括金属硅化物以提高导电性。公共源极层289类似地处于与其它垂直存储单元串的源极(未示出)的导电连接，因此形成阵列公共源极(ACS)。
在一些示例中，当垂直存储单元串280被配置为按块进行擦除时，公共源极层289可以延伸以及覆盖块的核心区域和针对块的阶梯区域。在一些示例中，对于分别地擦除的不同的块，公共源极层289可以是针对不同的块来适当地绝缘的。
在图2示例中，在沟道结构281中，半导体层285从沟道结构281的源极侧向上垂直地延伸，以及形成与垂直存储单元串280的漏极侧相对应的顶部部分。将半导体层285的顶部部分标记为285(D)。要注意的是，漏极侧和源极侧是为了便于描述来命名的。漏极侧和源极侧可以与名称不同地来运行。
在图2示例中，可以形成连接结构(诸如具有金属线273的通孔272、键合结构274等等)，以将半导体层285(D)的顶部部分电力地耦合至位线(BL)。
进一步在图2示例中，阶梯区域207包括阶梯，该阶梯被形成为促进将字线连接到晶体管(例如，存储单元、顶部选择晶体管、底部选择晶体管)的栅极。例如，字线连接结构270包括导电地耦合在一起的接触结构271、通孔结构272和金属线273。字线连接结构270可以将WL电力地耦合到在存储单元串280中的晶体管的栅极端子。
在图2示例中，阵列管芯202和CMOS管芯201是面对面地进行布置的(电路侧是面，以及衬底侧是背面)，以及键合在一起。通常，在CMOS管芯上的外围电路使半导体存储设备200与外部电路接合。
在图2示例中，CMOS管芯201和阵列管芯202分别地包括可以彼此对准的键合结构。例如，CMOS管芯201包括键合结构234，以及阵列管芯202包括相应的键合结构274。阵列管芯202和CMOS管芯201可以适当地对准，因此键合结构234是与键合结构274对准的。当将阵列管芯202和CMOS管芯201键合在一起时，键合结构234与键合结构274分别进行键合以及电力地耦合。
图3示出根据本公开内容的一些实施例的可编程逻辑单元330的示意图。可编程逻辑单元330是可编程逻辑单元阵列中的单元，诸如可编程逻辑单元130。在可编程逻辑单元阵列中的其它单元可以类似地被配置作为可编程逻辑单元330。可编程逻辑单元330是定位在前一个可编程逻辑单元与下一个可编程逻辑单元之间的。
在图3示例中，可编程逻辑单元330包括如所示出的耦合在一起的查找表(LUT)、进位电路和D触发电路(DFF)。LUT接收多个输入(诸如四个输入DI-1至DI-4)，以及生成LUT输出LO。进位电路从前一个可编程逻辑单元接收进位输入(carry in)，以及将该进位输入与LUT输出LO进行组合，以生成单元输出CO和到下一个可编程逻辑单元的进位输出(carryout)。D触发电路可以响应于时钟信号来捕获和输出单元输出CO。
在一些示例中，LUT是使用16个静态随机存取存储器(SRAM)单元来实现的，以及每个SRAM单元与输入的二进制组合相关联。例如，SRAM单元1与“0000”相关联，SRAM单元2与“0001”相关联，SRAM单元3与“0010”相关联，SRAM单元4与“0011”相关联，SRAM单元5与“0100”相关联，SRAM单元6与“0101”相关联，SRAM单元7与“0110”相关联，SRAM单元8与“0111”相关联，SRAM单元9与“1000”相关联，SRAM单元10与“1001”相关联，SRAM单元11与“1010”相关联，SRAM单元12与“1011”相关联，SRAM单元13与“1100”相关联，SRAM单元14与“1101”相关联，SRAM单元15与“1110”相关联，SRAM单元16与“1111”相关联。在操作期间，可以选择与输入DI-1至DI-4的二进制组合相关联的SRAM单元中的一个SRAM单元作为LUT的输出LO。16个SRAM单元可以被编程为存储输入DI-1至DI-4的任何适当的逻辑运算。
要注意的是，可编程逻辑单元330仅仅是示例，可编程逻辑单元130可以是使用任何适当的技术来实现的。
图4示出用于概述根据本公开内容的一些实施例的过程400的流程图。在一些示例中，过程400由半导体存储设备提供方来执行，该半导体存储设备提供方提供包括可编程逻辑电路(例如，可编程逻辑单元130)的半导体存储设备，诸如半导体存储设备100、半导体存储设备200等等。在一些示例中，半导体存储设备包括第一管芯(例如，阵列管芯)和第二管芯(例如，CMOS管芯)。第一管芯包括存储单元阵列，以及第二管芯包括存储单元阵列的外围电路。第一管芯和第二管芯键合在一起，因此外围电路是与存储单元阵列导电地耦合的。可编程逻辑电路与外围电路布置在一起。在一些实施例中，存储单元阵列是非易失性存储单元阵列。即使电源断开，在非易失性存储单元阵列中的存储单元也可以保留所存储的数据。过程400开始于S401处，以及继续进行S410。
在S410处，确定用于可编程逻辑电路的逻辑功能。在一些实施例中，半导体存储设备提供方在硬件验证之后确定这些逻辑功能。在一实施例中，半导体存储设备提供方确定用于修理在硬件中的缺陷的逻辑功能。在另一实施例中，半导体存储设备提供方确定在硬件设计阶段难以确定的逻辑功能，诸如用于存储单元阵列的字线偏置设置、用于编程/擦除/读取存储单元阵列的电压电平等等。在另一实施例中，半导体存储设备提供方基于先前的使用，响应于客户反馈来确定逻辑功能。在另一实施例中，半导体存储设备提供方确定包括BIST功能的逻辑功能。在另一实施例中，逻辑功能包括在文件系统与存储单元阵列之间的地址转换。
在S420处，用于配置可编程逻辑电路的配置信息是基于逻辑功能来确定的。在一些实施例中，可编程逻辑电路包括多个可编程逻辑单元。在一些示例中，每个可编程逻辑单元包括用于多个逻辑输入的LUT。LUT包括逻辑输入的二进制组合分别与随机存取存储单元(诸如SRAM单元)的条目。配置信息指示要存储到随机存取存储单元以便使得可编程逻辑电路执行逻辑功能的值。
在S430处，配置信息是存储在存储单元阵列中的非易失性存储单元中的。例如，半导体存储设备提供方可以将主机设备与半导体存储设备连接，以及主机设备可以将配置信息写入到在存储单元阵列中的非易失性存储单元。然后，过程继续进行到S499并且终止。
在一些实施例中，配置信息是存储在存储单元阵列中的初始化分区中的。在半导体存储设备的操作期间，响应于对半导体存储设备的上电，将在初始化分区中的信息读取到外围电路。在一示例中，当半导体存储设备上电时，外围电路使得对在初始化分区中的信息进行读取。基于配置信息，外围电路可以将合适的值写入在可编程逻辑电路中的随机存取存储单元，以使可编程逻辑电路执行逻辑功能。
图5示出用于概述根据本公开内容的一些实施例的过程500的流程图。在一些示例中，过程500由半导体存储设备的用户来执行。在一些示例中，半导体存储设备包括第一管芯(例如，阵列管芯)和第二管芯(例如，CMOS管芯)。第一管芯包括存储单元阵列，以及第二管芯包括存储单元阵列的外围电路。第一管芯和第二管芯键合在一起，因此外围电路与存储单元阵列导电地耦合。可编程逻辑电路与外围电路布置在一起。在一些实施例中，存储单元阵列是非易失性存储单元阵列。即使电源断开，在非易失性存储单元阵列中的存储单元也可以保留所存储的数据。过程500开始于S501处，以及继续进行到S510。
在S510处，接收用于配置可编程逻辑电路的配置信息。在一示例中，用户将主机设备与半导体存储设备耦合。主机设备可以例如从服务器接收配置信息。在另一示例中，安装在主机设备上的应用可以确定使用可编程逻辑电路执行某些功能，诸如用于错误检测和纠正的ECC引擎、管芯上读取电平校准、参考电压电平(Vref)训练引擎等等，然后确定用于配置可编程逻辑电路的配置信息。
在S520处，配置信息是存储在存储单元阵列中的非易失性存储单元中是。例如，主机设备可以将配置信息写入在存储单元阵列中的非易失性存储单元。然后，过程继续进行到S599并且终止。
在一些实施例中，配置信息是存储在存储单元阵列中的初始化分区中的。在半导体存储设备的操作期间，响应于对半导体存储设备的上电，将在初始化分区中的信息读取到外围电路。在一示例中，当半导体存储设备上电时，外围电路使得对在初始化分区中的信息进行读取。基于配置信息，外围电路可以将合适的值写入在可编程逻辑电路中的随机存取存储单元，以使可编程逻辑电路执行逻辑功能。
图6示出用于说明根据本公开内容的一些实施例的一系列上电操作的示意图600。示意图600包括电源信号610、接收命令(CMD)620、就绪/繁忙(RB#)信号630和内部操作640。
在一些示例中，将电源信号610提供给诸如半导体存储设备100、半导体存储设备200等等的半导体存储设备的电源引脚；在命令周期期间，在某些I/O引脚上接收CMD 620；就绪/繁忙(RB#)信号630用于向主机设备通知半导体存储设备的状态(例如，针对就绪是高，以及针对繁忙是低)。
在图6示例中，一系列操作是参考时间T1-T9来描述的。
在T1处，提供电源，以及在电源引脚处的电压电平开始升高，如通过611所示的。
在T2处，在电源引脚处的电压电平稳定，如通过612所示的。
在T3处，响应于上电，可以产生复位脉冲，以及使得半导体存储设备复位到已知状态，如通过641所示的。
在T4处，RB#信号为高，以通知关于半导体存储设备准备就绪，如通过631所示的。
在T5处，第一命令是在上电之后从主机设备提供的。通常，第一命令是复位命令(FFh)，如通过621所示的。
在T6处，RB#信号变低，以通知关于半导体存储设备在繁忙，如通过632所示的。
在T7处，响应于复位命令，将在存储单元阵列的初始化分区中的信息从存储单元阵列读取到外围电路，如通过642所示的。用于配置可编程逻辑电路的配置信息是存储在初始化分区中的，以及因此读取到外围电路。
在T8处，外围电路根据配置信息来配置可编程逻辑电路，如通过643所示的，因此可编程逻辑电路能够执行与配置信息相对应的逻辑功能。
在T9处，RB#信号升高，以通知关于半导体存储设备准备就绪进行进一步的操作，如通过633所示的。
前述的内容概述若干实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当理解的是，他们可以容易地将本公开内容用作为设计或修改其它过程和结构的基础，用于实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当认识到的是，这样的等效构造并不背离本公开内容的精神和保护范围，以及在不背离本公开内容的精神和保护范围的情况下，它们可以进行各种改变、替换和变更。

Claims (21)

1.一种半导体存储设备，包括：
存储单元阵列，其包括多个存储单元；以及
外围电路，其与所述存储单元阵列耦合，所述外围电路包括：
可编程逻辑电路，其被配置为在所述半导体存储设备上电之后执行逻辑功能。
2.根据权利要求1所述的半导体存储设备，其中，所述存储单元阵列包括非易失性存储单元，所述非易失性存储单元存储用于配置所述可编程逻辑电路的配置信息。
3.根据权利要求2所述的半导体存储设备，其中，所述外围电路被配置为在所述半导体存储设备上电时，从所述存储单元阵列加载所述配置信息，以及根据所述配置信息来配置所述可编程逻辑电路。
4.根据权利要求3所述的半导体存储设备，其中，用于配置所述可编程逻辑电路的所述配置信息是存储在所述存储单元阵列的初始化分区中的，所述初始化分区中的信息是响应于对所述半导体存储设备的上电而被读取的。
5.根据权利要求3所述的半导体存储设备，其中，所述可编程逻辑电路至少包括用于多个逻辑输入的查找表，所述查找表包括将所述逻辑输入的二进制组合分别与随机存取存储单元相关联的条目。
6.根据权利要求5所述的半导体存储设备，其中，所述外围电路被配置为在所述半导体存储设备上电时，根据所述配置信息将值存储到所述随机存取存储单元中。
7.根据权利要求1所述的半导体存储设备，其中，所述可编程逻辑电路被配置为执行以下各项中的至少一项：
对用于所述存储单元阵列的字线偏置设置的确定；
对用于编程/擦除/读取所述存储单元阵列的电压电平的计算；
内置自测(BIST)功能；
错误检测和纠正功能；以及
在文件系统与所述存储单元阵列之间的地址转换。
8.根据权利要求1所述的半导体存储设备，其中，所述存储单元阵列和所述外围电路是在垂直于衬底表面的方向上堆叠的。
9.根据权利要求1所述的半导体存储设备，其中：
所述存储单元阵列是布置在第一管芯上的；以及
所述外围电路是布置在与所述第一管芯导电地耦合的第二管芯上的。
10.根据权利要求1所述的半导体存储设备，其中，所述外围电路被配置为从在所述半导体存储设备外部的源接收配置信号，以及根据所述配置信号来配置所述可编程逻辑电路。
11.一种用于形成半导体存储设备的方法，包括：
确定用于可编程逻辑电路的逻辑功能，所述可编程逻辑电路是布置在用于所述半导体存储设备中的存储单元阵列的外围电路中的，所述存储单元阵列包括非易失性存储单元；
确定用于配置所述可编程逻辑电路以执行所述逻辑功能的配置信息；以及
将所述配置信息存储在所述非易失性存储单元中，所述配置信息用于当所述半导体存储设备上电时配置所述可编程逻辑电路。
12.根据权利要求11所述的方法，还包括：
将用于配置所述可编程逻辑电路的所述配置信息存储在所述存储单元阵列的初始化分区中，所述初始化分区中的信息是响应于对所述半导体存储设备的上电而被读取的。
13.根据权利要求12所述的方法，还包括：
在所述可编程逻辑电路中存储所述配置信息用于配置至少查找表，所述查找表包括将逻辑输入的二进制组合分别与随机存取存储单元相关联的条目。
14.根据权利要求13所述的方法，还包括：
响应于对所述半导体存储设备的上电，将所述配置信息从所述存储单元阵列读取到所述外围电路；以及
根据所述配置信息，将值存储到所述随机存取存储单元中。
15.根据权利要求11所述的方法，还包括：
确定用于执行以下各项中的至少一项的所述逻辑功能：
对用于所述存储单元阵列的字线偏置设置的确定；
对用于编程/擦除/读取所述存储单元阵列的电压电平的计算；
内置自测(BIST)功能；
错误检测和纠正功能；以及
在文件系统与所述存储单元阵列之间的地址转换。
16.根据权利要求11所述的方法，还包括：
将第一管芯和第二管芯键合在一起，所述存储单元阵列是布置在所述第一管芯上的，所述外围电路是布置在所述第二管芯上的，所述第一管芯和所述第二管芯的所述键合将所述外围电路与所述存储单元阵列导电地耦合。
17.一种用于使用半导体存储设备的方法，包括：
接收用于配置可编程逻辑电路的配置信息，所述可编程逻辑电路是布置在用于所述半导体存储设备中的存储单元阵列的外围电路中的，所述存储单元阵列包括非易失性存储单元；以及
将所述配置信息存储在所述非易失性存储单元中，所述配置信息用于当所述半导体存储设备上电时配置所述可编程逻辑电路。
18.根据权利要求17所述的方法，还包括：
将用于配置所述可编程逻辑电路的所述配置信息存储在所述存储单元阵列的初始化分区中，所述初始化分区中的信息是响应于对所述半导体存储设备的上电而被读取的。
19.根据权利要求18所述的方法，还包括：
在所述可编程逻辑电路中存储所述配置信息用于配置至少查找表，所述查找表包括将逻辑输入的二进制组合分别与随机存取存储单元相关联的条目。
20.根据权利要求19所述的方法，还包括：
响应于对所述半导体存储设备的上电，将所述配置信息从所述存储单元阵列读取到所述外围电路；以及
根据所述配置信息，将值存储到所述随机存取存储单元中。
21.根据权利要求17所述的方法，其中，所述配置信息配置所述可编程逻辑电路以执行以下各项中的至少一项：
对用于所述存储单元阵列的字线偏置设置的确定；
对用于编程/擦除/读取所述存储单元阵列的电压电平的计算；
内置自测(BIST)功能；
错误检测和纠正功能；以及
在文件系统与所述存储单元阵列之间的地址转换。
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