CN118230797A - 数据触发器电路和非易失性存储器装置 - Google Patents

Abstract

公开了数据触发器电路和非易失性存储器装置。所述数据触发器电路包括：触发器、恢复锁存器和切断晶体管。所述触发器使用时钟信号和虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变，在输出节点处提供存储的数据信号作为输出信号。恢复锁存器连接到电源电压和地电压，在输出节点处连接到所述触发器，响应于芯片使能信号的第一转变而在内部存储输出信号，响应于基于芯片使能信号的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器。切断晶体管基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。

Description

数据触发器电路和非易失性存储器装置

本申请要求于2022年12月20日在韩国知识产权局提交的第10-2022-0179028号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。

技术领域

示例实施例总体上涉及半导体存储器装置，更具体地，涉及非易失性存储器装置的数据触发器电路和包括所述数据触发器电路的非易失性存储器装置。

背景技术

用于存储数据的半导体存储器装置可被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)通常被配置为通过对存储器单元中的电容器进行充电或放电来存储数据，并且在断电时丢失存储的数据。非易失性存储器装置(诸如，闪存装置)即使断电也可保持存储的数据。易失性存储器装置广泛用作各种设备的主存储器，而非易失性存储器装置广泛用于在各种电子装置(诸如，计算机、移动装置等)中存储程序代码和/或数据。

最近，已经开发了三维结构的非易失性存储器装置(诸如，垂直NAND存储器装置)，以增加非易失性存储器装置的集成度和存储器容量。

在非易失性存储器装置中，电源门控(power gating)被用于降低漏电流。当切断电源电压时，触发器中的数据需要被移动。

发明内容

一个或多个示例实施例可提供非易失性存储器装置的数据触发器电路，该数据触发器电路能够基于芯片使能信号自动恢复数据并且能够防止性能劣化。

此外，一个或多个示例实施例可提供包括数据触发器电路的非易失性存储器装置。

根据示例实施例的一个方面，一种非易失性存储器装置的数据触发器电路包括：触发器，被配置为使用时钟信号和基于电源电压的虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号；恢复锁存器，连接到电源电压和地电压，并且在输出节点处连接到所述触发器，其中，恢复锁存器被配置为响应于与芯片使能信号的失活对应的第一转变而在内部存储输出信号，响应于基于与芯片使能信号的激活对应的第二转变的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器；以及第一切断晶体管，被配置为响应于恢复锁存器存储输出信号，在电源门控间隔期间基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。

根据示例实施例的一个方面，一种非易失性存储器装置包括：存储器单元阵列，包括多个存储器单元；页缓冲器电路，通过多条位线连接到存储器单元阵列；数据输入/输出(I/O)电路，被配置为将数据发送到外部存储器控制器/从外部存储器控制器接收数据，数据I/O电路通过多条数据线连接到页缓冲器电路；以及控制电路，被配置为基于来自外部存储器控制器的命令和控制信号来控制页缓冲器电路和数据I/O电路，其中，页缓冲器电路包括分别连接到所述多条数据线的多个第一数据触发器电路，其中，数据I/O电路包括分别连接到所述多条数据线的多个第二数据触发器电路，其中，所述多个第一数据触发器电路中的每个和所述多个第二数据触发器电路中的每个被配置为在芯片使能信号的第一激活间隔期间，存储输入的数据信号，响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号，在芯片使能信号的失活间隔期间，存储输出信号，并且响应于在芯片使能信号的失活间隔之后转变到芯片使能信号的第二激活间隔而恢复存储的输出信号，并且在输出节点处提供恢复的输出信号。

根据示例实施例的一方面，一种非易失性存储器装置包括：数据触发器电路，布置在所述非易失性存储器装置的数据传送路径中；以及控制电路，被配置为控制数据触发器电路，其中，数据触发器电路包括：触发器，被配置为使用时钟信号和基于电源电压的虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号；恢复锁存器，连接到电源电压和地电压，并且在输出节点处连接到所述触发器，其中，恢复锁存器被配置为响应于芯片使能信号到失活的第一转变而在内部存储输出信号，响应于基于芯片使能信号到激活的第二转变的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器；第一切断晶体管，被配置为响应于恢复锁存器存储输出信号，在电源门控间隔期间基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置；以及第二切断晶体管，被配置为响应于基于芯片使能信号的第一转变的第二电源门控信号，在电源门控间隔期间使提供给所述触发器的虚拟地电压浮置，虚拟地电压基于地电压，并且其中，控制电路包括：时序控制器，被配置为基于命令、第一电源门控信号和芯片使能信号来生成用于控制恢复锁存器的时序控制信号；以及电源门控控制器，被配置为基于芯片使能信号和时序控制信号来生成第一电源门控信号和第二电源门控信号。

根据一个或多个示例实施例，数据触发器电路包括触发器和恢复锁存器，恢复锁存器在针对触发器基于芯片使能信号执行电源门控期间存储从触发器接收的输出信号，当电源门控间隔结束时恢复存储的输出信号，并将恢复的输出信号提供给触发器。因此，数据触发器电路可确保在电源门控间隔期间的数据保持，并且可在不降低触发器的性能的情况下降低待机电流。

附图说明

通过以下结合附图的详细描述，将更清楚地理解示意性、非限制性示例实施例，其中：

图1是根据示例实施例的非易失性存储器装置的框图；

图2是示出根据示例实施例的包括非易失性存储器装置的存储器系统的框图；

图3示意性地示出根据示例实施例的图1的非易失性存储器装置的结构；

图4示出根据示例实施例的图2的存储器系统的接口；

图5是示出根据示例实施例的存储器控制器的示例的框图；

图6是示出根据示例实施例的图1中的存储器单元阵列的示例的框图；

图7是示出图6的存储器块中的一个的电路图；

图8示出图7的存储器块中的单元串的结构的示例；

图9是根据示例实施例的图1中的存储器单元阵列到页缓冲器电路的连接的示意图；

图10详细示出根据示例实施例的页缓冲器；

图11是示出根据示例实施例的高速缓存单元的示例的电路图；

图12示出根据示例实施例的图1的非易失性存储器装置中的时序控制器的示例；

图13示出根据示例实施例的图1的非易失性存储器装置中的电源门控控制器的示例；

图14A是示出根据示例实施例的第一数据触发器电路中的一个的框图；

图14B是示出根据示例实施例的第一数据触发器电路中的一个的框图；

图14C是示出根据示例实施例的第一数据触发器电路中的一个的框图；

图15是示出根据示例实施例的图14A的数据触发器电路中的触发器的示例的电路图；

图16是示出根据示例实施例的图14A的数据触发器电路中的恢复锁存器的示例的电路图；

图17示出根据示例实施例的图16中的三态反相器的示例配置；

图18是用于描述根据示例实施例的图14A的数据触发器电路的操作的时序图；

图19示出当芯片使能信号激活时图16的恢复锁存器的操作；

图20示出当芯片使能信号失活时图16的恢复锁存器的操作；

图21是示出根据示例实施例的操作数据触发器电路的方法的流程图；

图22是示出根据示例实施例的非易失性存储器装置的示例的框图；

图23是示出根据示例实施例的存储装置的框图；

图24是示出根据示例实施例的包括半导体装置的电子系统的框图；

图25是根据示例实施例的非易失性存储器装置的剖视图；以及

图26是示出根据示例实施例的堆叠半导体装置的制造工艺的概念图。

具体实施方式

在下文中将参照附图更全面地描述各种示例实施例，在附图中一些示例实施例被示出。

图1是根据示例实施例的非易失性存储器装置的框图。

参照图1，非易失性存储器装置50可包括存储器单元阵列100和外围电路200。外围电路200可包括页缓冲器电路210、控制电路220、电压生成器230、地址解码器240、和数据输入/输出(I/O)电路250。外围电路200还可包括I/O接口、列逻辑、预解码器、温度传感器等。

存储器单元阵列100可通过串选择线SSL、多条字线WL和地选择线GSL结合到地址解码器240。另外，存储器单元阵列100可通过多条位线BL结合到页缓冲器电路210。存储器单元阵列100可包括结合到多条字线WL和多条位线BL的多个非易失性存储器单元。

存储器单元阵列100可包括多个存储器块BLK1至BLKz，并且存储器块BLK1至BLKz中的每个可具有三维(3D)结构。这里，z是大于二的整数。存储器单元阵列100可包括多个(垂直)单元串，并且每个单元串包括相对于彼此堆叠的多个存储器单元。

控制电路220可从存储器控制器(参照图2中的存储器控制器20)接收命令CMD、地址ADDR和控制信号CTRL，并且可基于命令CMD、地址ADDR和控制信号CTRL来控制非易失性存储器装置50的擦除循环、编程循环和读取操作。

在示例实施例中，控制电路220可基于命令CMD生成用于控制电压生成器230的控制信号CTL，可生成用于控制页缓冲器电路210的页缓冲器控制信号PBCTL，并且可基于地址ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路220可将控制信号CTL提供给电压生成器230，可将页缓冲器控制信号PBCTL提供给页缓冲器电路210，可将行地址R_ADDR提供给地址解码器240，并且可将列地址C_ADDR提供给数据I/O电路250。控制电路220可包括状态信号生成器225，并且状态信号生成器225可生成指示非易失性存储器装置50的操作状态的状态信号RnB。因为状态信号RnB指示非易失性存储器装置50的忙碌状态或就绪状态，所以状态信号RnB可被称为就绪/忙碌信号。

地址解码器240可通过串选择线SSL、多条字线WL和地选择线GSL结合到存储器单元阵列100。在编程操作或读取操作期间，地址解码器240可基于行地址R_ADDR将多条字线WL中的一条确定为选择的字线，并且可将多条字线WL之中的除了选择的字线之外的其余字线确定为未选择的字线。

电压生成器230可基于来自控制电路220的控制信号CTL使用从存储器控制器提供的电力PWR来生成与非易失性存储器装置50的操作相关联的字线电压VWL。字线电压VWL可包括编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。字线电压VWL可通过地址解码器240被施加到多条字线WL。

例如，在擦除操作期间，电压生成器230可将擦除电压施加到选择的存储器块的阱，并且可将地电压施加到选择的存储器块的所有字线。在擦除验证操作期间，电压生成器230可将擦除验证电压施加到选择的存储器块的所有字线，或者可逐字线地将擦除验证电压施加到选择的存储器块的字线。

例如，在编程操作期间，电压生成器230可将编程电压施加到选择的字线，并且可将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压生成器230可将编程验证电压施加到选择的字线，并且可将验证通过电压施加到未选择的字线。另外，在读取操作期间，电压生成器230可将读取电压施加到选择的字线，并且可将读取通过电压施加到未选择的字线。

页缓冲器电路210可通过多条位线BL结合到存储器单元阵列100。页缓冲器电路210可包括多个页缓冲器PB和页缓冲器驱动器(PBD)215。在编程操作期间，页缓冲器电路210可将待编程的数据临时存储在选择的页中，或在读取操作期间，页缓冲器电路210可临时存储从存储器单元阵列100的选择的页读取的数据。页缓冲器驱动器215可在编程操作期间将从数据I/O电路250提供的数据传送到多个页缓冲器PB，并且可在读取操作期间将从多个页缓冲器PB提供的数据传送到数据I/O电路250。

在示例实施例中，包括在多个页缓冲器PB中的每个中的页缓冲器单元(例如，图9中的第一页缓冲器单元PBU1至第m页缓冲器单元PBUm)和包括在多个页缓冲器PB中的每个中的高速缓存(cache)锁存器(例如，图9中的第一高速缓存锁存器CL1至第m高速缓存锁存器CLm)可彼此间隔开，并且具有单独的结构。因此，可提高页缓冲器单元上的布线的自由度，并且可降低布局的复杂度。另外，因为高速缓存锁存器邻近于数据I/O线，所以可减小高速缓存锁存器与数据I/O线之间的距离，因此可提高数据I/O速度。

数据I/O电路250可通过多条数据线DL1、DL2、……、DLq连接到页缓冲器电路210。这里q是大于二的自然数。在编程操作期间，数据I/O电路250可从存储器控制器(图2中的存储器控制器20)接收编程数据DATA并且基于从控制电路220接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路210。在读取操作期间，数据I/O电路250可基于从控制电路220接收的列地址C_ADDR从页缓冲器电路210接收读取数据DATA并且可将读取数据DATA提供给存储器控制器20。

数据I/O电路250可包括串行化器/解串行化器(SERDES)255。在编程操作期间，SERDES255可使编程数据DATA并行化以将并行化的数据提供给页缓冲器电路210，并且在读取操作期间，SERDES255可使来自页缓冲器电路210的读取数据DATA串行化以将串行化的数据提供给存储器控制器20。

页缓冲器驱动器215可包括多个第一数据触发器电路(DFC)400a，并且SERDES255可包括多个第二数据触发器电路400b。

第一数据触发器电路400a可分别连接到数据线DL1、DL2、……、DLq，并且第二数据触发器电路400b可分别连接到数据线DL1、DL2、……、DLq。这里，q是大于二的自然数。

第一数据触发器电路400a和第二数据触发器电路400b中的每个可在芯片使能信号的第一激活间隔期间存储输入的数据信号，可响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号，在芯片使能信号的失活间隔期间存储输出信号，可响应于在芯片使能信号的失活间隔之后转变到芯片使能信号的第二激活间隔而恢复存储的输出信号，并且可在输出节点处提供恢复的输出信号作为输出信号。

控制电路220可包括控制第一数据触发器电路400a和第二数据触发器电路400b的时序控制器310和电源门控控制器350。

时序控制器310可基于命令CMD和控制信号CTRL的芯片使能信号来生成用于控制第一数据触发器电路400a和第二数据触发器电路400b的操作时序的时序控制信号TCTL。时序控制信号TCTL可包括多个使能信号。

电源门控控制器350可基于时序控制信号TCTL和控制信号CTRL的芯片使能信号来生成用于控制第一数据触发器电路400a和第二数据触发器电路400b中的每个的电源门控的第一电源门控信号nPG和第二电源门控信号PG。

图2是示出根据示例实施例的包括图1的非易失性存储器装置的存储器系统的框图。

参照图2，存储器系统10可包括存储器控制器20和非易失性存储器装置50。

存储器控制器20可通过将控制信号CTRL、命令CMD和地址ADDR施加到非易失性存储器装置50来控制非易失性存储器装置50的操作，并且可与非易失性存储器装置50交换数据DATA。非易失性存储器装置50可将指示非易失性存储器装置50的操作状态的状态信号RnB提供给存储器控制器20。例如，当状态信号RnB具有逻辑高电平(就绪状态)时，状态信号RnB指示非易失性存储器装置50准备好从存储器控制器20接收命令。

图3示意性地示出根据示例实施例的图1的非易失性存储器装置的结构。

参照图3，非易失性存储器装置50可包括第一半导体层L1和第二半导体层L2，并且第一半导体层L1可相对于第二半导体层L2沿垂直方向VD堆叠。第二半导体层L2可在垂直方向VD上位于第一半导体层L1下方，因此，第二半导体层L2可靠近基底。

在示例实施例中，图1中的存储器单元阵列100可形成(或设置)在第一半导体层L1中，并且图1中的外围电路200可形成(或设置)在第二半导体层L2中。因此，非易失性存储器装置50可具有存储器单元阵列100位于外围电路200上的结构(即，外围上单元(COP)结构)。COP结构可有效地减小水平方向上的面积并且提高非易失性存储器装置50的集成度。

在示例实施例中，第二半导体层L2可包括基底，并且通过在基底上形成晶体管和用于布线晶体管的金属图案，外围电路200可形成在第二半导体层L2中。在外围电路200形成在第二半导体层L2中之后，可形成包括存储器单元阵列100的第一半导体层L1，并且可形成用于将存储器单元阵列100的字线WL和位线BL连接到形成在第二半导体层L2中的外围电路200的金属图案。例如，字线WL可在第一水平方向HD1上延伸，并且位线BL可在第二水平方向HD2上延伸。

随着存储器单元阵列100中的存储器单元的级数随着半导体工艺的发展而增加(即，随着堆叠的字线WL的数量增加)，存储器单元阵列100的面积可减小，因此，外围电路200的面积也可减小。根据示例实施例，为了减小由页缓冲器电路210占据的区域的面积，页缓冲器电路210可具有其中页缓冲器单元与高速缓存锁存器彼此分离的结构，并且可将包括在页缓冲器单元中的每个中的感测节点共同连接到组合感测节点。

图4示出根据示例实施例的图2的存储器系统的接口。

参照图4，存储器系统10包括存储器控制器20和非易失性存储器装置50，存储器控制器20可包括第一接口电路25，并且非易失性存储器装置50可包括第二接口电路55。

第二接口电路55可从存储器控制器20接收芯片使能信号nCE。第二接口电路55可响应于芯片使能信号nCE处于使能状态(例如，低电平)而将信号发送到存储器控制器20和从存储器控制器20接收信号。

第二接口电路55可从存储器控制器20接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。第二接口电路55可从存储器控制器20接收数据信号DQ和数据选通信号DQS，或者可将数据信号DQ和数据选通信号DQS发送到存储器控制器20。

第二接口电路55可将状态信号RnB发送到存储器控制器20。

第二接口电路55可基于写入使能信号nWE的切换时间点，从在命令锁存使能信号CLE的使能区段(例如，高电平状态)中接收的数据信号DQ获得命令CMD。第二接口电路55可基于写入使能信号nWE的切换时间点，从在地址锁存使能信号ALE的使能区段(例如，高电平状态)中接收的数据信号DQ获得地址ADDR。

在一些示例实施例中，写入使能信号nWE可维持在静态状态(例如，高电平或低电平)并且可在高电平与低电平之间切换。例如，写入使能信号nWE可在命令CMD或地址ADDR被发送的区段中切换。因此，第二接口电路55可基于写入使能信号nWE的切换时间点获得命令CMD或地址ADDR。

在非易失性存储器装置50的数据输出操作中，第二接口电路55可接收切换的读取使能信号nRE。第二接口电路55可基于读取使能信号nRE的切换而生成切换的数据选通信号DQS。例如，第二接口电路55可基于读取使能信号nRE的切换开始时间来生成在预定延迟之后开始切换的数据选通信号DQS。第二接口电路55可基于数据选通信号DQS的切换时间点来发送包括数据DATA的数据信号DQ。因此，数据DATA可与数据选通信号DQS的切换时间点对齐并且可被发送到存储器控制器20。

在非易失性存储器装置50的数据输入操作中，当从存储器控制器20接收到包括数据DATA的数据信号DQ时，第二接口电路55可从存储器控制器20与数据DATA一起接收切换的数据选通信号DQS。第二接口电路55可基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。例如，第二接口电路55可在数据选通信号DQS的上升沿和下降沿对数据信号DQ进行采样并且可获得数据DATA。

第二接口电路55可将状态信号RnB发送到存储器控制器20。第二接口电路55可通过状态信号RnB将非易失性存储器装置50的状态信息发送到存储器控制器20。当非易失性存储器装置50处于忙碌状态时(例如，当在非易失性存储器装置50中执行操作时)，第二接口电路55可将指示忙碌状态的状态信号RnB发送到存储器控制器20。当非易失性存储器装置50处于就绪状态时(例如，当在非易失性存储器装置50中未执行操作或完成操作时)，第二接口电路55可将指示就绪状态的状态信号RnB发送到存储器控制器20。

图5是示出根据示例实施例的存储器控制器的示例的框图。

参照图5，存储器控制器500可包括经由总线505连接的处理器510、纠错码(ECC)引擎520、片上存储器530、高级加密标准(AES)引擎540、主机接口550、只读存储器(ROM)560和存储器接口570。

处理器510控制存储器控制器500的整体操作。处理器510可控制ECC引擎520、片上存储器530、AES引擎540、主机接口550、ROM 560和存储器接口570。处理器510可包括一个或多个核(例如，同构多核或异构多核)。处理器510可以是或者可包括例如中央处理器(CPU)、图像信号处理器(ISP)、数字信号处理器(DSP)、图形处理器(GPU)、视觉处理器(VPU)和神经处理器(NPU)中的至少一个。处理器510可执行加载到片上存储器530上的各种应用程序(例如，闪存转换层(FTL)535和固件)。

片上存储器530可存储可由处理器510执行的各种应用程序。片上存储器530可作为与处理器510邻近的高速缓冲存储器进行操作。片上存储器530可存储将要由处理器510处理的命令、地址和数据，或者可存储处理器510的处理结果。片上存储器530可以是例如包括锁存器、寄存器、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、晶闸管随机存取存储器(TRAM)、紧耦合存储器(TCM)等的存储介质或工作存储器。

处理器510可执行加载到片上存储器530上的FTL 535。FTL 535可作为存储在非易失性存储器装置50中的固件或者程序被加载到片上存储器530上。FTL 535可管理从主机提供的逻辑地址与非易失性存储器装置50的物理地址之间的映射，并且可包括管理和更新地址映射表的地址映射表管理器。FTL 535还可执行垃圾收集操作、损耗均衡操作等以及上述地址映射。FTL 535可由处理器510执行以用于解决非易失性存储器装置50的以下方面中的一个或多个：不能覆写或者不能就地写入、存储器单元的寿命、有限数量的编程-擦除(PE)循环、以及比写入速度慢的擦除速度。

非易失性存储器装置50的存储器单元可具有阈值电压分布由于以下原因而变化的物理特性：诸如编程经过时间、温度、编程干扰、读取干扰等。例如，存储在非易失性存储器装置50处的数据由于上述原因而变得错误。

存储器控制器500可利用各种纠错技术来纠正这样的错误。例如，存储器控制器500可包括ECC引擎520。ECC引擎520可纠正在存储在非易失性存储器装置50中的数据中发生的错误。ECC引擎520可包括ECC编码器521和ECC解码器523。ECC编码器521可对将被存储在非易失性存储器装置50中的数据执行ECC编码操作。ECC解码器523可对从非易失性存储器装置50读取的数据执行ECC解码操作。

ROM 560可以以固件存储存储器控制器500操作所需的各种信息。

AES引擎540可通过使用对称密钥算法对输入到存储器控制器500的数据执行加密操作和解密操作中的至少一个。AES引擎540可包括加密模块和解密模块。例如，加密模块和解密模块可被实现为单独的模块。作为另一示例，能够执行加密和解密操作两者的一个模块可实现在AES引擎540中。

存储器控制器500可通过主机接口550与主机通信。例如，主机接口550可包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、PCI快速、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、移动工业处理器接口(MIPI)、非易失性存储器快速(NVMe)、通用闪存(UFS)等。存储器控制器500可通过存储器接口570与非易失性存储器装置NVM(诸如，非易失性存储器装置50)通信。

图6是示出根据示例实施例的图1中的存储器单元阵列的示例的框图。

参照图6，存储器单元阵列100可包括沿着多个方向HD1、HD2和VD延伸的多个存储器块BLK1至BLKz。多个方向HD1、HD2和VD可包括第一水平方向HD1、第二水平方向HD2和垂直方向VD。在实施例中，存储器块BLK1至BLKz由图1中的地址解码器240选择。例如，地址解码器240可选择存储器块BLK1至BLKz之中的与块地址对应的存储器块BLK。

图7是示出图6的存储器块中的一个的电路图。

图7的存储器块BLKi可以以三维结构(或垂直结构)形成在基底SUB上。这里，i可以是1至z中的一个。例如，包括在存储器块BLKi中的多个存储器单元串可以以与基底SUB垂直的方向PD形成。方向PD可对应于图6中的垂直方向VD。

参照图7，存储器块BLKi可包括结合在位线BL1、BL2和BL3与共源极线CSL之间的(存储器)单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33。存储器单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可包括串选择晶体管SST、多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST。在图7中，存储器单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个被示出为包括八个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8。然而，示例实施例不限于此。在一些示例实施例中，单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可包括任何数量的存储器单元。

串选择晶体管SST可连接到对应的串选择线SSL1、SSL2和SSL3。多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8可分别连接到对应的字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。地选择晶体管GST可连接到对应的地选择线GSL1、GSL2和GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2和BL3，并且地选择晶体管GST可连接到共源极线CSL。

具有相同高度的字线(例如，WL1)可共同连接，并且地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可分开。

图8示出图7的存储器块中的单元串NS11的结构的示例。

参照图7和图8，柱PL设置在基底SUB上，使得柱PL在与基底SUB垂直的方向上延伸以与基底SUB接触。图8中示出的地选择线GSL1、字线WL1至WL8和串选择线SSL1中的每个可利用导电材料(例如，金属材料)与基底SUB平行地形成。柱PL可通过形成串选择线SSL1、字线WL1至WL8和地选择线GSL1的导电材料与基底SUB接触。

沿着线V-V'剖切的剖视图也在图8中示出。在一些示例实施例中，与第一字线WL1对应的第一存储器单元MC1的剖视图被示出。柱PL可包括圆柱形主体BD。气隙AG可限定在主体BD的内部中。

主体BD可包括P型硅，并且可以是将形成沟道的区域。柱PL还可包括围绕主体BD的圆柱形隧道绝缘层TI和围绕隧道绝缘层TI的圆柱形电荷捕获层CT。阻挡绝缘层BI可设置在第一字线WL与柱PL之间。主体BD、隧道绝缘层TI、电荷捕获层CT、阻挡绝缘层BI和第一字线WL可构成电荷捕获型晶体管或者可包括在电荷捕获型晶体管中，该电荷捕获型晶体管以与基底SUB或基底SUB的上表面垂直的方向形成。串选择晶体管SST、地选择晶体管GST和其他存储器单元可具有与第一存储器单元MC1相同的结构。

图9是根据示例实施例的图1中的存储器单元阵列到页缓冲器电路的连接的示意图。

参照图9，存储器单元阵列100可包括第一单元串NS1至第m单元串NSm，第一单元串NS1至第m单元串NSm中的每个可包括连接到地选择线GSL的地选择晶体管GST、分别连接到第一字线WL1至第n字线WLn的多个存储器单元MC、以及连接到串选择线SSL的串选择晶体管SST，并且地选择晶体管GST、多个存储器单元MC和串选择晶体管SST可彼此串联连接。在这种情况下，n可以是正整数。

页缓冲器电路210可包括第一页缓冲器单元PBU1至第m页缓冲器单元PBUm。第一页缓冲器单元PB1可经由第一位线BL1连接到第一单元串NS1，并且第m页缓冲器单元PBUm可经由第m位线BLm连接到第m单元串NSm。例如，m可以是8，并且页缓冲器电路210可具有这样的结构：八级页缓冲器单元或者第一页缓冲器单元PBU1至第m页缓冲器单元PBUm在一条线上。例如，第一页缓冲器单元PBU1至第m页缓冲器单元PBUm可在第一位线BL1至第m位线BLm的延伸方向上的一行中。

页缓冲器电路210还可包括分别与第一页缓冲器单元PBU1至第m页缓冲器单元PBUm对应的第一高速缓存锁存器CL1至第m高速缓存锁存器CLm。例如，页缓冲器电路210可具有这样的结构：八级高速缓存锁存器或者第一高速缓存锁存器CL1至第m高速缓存锁存器CLm在一条线上。例如，第一高速缓存锁存器CL1至第m高速缓存锁存器CLm可在第一位线BL1至第m位线BLm的延伸方向上的一行中。

第一页缓冲器单元PBU1至第m页缓冲器单元PBUm中的每个的感测节点可共同连接到组合感测节点SOC。另外，第一高速缓存锁存器CL1至第m高速缓存锁存器CLm可共同连接到组合感测节点SOC。因此，第一页缓冲器单元PBU1至第m页缓冲器单元PBUm可经由组合感测节点SOC连接到第一高速缓存锁存器CL1至第m高速缓存锁存器CLm。

图10详细示出根据示例实施例的页缓冲器。

参照图10，页缓冲器PB可对应于图1中的页缓冲器PB的示例。页缓冲器PB可包括页缓冲器单元PBU和高速缓存单元CU。因为高速缓存单元CU包括高速缓存锁存器(C-锁存器)CL，并且C-锁存器CL连接到数据输入/输出线，所以高速缓存单元CU可与数据输入/输出线邻近。因此，页缓冲器单元PBU和高速缓存单元CU可彼此分开，并且页缓冲器PB可具有页缓冲器单元PBU和高速缓存单元CU彼此分开的结构。

页缓冲器单元PBU可包括主单元MU。主单元MU可包括页缓冲器PB中的主晶体管。页缓冲器单元PBU还可包括位线选择晶体管TR_hv，位线选择晶体管TR_hv连接到位线BL并由位线选择信号BLSLT驱动。位线选择晶体管TR_hv可包括高电压晶体管，因此，位线选择晶体管TR_hv可在与主单元MU不同的阱区中(即，在高电压单元HVU中)。

主单元MU可包括感测锁存器(S-锁存器)SL、强制锁存器(F-锁存器)FL、高位锁存器(M-锁存器)ML和低位锁存器(L-锁存器)LL。根据实施例，S-锁存器SL、F-锁存器FL、M-锁存器ML或L-锁存器LL可被称为主锁存器。主单元MU还可包括能够基于位线箝位控制信号BLCLAMP来控制对位线BL或感测节点SO的预充电操作的预充电电路PC，并且还可包括由位线设置信号BLSETUP驱动的晶体管PM'。

S-锁存器SL可在读取或编程验证操作期间存储“存储在存储器单元MC中的数据”或者“存储器单元MC的阈值电压的感测结果”。另外，S-锁存器SL可在编程操作期间用于将编程位线电压或编程禁止电压施加到位线BL。F-锁存器FL可用于改善编程操作期间的阈值电压分布。F-锁存器FL可存储强制数据。在强制数据最初被设置为“1”之后，当存储器单元MC的阈值电压进入具有比目标区域低的电压的强制区域时，强制数据可转换为“0”。通过在编程执行操作期间利用强制数据，位线电压可被控制，并且编程阈值电压分布可形成得更窄。

M-锁存器ML、L-锁存器LL和C-锁存器CL可用于存储在编程操作期间外部输入的数据，并且可称为数据锁存器。当3位数据被编程在一个存储器单元MC中时，3位数据可分别存储在M-锁存器ML、L-锁存器LL和C-锁存器CL中。在存储器单元MC的编程完成之前，M-锁存器ML、L-锁存器LL和C-锁存器CL可保持存储的数据。另外，C-锁存器CL也可从S-锁存器SL接收在读取操作期间从存储器单元MC读取的数据，并且经由数据输入/输出线将接收的数据输出到外部。

另外，主单元MU还可包括第一晶体管NM1至第四晶体管NM4。第一晶体管NM1可连接在感测节点SO与S-锁存器SL之间，并且可由接地控制信号SOGND驱动。第二晶体管NM2可连接在感测节点SO与F-锁存器FL之间，并且可由强制监测信号MON_F驱动。第三晶体管NM3可连接在感测节点SO与M-锁存器ML之间，并且可由高位监测信号MON_M驱动。第四晶体管NM4可连接在感测节点SO与L-锁存器LL之间，并且可由低位监测信号MON_L驱动。

此外，主单元MU还可包括在位线选择晶体管TR_hv与感测节点SO之间彼此串联连接的第五晶体管NM5和第六晶体管NM6。第五晶体管NM5可由位线断开信号BLSHF驱动，并且第六晶体管NM6可由位线连接控制信号CLBLK驱动。另外，主单元MU还可包括预充电晶体管PM。预充电晶体管PM可连接到感测节点SO，由负载信号LOAD驱动，并且在预充电时段中将感测节点SO预充电到预充电电平。

在实施例中，主单元MU还可包括连接到感测节点SO的一对传输晶体管或者第一传输晶体管TR和第二传输晶体管TR'。根据实施例，第一传输晶体管TR和第二传输晶体管TR'也可分别被称为第一感测节点连接晶体管和第二感测节点连接晶体管。第一传输晶体管TR和第二传输晶体管TR'可响应于传输控制信号SO_PASS被驱动。根据实施例，传输控制信号SO_PASS可被称为感测节点连接控制信号。第一传输晶体管TR可连接在第一端子SOC_U与感测节点SO之间，并且第二传输晶体管TR'可在感测节点SO与第二端子SOC_D之间。

例如，当页缓冲器单元PBU对应于图9中的第二页缓冲器单元PBU2时，第一端子SOC_U可连接到包括在第一页缓冲器单元PBU1中的传输晶体管的一端，并且第二端子SOC_D可连接到包括在第三页缓冲器单元PBU3中的传输晶体管的一端。以此方式，感测节点SO可经由包括在第三页缓冲器单元PBU3至第m页缓冲器单元PBUM中的每个中的传输晶体管电连接到组合感测节点SOC。

在编程操作期间，页缓冲器PB可验证在“包括在连接到位线BL的NAND串中的存储器单元MC之中的选择的存储器单元MC”中是否完成编程。页缓冲器PB可将在编程验证操作期间经由位线BL感测的数据存储在S-锁存器SL中。另外，可设置根据存储在S-锁存器SL中的感测数据来存储目标数据的M-锁存器ML和L-锁存器LL。

例如，当感测数据指示编程完成时，M-锁存器ML和L-锁存器LL可在后续编程循环中切换到针对选择的存储器单元MC的编程禁止设置。C-锁存器CL可临时存储从外部提供的输入数据。在编程操作期间，将被存储在C-锁存器CL中的目标数据可存储在M-锁存器ML和L-锁存器LL中。

在下文中，假设用于控制页缓冲器电路210中的元件的信号包括在图1中的页缓冲器控制信号PBCTL中。

图11是示出根据示例实施例的高速缓存单元的示例的电路图。

参照图10和图11，高速缓存单元CU可包括监测晶体管NM7和C-锁存器CL，并且C-锁存器CL可包括第一反相器INV1、第二反相器INV2、转储晶体管132以及晶体管131、133、134和135。监测晶体管NM7可基于高速缓存监测信号MON_C而被驱动，并且监测晶体管NM7可控制组合感测节点SOC与C-锁存器CL之间的连接。

第一反相器INV1可连接在第一节点ND1与第二节点ND2之间，第二反相器INV2可连接在第二节点ND2与第一节点ND1之间，因此，第一反相器INV1和第二反相器INV2可形成锁存器。晶体管131可包括连接到组合感测节点SOC的栅极，并且可连接在转储晶体管132与地电压VSS之间。

转储晶体管132可由转储信号Dump_C驱动，并且可将存储在C-锁存器CL中的数据发送到页缓冲器单元PBU中的主锁存器(例如，S-锁存器SL)。晶体管133可由数据信号DI驱动，晶体管134可由数据反相信号nDI驱动，并且晶体管135可由写入控制信号DIO_W驱动。当写入控制信号DIO_W激活时，第一节点ND1和第二节点ND2的电压电平可分别基于数据信号DI和数据反相信号nDI来确定。

高速缓存单元CU可经由晶体管136和137连接到数据I/O线(或数据I/O端子)RDi。晶体管136可包括连接到第二节点ND2的栅极，并且可基于第二节点ND2的电压电平而被导通或截止。晶体管137可由读取控制信号DIO_R驱动。当读取控制信号DIO_R激活并且晶体管137被导通时，数据输入/输出端子RDi的电压电平可基于C-锁存器CL的状态而被确定为“1”或“0”。

图12示出根据示例实施例的图1的非易失性存储器装置中的时序控制器的示例。

参照图12，时序控制器310可基于芯片使能信号nCE、命令CMD和第一电源门控信号nPG来生成时序控制信号TCTL。

时序控制信号TCTL可包括第一使能信号SV_EN、第一反相使能信号SV_nEN、第二使能信号RCV_EN、第二反相使能信号RCV_nEN、第三使能信号MTR_EN和第三反相使能信号MTR_nEN。时序控制器310可通过将第一使能信号SV_EN、第一反相使能信号SV_nEN、第二使能信号RCV_EN、第二反相使能信号RCV_nEN、第三使能信号MTR_EN和第三反相使能信号MTR_nEN提供给恢复锁存器(图14A至图14C中的恢复锁存器460)来控制恢复锁存器460的操作。

图13示出根据示例实施例的图1的非易失性存储器装置中的电源门控控制器的示例。

参照图13，电源门控控制器350可基于芯片使能信号nCE和第一使能信号SV_EN来生成第一电源门控信号nPG和第二电源门控信号PG。电源门控控制器350可通过将第一电源门控信号nPG和第二电源门控信号PG分别提供给第一切断晶体管(图14A中的第一切断晶体管411)和第二切断晶体管(图14A中的第二切断晶体管413)来控制对触发器(图14A至图14C中的触发器420)的电源门控。

图14A是示出根据示例实施例的第一数据触发器电路中的一个的框图。

第二数据触发器电路400b中的每个可具有与图14A中的第一数据触发器电路400a相同的配置。

在下文中，为了便于示出，第一数据触发器电路400a将被称为数据触发器电路。

参照图14A，数据触发器电路400a可包括触发器420、恢复锁存器460、第一切断晶体管411和第二切断晶体管413。

恢复锁存器460可连接在被施加电源电压VDD的第一电源线401与被施加地电压VSS的第三电源线403之间，并且可基于电源电压VDD和地电压VSS进行操作。

触发器420可连接在被施加虚拟电源电压VVDD的第二电源线402与被施加虚拟地电压VVSS的第四电源线404之间，并且可基于虚拟电源电压VVDD和虚拟地电压VVSS进行操作。虚拟电源电压VVDD可基于电源电压VDD，并且虚拟地电压VVSS可基于地电压VSS。

第一切断晶体管411可连接在第一电源线401与第二电源线402之间，并且可具有接收第一电源门控信号nPG的栅极。因此，第一切断晶体管411可基于第一电源门控信号nPG选择性地将第一电源线401连接到第二电源线402。当第一切断晶体管411基于第一电源门控信号nPG被导通时，触发器420可接收基于电源电压VDD的虚拟电源电压VVDD。当第一切断晶体管411基于第一电源门控信号nPG被截止时，提供给触发器420的虚拟电源电压VVDD可被切断。

第二切断晶体管413可连接在第三电源线403与第四电源线404之间，并且可具有接收第二电源门控信号PG的栅极。因此，第二切断晶体管413可基于第二电源门控信号PG选择性地将第三电源线403连接到第四电源线404。当第二切断晶体管413基于第二电源门控信号PG被导通时，触发器420可接收基于地电压VSS的虚拟地电压VVSS。当第二切断晶体管413基于第二电源门控信号PG被截止时，提供给触发器420的虚拟地电压VVSS可被切断。

触发器420可接收数据信号DI和时钟信号CLK。触发器420可使用时钟信号CLK和虚拟电源电压VVDD来存储作为输入的数据信号DI，并且可响应于时钟信号CLK的上升转变而在输出节点NO处提供存储的数据信号DI作为输出信号Q。

恢复锁存器460可连接到电源电压VDD和地电压VSS，并且可在输出节点NO处连接到触发器420。恢复锁存器460可从图12的时序控制器310接收第一使能信号SV_EN、第一反相使能信号SV_nEN、第二使能信号RCV_EN、第二反相使能信号RCV_nEN、第三使能信号MTR_EN和第三反相使能信号MTR_nEN，并且可从触发器420接收输出信号Q。恢复锁存器460可响应于芯片使能信号nCE转变到失活的第一转变(参照图18)并且基于第一使能信号SV_EN、第一反相使能信号SV_nEN、第二使能信号RCV_EN、第二反相使能信号RCV_nEN、第三使能信号MTR_EN而在内部存储输出信号Q，可响应于基于芯片使能信号nCE转变到激活的第二转变(参照图18)的电源门控间隔(图18中的电源门控间隔INT13)的结束而恢复存储的输出信号，并且可将恢复的输出信号RVDT1和RVDT2提供给触发器420。恢复的输出信号RVDT1和RVDT2可包括第一恢复的输出信号RVDT1和第二恢复的输出信号RVDT2。

恢复锁存器460可将第一恢复的输出信号RVDT1和第二恢复的输出信号RVDT2作为设置数据SET和重置数据RST分别提供给触发器420。

图14B是示出根据示例实施例的第一数据触发器电路中的一个的框图。

第二数据触发器电路400b中的每个可具有与图14B中的第一数据触发器电路400aa相同的配置。

参照图14B，第一数据触发器电路400aa可包括触发器420、恢复锁存器460和第一切断晶体管411。

第一数据触发器电路400aa与图14A的数据触发器电路400a的不同之处在于第三电源线403直接连接到触发器420。将省略与图14A重复的描述。

图14C是示出根据示例实施例的第一数据触发器电路中的一个的框图。

第二数据触发器电路400b中的每个可具有与图14C中的第一数据触发器电路400ab相同的配置。

参照图14C，第一数据触发器电路400ab可包括触发器420、恢复锁存器460和第二切断晶体管413。

第一数据触发器电路400ab与图14A的数据触发器电路400a的不同之处在于第一电源线401直接连接到触发器420。将省略与图14A重复的描述。

图15是示出根据示例实施例的图14A的数据触发器电路中的触发器的示例的电路图。

参照图15，触发器420可包括第一电路430和第二电路440。

第一电路430可存储数据信号DI，并且可响应于时钟信号CLK的上升转变而将输出信号Q提供给输出节点NO。第二电路440可将恢复的输出信号(例如，第一恢复的输出信号RVDT1和第二恢复的输出信号RVDT2)提供给输出节点NO。

第一电路430可包括第一反相器431、第一传输门432、第二传输门433、第三传输门435、第四传输门436和第二反相器434。

第一反相器431可通过对时钟信号CLK进行反相来输出反相时钟信号nCLK。第一传输门432可基于时钟信号CLK和反相时钟信号nCLK将数据信号DI传送到第一节点N11。第二传输门433可连接到第一节点N11，并且可基于时钟信号CLK和反相时钟信号nCLK将第一传输门432的输出传送到第二节点N12。

第二反相器434可具有连接到第二节点N12的输出和连接到第三节点N13的输入。第三传输门435可在第三节点N13处连接到第二反相器434的输入，并且可基于时钟信号CLK和反相时钟信号nCLK将第二反相器434的输入传送到第四节点N14。第四传输门436可连接到第四节点N14，并且可基于时钟信号CLK和反相时钟信号nCLK将第三传输门435的输出传送到输出节点NO作为输出信号Q。

第二电路440可包括第一与非(NAND)门441、第二与非门442、第三与非门443和第四与非门444。

第一与非门441可连接到第一节点N11，并且可对第一传输门432的输出和第一恢复的输出信号RVDT1执行与非运算。第二与非门442可对第一与非门441的输出和第二恢复的输出信号RVDT2执行与非运算，并且可具有连接到第三节点N13的输出。第三与非门443可连接到第四节点N14，并且可对第三传输门435的输出和第一恢复的输出信号RVDT1执行与非运算。第四与非门444可对第三与非门443的输出和第二恢复的输出信号RVDT2执行与非运算，并且可具有连接到输出节点NO的输出。

因此，当触发器420正常操作(即，执行正常操作)时(即，当芯片使能信号nCE具有逻辑低电平时)，第一恢复的输出信号RVDT1和第二恢复的输出信号RVDT2中的每个具有逻辑高电平。因此，第一恢复的输出信号RVDT1和第二恢复的输出信号RVDT2可与触发器420的正常操作不关联，并且第一与非门441和第二与非门442分别作为反相器操作。因此，响应于具有逻辑低电平的时钟信号CLK，第一与非门441、第二与非门442和第二反相器434作为锁存器操作并且存储数据信号DI，并且触发器420可响应于时钟信号CLK的上升转变而提供存储的数据信号DI作为输出信号Q。

当芯片使能信号nCE以逻辑高电平失活并且触发器420由于被提供给触发器420的虚拟电源电压VVDD和虚拟地电压VVSS浮置而不正常操作时，响应于第一恢复的输出信号RVDT1具有逻辑高电平，第二与非门442可将第三节点N13和第四节点N14设置为逻辑高电平，并且第四与非门444可将输出节点NO的输出信号Q设置为逻辑高电平。另外，响应于第一恢复的输出信号RVDT1具有逻辑低电平，第二与非门442可将第三节点N13和第四节点N14重置为逻辑低电平，并且第四与非门444可将输出节点NO的输出信号Q重置为逻辑低电平。

图16是示出根据示例实施例的图14A的数据触发器电路中的恢复锁存器的示例的电路图。

参照图16，恢复锁存器460可包括第一传输门461、第一反相器462、第二反相器463、三态反相器464、第一分支电路480、第二分支电路470和第三分支电路490。

第一传输门461可连接在输出节点NO与第一节点N21之间，并且可响应于基于芯片使能信号nCE转变到逻辑高电平的第一转变(参照图18)的第一使能信号SV_EN和第一反相使能信号SV_nEN的激活，将输出节点NO连接到第一节点N21。第一反相器462可连接在第一节点N21与第二节点N22之间。三态反相器464可连接在第二节点N22与第一节点N21之间，并且三态反相器464和第一反相器462可作为锁存器进行操作。第二反相器463可连接在第二节点N22与第三节点N23之间。

第一分支电路480可连接在第三节点N23与第四节点N24之间，并且可响应于基于芯片使能信号nCE的第二转变(参照图18)的第二使能信号RCV_EN和第二反相使能信号RCV_nEN的激活，输出第三节点N23的逻辑电平作为第一恢复的输出信号RVDT1。第三节点N23的逻辑电平可对应于存储在恢复锁存器460中的输出信号。

第一分支电路480可包括第二传输门481和第一预充电晶体管483。第二传输门481可连接在第三节点N23与第四节点N24之间，并且可响应于第二使能信号RCV_EN和第二反相使能信号RCV_nEN的激活，将第二反相器463的输出传送到第四节点N24。第一预充电晶体管483可连接在电源电压VDD与第四节点N24之间，可具有用于接收第二使能信号RCV_EN的栅极，并且可响应于第二使能信号RCV_EN的失活，用逻辑高电平对第四节点N24进行预充电。在芯片使能信号nCE以逻辑低电平激活期间，第一恢复的输出信号RVDT1可具有逻辑高电平。

第二分支电路470可连接在第二节点N22与第五节点N25之间，并且可响应于第二使能信号RCV_EN和第二反相使能信号RCV_nEN的激活，输出第二节点N22的逻辑电平作为第二恢复的输出信号RVDT2。

第二分支电路470可包括第三传输门471和第二预充电晶体管473。第三传输门471可连接在第二节点N22与第五节点N25之间，并且可响应于第二使能信号RCV_EN和第二反相使能信号RCV_nEN的激活，将第一反相器462的输出传送到第五节点N25。第二预充电晶体管473可连接在电源电压VDD与第五节点N25之间，可具有用于接收第二使能信号RCV_EN的栅极，并且可响应于第二使能信号RV_EN的失活，用逻辑高电平对第五节点N25进行预充电。在芯片使能信号nCE以逻辑低电平激活期间，第二恢复的输出信号RVDT2可具有逻辑高电平。可选的，可省略第二分支电路470。

第三分支电路490可与第一分支电路480并联连接到第三节点N23，并且可在芯片使能信号nCE失活的第一时间间隔(图18中的INT11)期间响应于基于外部命令(图18中的MTR_CMD)的第三使能信号MTR_EN和第三反相使能信号MTR_nEN而输出第三节点N23的逻辑电平作为监测数据MTR_DT。

第三分支电路490可包括传输门491。传输门491可连接到第三节点N23，并且可响应于第三使能信号MTR_EN和第三反相使能信号MTR_nEN的激活而输出第三节点N23的逻辑电平作为监测数据MTR_DT。图2中的存储器控制器20可基于监测数据MTR_DT的逻辑电平来检查恢复锁存器460的状态。

三态反相器464可基于第一使能信号SV_EN和第一反相使能信号SV_nEN的失活而作为对第二节点N22的逻辑电平进行反相的反相器进行操作，以将反相的逻辑电平提供给第一节点N21，并且三态反相器464可基于第一使能信号SV_EN和第一反相使能信号SV_nEN的激活而不作为反相器进行操作。

图17示出根据示例实施例的图16中的三态反相器的示例配置。

参照图17，三态反相器464可包括串联连接在电源电压VDD与地电压VSS之间的p沟道金属氧化物半导体(PMOS)晶体管465和466以及n沟道金属氧化物半导体(NMOS)晶体管467和468。

PMOS晶体管465可连接在电源电压VDD与PMOS晶体管466之间，并且可具有用于接收第一使能信号SV_EN的栅极。PMOS晶体管466可连接在PMOS晶体管465与NMOS晶体管467之间，并且可具有结合到第二节点N22的栅极。

NMOS晶体管467可连接在PMOS晶体管466与NMOS晶体管468之间，并且可具有结合到第二节点N22的栅极。NMOS晶体管468可连接在NMOS晶体管467与地电压VSS之间，并且可具有用于接收第一反相使能信号SV_nEN的栅极。

PMOS晶体管466和NMOS晶体管467的漏极可结合到第一节点N21。

当第一使能信号SV_EN和第一反相使能信号SV_nEN失活时，PMOS晶体管465和NMOS晶体管468被导通，三态反相器464作为反相器进行操作。当第一使能信号SV_EN和第一反相使能信号SV_nEN激活时，PMOS晶体管465和NMOS晶体管468被截止，三态反相器464作为高阻抗元件进行操作。

图18是用于描述根据示例实施例的图14A的数据触发器电路的操作的时序图。

参照图12至图14A、图15、图16和图18，在芯片使能信号nCE以逻辑低电平激活的第一激活时间间隔AINT1期间，图1中的控制电路220可通过从存储器控制器20经由I/O线接收命令CMD和数据DATA、接收数据选通信号DQS、接收失活的读取使能信号nRE并且接收激活的写入使能信号nWE，将数据DATA写入存储器单元阵列100中。

在第一激活时间间隔AINT1期间，时序控制器310生成的第一使能信号SV_EN和第二使能信号RCV_EN以逻辑低电平失活，并且电源门控控制器350生成的第一电源门控信号nPG以逻辑低电平激活。因此，在第一激活时间间隔AINT1期间，触发器420执行正常操作，并且恢复锁存器460通过第一传输门461在输出节点NO处与触发器420分离，并且可通过以下操作与触发器420的正常操作不关联：将具有逻辑高电平的第一恢复的输出信号RVDT1和第二恢复的输出信号RVDT2提供给触发器420的第二电路440。

在第一激活时间间隔AINT1之后的芯片使能信号nCE以逻辑高电平失活的第一时间间隔INT11期间，如参考标号611指示的，时序控制器310响应于芯片使能信号nCE转变到失活的第一转变而在第二时间间隔INT12期间将第一使能信号SV_EN转变到逻辑高电平，并且恢复锁存器460响应于第一使能信号SV_EN激活而存储从输出节点NO提供的输出信号Q。

如参考标号613指示的，电源门控控制器350通过响应于第一使能信号SV_EN被转变到逻辑低电平而在电源门控间隔INT13期间使第一电源门控信号nPG以逻辑高电平失活，使提供给触发器420的虚拟电源电压VVDD浮置。

在第一时间间隔INT11期间，时序控制器310基于从存储器控制器20接收的监测命令MTR_CMD和监测地址MTR_ADDR而激活第三使能信号MTR_EN，使得恢复锁存器460提供存储的输出数据Q作为监测数据MTR_DT，并且存储器控制器20可基于监测数据MTR_DT检查恢复锁存器460的状态。

如参考标号615指示的，电源门控控制器350通过响应于芯片使能信号nCE转变到激活的第二转变而使第一电源门控信号nPG以逻辑低电平激活，将虚拟电源电压VVDD提供给触发器420，并且如参考标号617指示的，时序控制器310响应于电源门控间隔INT13的结束而在时间间隔INT14期间激活第二使能信号RCV_EN。恢复锁存器460将存储的输出信号Q作为第一恢复的输出信号RVDT1而提供给触发器420。

在芯片使能信号nCE以逻辑低电平激活的第二激活时间间隔AINT2期间，图1中的控制电路220可通过接收激活的读取使能信号nRE来读取存储在存储器单元阵列100中的数据DATA，并且通过I/O线将数据DATA和数据选通信号DQS提供给存储器控制器20。

图19示出当芯片使能信号激活时图16的恢复锁存器的操作。

参照图18和图19，在芯片使能信号nCE以逻辑低电平激活的第一激活时间间隔AINT1和第二激活时间间隔AINT2期间，时序控制器310使第一使能信号SV_EN以逻辑低电平(“L”)失活，使第一反相使能信号SV_nEN以逻辑高电平(“H”)失活，使第二使能信号RCV_EN以逻辑低电平(“L”)失活，使第二反相使能信号RCV_nEN以逻辑高电平(“H”)失活，使第三使能信号MTR_EN以逻辑低电平(“L”)失活，并使第三反相使能信号MTR_nEN以逻辑高电平(“H”)失活。

因此，第一传输门461在输出节点NO处将恢复锁存器460与触发器420分离，第一分支电路480将具有逻辑高电平的第一恢复的输出信号RVDT1提供给触发器420，并且第二分支电路470将具有逻辑高电平的第二恢复的输出信号RVDT2提供给触发器420。

图20示出当芯片使能信号失活时图16的恢复锁存器的操作。

参照图18和图20，在芯片使能信号nCE以逻辑高电平失活的第一时间间隔INT11期间，时序控制器310使第一使能信号SV_EN以逻辑高电平(“H”)激活，使第一反相使能信号SV_nEN以逻辑低电平(“L”)激活，使第二使能信号RCV_EN以逻辑高电平(“H”)激活，使第二反相使能信号RCV_nEN以逻辑低电平(“L”)激活，使第三使能信号MTR_EN以逻辑高电平(“H”)激活，并且使第三反相使能信号MTR_nEN以逻辑低电平(“L”)激活。

因此，第一传输门461在输出节点NO处将恢复锁存器460与触发器420连接，恢复锁存器460响应于第一使能信号SV_EN激活而存储从输出节点NO提供的输出信号Q，并且响应于第二使能信号RCV_EN激活而将存储的输出信号Q作为第一恢复的输出信号RVDT1提供给触发器420。

恢复锁存器460可通过响应于存储的输出信号Q具有逻辑高电平而将具有逻辑高电平的第一恢复的输出信号RVDT1(以及具有逻辑低电平的第二恢复的输出信号RVDT2)提供给触发器420，来设置触发器420。恢复锁存器460可通过响应于存储的输出信号Q具有逻辑低电平而将具有逻辑低电平的第一恢复的输出信号RVDT1(以及具有逻辑高电平的第二恢复的输出信号RVDT2)提供给触发器420，来重置触发器420。

因此，根据示例实施例的数据触发器电路400a包括触发器420和恢复锁存器460，其中，触发器420使用时钟信号CLK和虚拟电源电压VVDD存储输入数据信号DI并提供存储的输入数据信号作为输出信号Q，恢复锁存器460与触发器420的正常操作不关联，恢复锁存器460在基于芯片使能信号nCE的电源门控间隔期间存储从触发器420接收的输出信号Q，当电源门控间隔结束时恢复存储的输出信号Q，并通过将恢复的输出信号提供给触发器420来设置或重置触发器420。因此，数据触发器电路400a可确保在电源门控间隔期间的数据保持，并且可在不降低触发器420的性能的情况下降低待机电流。

图21是示出根据示例实施例的操作数据触发器电路的方法的流程图。

参照图12至图21，提供了一种操作数据触发器电路400a的方法，该数据触发器电路400a包括基于虚拟电源电压VVDD和虚拟地电压VVSS操作的触发器420和基于电源电压VDD和地电压VSS操作的恢复锁存器460。

根据该方法，使用虚拟电源电压VVDD和时钟信号CLK将输入数据信号DI存储在触发器420中(操作S110)。触发器420响应于时钟信号CLK的上升转变而在输出节点NO处提供存储的数据信号DI作为输出信号Q(操作S120)。

响应于芯片使能信号nCE转变到失活的第一转变，将输出信号Q存储在连接到输出节点NO的恢复锁存器460中(操作S130)。响应于输出信号Q被存储在恢复锁存器460中，使提供给触发器420的虚拟电源电压VVDD浮置(操作S140)。

响应于芯片使能信号nCE转变到激活的第二转变，将虚拟电源电压VVDD提供给触发器420(操作S150)。响应于虚拟电源电压VVDD被提供给触发器420，通过恢复存储在恢复锁存器460中的输出信号Q，将恢复的输出信号RVDT1提供给触发器420(操作S160)。

图22是示出根据示例实施例的非易失性存储器装置的示例的框图。

图22示出非易失性存储器装置700的内部布局。

参照图22，非易失性存储器装置700可包括多个存储器面(例如，第一存储器面711、第二存储器面712、第三存储器面713和第四存储器面714)。存储器面711、712、713和714中的每个可包括多个存储器块。存储器面711、712、713和714中的每个可形成存储器单元阵列710。外围区域可形成为与存储器单元阵列710的一侧邻近。外围区域可包括数据路径逻辑730、中继器(RPT)740、第一区域750、第二区域760等。接口区域720可形成为与外围区域的一侧邻近。第一区域可包括控制电路751，并且第二区域760可包括电压生成器761。

数据路径逻辑730可布置在接口区域720与存储器单元阵列710之间。数据路径逻辑730可包括被称为“SERDES”的解串行化器731和串行化器737，并且可从包括在接口区域720中的数据I/O垫725和727接收数据或者将数据输出到数据I/O垫725和727。解串行化器731和串行化器737中的每个可采用图14A的数据触发器电路400a。

在示例实施例中，存储器单元阵列710可设置在图3中的第一半导体层L1中，并且外围区域可设置在图3中的第二半导体层L2中。

参照图22，来自中继器740的数据传输由箭头表示。如果通过接口区域720中的数据I/O垫725和727输入数据，则数据被发送到数据路径逻辑730。数据由SERDES处理，然后被发送到中继器740。中继器740可将数据发送到第一区域750中的中继器753或第二区域760中的中继器763。中继器753和763可将接收的数据发送到存储器单元阵列710中的存储器面711、712、713和714。从存储器面711、712、713和714发送的数据可以以与上述过程相反的方向发送到接口区域720的I/O垫725和727。

图23是示出根据示例实施例的存储装置的框图。

参照图23，存储装置800可包括存储控制器810和存储介质820。存储装置800可支持多个通道CH1、CH2、……、CHk，并且存储介质820可通过多个通道CH1至CHk连接到存储控制器810。

存储介质820可包括多个非易失性存储器装置NVM11、NVM12、……、NVM1p、NVM21、NVM22、……、NVM2p、NVMk1、NVMk2、……、NVMkp。例如，非易失性存储器装置NVM11至NVMkp中的每个可对应于图1的非易失性存储器装置50。非易失性存储器装置NVM11至NVMkp中的每个可通过与其对应的路连接到多个通道CH1至CHk中的一个。例如，非易失性存储器装置NVM11至NVM1p可通过路W11、W12、……、W1p连接到第一通道CH1，非易失性存储器装置NVM21至NVM2p可通过路W21、W22、……、W2p连接到第二通道CH2，并且非易失性存储器装置NVMk1至NVMkp可通过路Wk1、Wk2、……、Wkp连接到第k通道CHk。在一些示例实施例中，非易失性存储器装置NVM11至NVMkp中的每个可被实现为可根据来自存储控制器810的单独命令进行操作的任意存储器单元。例如，非易失性存储器装置NVM11至NVMkp中的每个可被实现为芯片或裸片，但是示例实施例不限于此。

存储控制器810可通过多个通道CH1至CHk将信号发送到存储介质820和从存储介质820接收信号。例如，存储控制器810可对应于图2中的存储器控制器20。例如，存储控制器810可通过通道CH1至CHk将命令CMDa、CMDb、……、CMDk、地址ADDRa、ADDRb、……、ADDRk和数据DTAa、DTAb、……、DTAk发送到存储介质820或者可从存储介质820接收数据DTAa至DTAk。

存储控制器810可通过使用通道CH1至CHk中的对应的通道来选择非易失性存储器装置NVM11至NVMkp中的连接到通道CH1至CHk中的对应的通道的一个非易失性存储器装置，并且可将信号发送到选择的非易失性存储器装置和从选择的非易失性存储器装置接收信号。例如，存储控制器810可选择连接到第一通道CH1的非易失性存储器装置NVM11至NVM1p之中的非易失性存储器装置NVM11。存储控制器810可通过第一通道CH1将命令CMDa、地址ADDRa和数据DTAa发送到选择的非易失性存储器装置NVM11，或者可从选择的非易失性存储器装置NVM11接收DTAa。

存储控制器810可通过不同的通道并行地将信号发送到存储介质820和从存储介质820接收信号。

图24是示出根据示例实施例的包括半导体装置的电子系统的框图。

参照图24，电子系统3000可包括半导体装置3100和电连接到半导体装置3100的控制器3200。电子系统3000可以是包括一个或多个半导体装置3100的存储装置或者包括所述存储装置的电子装置。例如，电子系统3000可以是可包括一个或多个半导体装置3100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗装置或通信装置。

半导体装置3100可以是非易失性存储器装置(例如，参照图1、图3和图6至图10示出的非易失性存储器装置)。半导体装置3100可包括第一结构3100F和第一结构3100F上的第二结构3100S。第一结构3100F可以是包括解码器电路3110、页缓冲器电路3120和逻辑电路3130的外围电路结构。第二结构3100S可以是包括位线BL、共源极线CSL、字线WL、第一上栅极线UL1、第二上栅极线UL2、第一下栅极线LL1、第二下栅极线LL2以及位线BL与共源极线CSL之间的(存储器)单元串CSTR的存储器单元结构。

在第二结构3100S中，每个存储器单元串CSTR可包括与共源极线CSL邻近的下晶体管LT1和LT2、与位线BL邻近的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可根据示例实施例而变化。

在示例实施例中，上晶体管UT1和UT2可包括串选择晶体管，下晶体管LT1和LT2可包括地选择晶体管。下栅极线LL1和LL2可分别是下晶体管LT1和LT2的栅电极。字线WL可分别是存储器单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可分别是上晶体管UT1和UT2的栅电极。

在示例实施例中，下晶体管LT1和LT2可包括可彼此串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可包括串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可用于擦除操作中，以通过栅致漏极泄漏(GIDL)现象擦除存储在存储器单元晶体管MCT中的数据。

共源极线CSL、第一下栅极线LL1、第二下栅极线LL2、字线WL、第一上栅极线UL1和第二上栅极线UL2可通过第一结构3100F中的延伸到第二结构3100S的第一连接布线3115电连接到解码器电路3110。位线BL可通过第一结构3100F中的延伸到第二结构3100S的第二连接布线3125电连接到页缓冲器电路3120。

在第一结构3100F中，解码器电路3110和页缓冲器电路3120可对多个存储器单元晶体管MCT之中的至少一个选择的存储器单元晶体管执行控制操作。解码器电路3110和页缓冲器电路3120可由逻辑电路3130控制。半导体装置3100可通过电连接到逻辑电路3130的输入/输出垫3101与控制器3200通信。输入/输出垫3101可通过第一结构3100F中的延伸到第二结构3100S的输入/输出连接布线3135电连接到逻辑电路3130。

控制器3200可包括处理器3210、NAND控制器3220和主机接口3230。电子系统3000可包括多个半导体装置3100，并且在这种情况下，控制器3200可控制多个半导体装置3100。

处理器3210可控制包括控制器3200的电子系统3000的操作。处理器3210可由固件操作，并且可控制NAND控制器3220以访问半导体装置3100。NAND控制器3220可包括用于与半导体装置3100通信的NAND接口3221。通过NAND接口3221，用于控制半导体装置3100的控制命令、将被写入半导体装置3100的存储器单元晶体管MCT中的数据、将从半导体装置3100的存储器单元晶体管MCT读取的数据等可被传输。主机接口3230可提供电子系统3000与外部主机之间的通信。当通过主机接口3230从外部主机接收到控制命令时，处理器3210可响应于控制命令来控制半导体装置3100。

图25是根据示例实施例的非易失性存储器装置的剖视图。

参照图25，非易失性存储器装置5000(下文中将被称为存储器装置)可具有芯片到芯片(C2C)结构。包括单元区域的至少一个上芯片和包括外围电路区域PREG的下芯片可被分别制造，然后，至少一个上芯片和下芯片可通过接合(bonding)方法而被彼此连接以实现C2C结构。例如，接合方法可表示形成在上芯片的最上金属层中的接合金属图案电连接或物理连接到形成在下芯片的最上金属层中的接合金属图案的方法。例如，在接合金属图案利用铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。可选地，接合金属图案可利用铝(Al)或钨(W)形成。

存储器装置5000可包括包含单元区域的至少一个上芯片。例如，如图25中所示，存储器装置5000可包括两个上芯片。然而，上芯片的数量不限于此。在存储器装置5000包括两个上芯片的情况下，包括第一单元区域CREG1的第一上芯片、包括第二单元区域CREG2的第二上芯片和包括外围电路区域PREG的下芯片可被分别制造，然后，第一上芯片、第二上芯片和下芯片可通过接合方法彼此连接以制造存储器装置5000。第一上芯片可被翻转，然后可通过接合方法连接到下芯片，并且第二上芯片也可被翻转，然后可通过接合方法连接到第一上芯片。在下文中，第一上芯片和第二上芯片中的每个的上部分和下部分将基于在第一上芯片和第二上芯片中的每个被翻转之前被限定。换句话说，在图25中，下芯片的上部分可表示基于正的第三方向VD限定的上部分，并且第一上芯片和第二上芯片中的每个的上部分可表示基于负的第三方向VD限定的上部分。然而，本公开的实施例不限于此。在特定实施例中，第一上芯片和第二上芯片中的一个可被翻转，然后可通过接合方法连接到对应的芯片。

存储器装置5000的外围电路区域PREG、第一单元区域CREG1和第二单元区域CREG2中的每个可包括外部垫(pad)接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PREG可包括第一基底5210和形成在第一基底5210上的多个电路元件5220a、5220b和5220c。包括一个或多个绝缘层的层间绝缘层5215可设置在多个电路元件5220a、5220b和5220c上，并且电连接到多个电路元件5220a、5220b和5220c的多条金属线可设置在层间绝缘层5215中。例如，多条金属线可包括连接到多个电路元件5220a、5220b和5220c的第一金属线5230a、5230b和5230c以及形成在第一金属线5230a、5230b和5230c上的第二金属线5240a、5240b和5240c。多条金属线可利用各种导电材料中的至少一种形成。例如，第一金属线5230a、5230b和5230c可利用具有相对高电阻率的钨形成，并且第二金属线5240a、5240b和5240c可利用具有相对低电阻率的铜形成。

在本实施例中示出和描述了第一金属线5230a、5230b和5230c以及第二金属线5240a、5240b和5240c。然而，本公开的实施例不限于此。在特定实施例中，还可在可第二金属线5240a、5240b和5240c上形成至少一条或多条附加金属线。在这种情况下，第二金属线5240a、5240b和5240c可利用铝形成，并且形成在第二金属线5240a、5240b和5240c上的附加金属线中的至少一些可利用具有低于第二金属线5240a、5240b和5240c的铝的电阻率的电阻率的铜形成。

层间绝缘层5215可布置在第一基底5210上，并且可包括绝缘材料(诸如，氧化硅和/或氮化硅)。

第一单元区域CREG1和第二单元区域CREG2中的每个可包括至少一个存储器块。第一单元区域CREG1可包括第二基底5310和共源极线5320。多条字线5330(例如，5331至5338)可在垂直于第二基底5310的顶表面的方向(即，第三方向VD)上堆叠在第二基底5310上。串选择线和地选择线可布置在字线5330上和下方，并且多条字线5330可布置在串选择线与地选择线之间。类似地，第二单元区域CREG2可包括第三基底5410和共源极线5420，并且多条字线5430(例如，5431至5438)可在垂直于第三基底5410的顶表面的方向(即，第三方向VD)上堆叠在第三基底5410上。第二基底5310和第三基底5410中的每个可利用各种材料中的至少一种形成，并且可以是例如硅基底、硅锗基底、锗基底或具有在单晶硅基底上生长的单晶外延层的基底。多个沟道结构CH可形成在第一单元区域CREG1和第二单元区域CREG2中的每个中。

在一些实施例中，如作为区域“A”的替代实施例的区域“A1”中所示，沟道结构CH可设置在位线接合区域BLBA中，并且可在垂直于第二基底5310的顶表面的方向上延伸，以穿透字线5330、串选择线和地选择线。沟道结构CH可包括数据存储层、沟道层和填充绝缘层。沟道层可电连接到位线接合区域BLBA中的第一金属线5350c和第二金属线5360c。例如，第二金属线5360c可以是位线，并且可通过第一金属线5350c连接到沟道结构CH。位线5360c可在平行于第二基底5310的顶表面的第二方向HD2上延伸。

在一些实施例中，如作为区域“A”的替代实施例的区域“A2”中所示，沟道结构CH可包括彼此连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可通过形成下沟道LCH的工艺和形成上沟道UCH的工艺形成。下沟道LCH可在垂直于第二基底5310的顶表面的方向上延伸，以穿透共源极线5320以及下字线5331和5332。下沟道LCH可包括数据存储层、沟道层和填充绝缘层，并且可连接到上沟道UCH。上沟道UCH可穿透上字线5333至5338。上沟道UCH可包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可电连接到第一金属线5350c和第二金属线5360c。随着沟道的长度增加，由于制造工艺的特性，可能难以形成具有基本上均匀的宽度的沟道。根据本实施例的存储器装置5000可包括由于通过顺序地执行的工艺形成的下沟道LCH及上沟道UCH而具有改进的宽度均匀性的沟道。

在沟道结构CH包括如区域“A2”中所示的下沟道LCH和上沟道UCH的情况下，位于下沟道LCH与上沟道UCH之间的边界附近的字线可以是虚设字线。例如，与下沟道LCH与上沟道UCH之间的边界邻近的字线5332和5333可以是虚设字线。在这种情况下，数据可不存储在连接到虚设字线的存储器单元中。可选地，与连接到虚设字线的存储器单元对应的页的数量可小于与连接到一般字线的存储器单元对应的页的数量。施加到虚设字线的电压的电平可与施加到一般字线的电压的电平不同，并且因此可减小下沟道LCH与上沟道UCH之间的不均匀的沟道宽度对存储器装置的操作的影响。

在区域“A2”中，由下沟道LCH穿透的下字线5331和5332的数量小于由上沟道UCH穿透的上字线5333到5338的数量。然而，本公开的实施例不限于此。在特定实施例中，由下沟道LCH穿透的下字线的数量可等于或大于由上沟道UCH穿透的上字线的数量。另外，布置在第二单元区域CREG2中的沟道结构CH的结构特征和连接关系可与布置在第一单元区域CREG1中的沟道结构CH的结构特征和连接关系基本相同。

在位线接合区域BLBA中，可在第一单元区域CREG1中设置第一贯穿电极THV1，并且可在第二单元区域CREG2中设置第二贯穿电极THV2。如图25中所示，第一贯穿电极THV1可穿透共源极线5320和多条字线5330。在特定实施例中，第一贯穿电极THV1还可穿透第二基底5310。第一贯穿电极THV1可包括导电材料。可选地，第一贯穿电极THV1可包括由绝缘材料围绕的导电材料。第二贯穿电极THV2可具有与第一贯穿电极THV1相同的形状和结构。

在一些实施例中，第一贯穿电极THV1和第二贯穿电极THV2可通过第一贯穿金属图案5372d和第二贯穿金属图案5472d彼此电连接。第一贯穿金属图案5372d可形成在包括第一单元区域CREG1的第一上芯片的底端处，并且第二贯穿金属图案5472d可形成在包括第二单元区域CREG2的第二上芯片的顶端处。第一贯穿电极THV1可电连接到第一金属线5350c和第二金属线5360c。第二贯穿电极THV2可电连接到第一金属线5450c和第二金属线5460c。下过孔5371d可形成在第一贯穿电极THV1与第一贯穿金属图案5372d之间，并且上过孔5471d可形成在第二贯穿电极THV2与第二贯穿金属图案5472d之间。第一贯穿金属图案5372d和第二贯穿金属图案5472d可通过接合方法彼此连接。

另外，在位线接合区域BLBA中，上金属图案5252可形成在外围电路区域PREG的最上金属层中，并且具有与上金属图案5252相同的形状的上金属图案5392可形成在第一单元区域CREG1的最上金属层中。第一单元区域CREG1的上金属图案5392和外围电路区域PREG的上金属图案5252可通过接合方法彼此电连接。在位线接合区域BLBA中，位线5360c可电连接到外围电路区域PREG中包括的页缓冲器。例如，外围电路区域PREG的电路元件5220c中的一些可构成页缓冲器，并且位线5360c可通过第一单元区域CREG1的上接合金属图案5370c和外围电路区域PREG的上接合金属图案5270c电连接到构成页缓冲器的电路元件5220c。

继续参照图25，在字线接合区域WLBA中，第一单元区域CREG1的字线5330可在平行于第二基底5310的顶表面的第一方向HD1上延伸，并且可连接到多个单元接触插塞5340(5341至5347)。第一金属线5350b和第二金属线5360b可顺序地连接到与字线5330连接的单元接触插塞5340上。在字线接合区域WLBA中，单元接触插塞5340可通过第一单元区域CREG1的上接合金属图案5370b和外围电路区域PREG的上接合金属图案5270b连接到外围电路区域PREG。

单元接触插塞5340可电连接到外围电路区域PREG中包括的行解码器。例如，外围电路区域PREG的电路元件5220b中的一些可构成行解码器，并且单元接触插塞5340可通过第一单元区域CREG1的上接合金属图案5370b和外围电路区域PREG的上接合金属图案5270b电连接到构成行解码器的电路元件5220b。在一些实施例中，构成行解码器的电路元件5220b的操作电压可与构成页缓冲器的电路元件5220c的操作电压不同。例如，构成页缓冲器的电路元件5220c的操作电压可大于构成行解码器的电路元件5220b的操作电压。

类似地，在字线接合区域WLBA中，第二单元区域CREG2的字线5430可在平行于第三基底5410的顶表面的第一方向HD1上延伸，并且可连接到多个单元接触插塞5440(5441至5447)。单元接触插塞5440可通过第二单元区域CREG2的上金属图案以及第一单元区域CREG1的下金属图案、上金属图案和单元接触插塞5348连接到外围电路区域PREG。

在字线接合区域WLBA中，上接合金属图案5370b可形成在第一单元区域CREG1中，并且上接合金属图案5270b可形成在外围电路区域PREG中。第一单元区域CREG1的上接合金属图案5370b和外围电路区域PREG的上接合金属图案5270b可通过接合方法彼此电连接。上接合金属图案5370b和上接合金属图案5270b可利用铝、铜或钨形成。

在外部垫接合区域PA中，下金属图案5371e可形成在第一单元区域CREG1的下部中，并且上金属图案5472a可形成在第二单元区域CREG2的上部中。在外部垫接合区域PA中，第一单元区域CREG1的下金属图案5371e和第二单元区域CREG2的上金属图案5472a可通过接合方法彼此连接。类似地，上金属图案5372a可形成在第一单元区域CREG1的上部中，并且上金属图案5272a可形成在外围电路区域PREG的上部中。第一单元区域CREG1的上金属图案5372a和外围电路区域PREG的上金属图案5272a可通过接合方法彼此连接。

共源极线接触插塞5380和5480可布置在外部垫接合区域PA中。共源极线接触插塞5380和5480可利用导电材料(诸如，金属、金属化合物和/或掺杂多晶硅)形成。第一单元区域CREG1的共源极线接触插塞5380可电连接到共源极线5320，并且第二单元区域CREG2的共源极线接触插塞5480可电连接到共源极线5420。第一金属线5350a和第二金属线5360a可顺序地堆叠在第一单元区域CREG1的共源极线接触插塞5380上，并且第一金属线5450a和第二金属线5460a可顺序地堆叠在第二单元区域CREG2的共源极线接触插塞5480上。

输入/输出垫5205、5405和5406可布置在外部垫接合区域PA中。参照图25，下绝缘层5201可覆盖第一基底5210的底表面，并且第一输入/输出垫5205可形成在下绝缘层5201上。第一输入/输出垫5205可通过第一输入/输出接触插塞5203连接到布置在外围电路区域PREG中的多个电路元件5220a中的至少一个，并且可通过下绝缘层5201与第一基底5210分离。此外，侧绝缘层可布置在第一输入/输出接触插塞5203与第一基底5210之间，以将第一输入/输出接触插塞5203与第一基底5210电隔离。

覆盖第三基底5410的顶表面的上绝缘层5401可形成在第三基底5410上。第二输入/输出垫5405和/或第三输入/输出垫5406可布置在上绝缘层5401上。第二输入/输出垫5405可通过第二输入/输出接触插塞5403和5303连接到布置在外围电路区域PREG中的多个电路元件5220a中的至少一个，并且第三输入/输出垫5406可通过第三输入/输出接触插塞5404和5304连接到布置在外围电路区域PREG中的多个电路元件5220a中的至少一个。

在一些实施例中，第三基底5410可不布置在布置有输入/输出接触插塞的区域中。例如，如区域“B”中所示，第三输入/输出接触插塞5404可在平行于第三基底5410的顶表面的方向上与第三基底5410分离，并且可穿透第二单元区域CREG2的层间绝缘层5415，以连接到第三输入/输出垫5406。在这种情况下，第三输入/输出接触插塞5404可通过各种工艺中的至少一种形成。

在一些实施例中，如作为区域“B”的替代实施例的区域“B1”中所示，第三输入/输出接触插塞5404可在第三方向VD上延伸，并且第三输入/输出接触插塞5404的直径可朝向上绝缘层5401逐渐变大。换句话说，区域“A1”中描述的沟道结构CH的直径可朝向上绝缘层5401逐渐变小，但是第三输入/输出接触插塞5404的直径可朝向上绝缘层5401逐渐变大。例如，可在通过接合方法将第二单元区域CREG2和第一单元区域CREG1彼此接合之后形成第三输入/输出接触插塞5404。

在特定实施例中，如作为区域“B”的替代实施例的区域“B2”中所示，第三输入/输出接触插塞5404可在第三方向VD上延伸，并且第三输入/输出接触插塞5404的直径可朝向上绝缘层5401逐渐变小。换句话说，与沟道结构CH类似，第三输入/输出接触插塞5404的直径可朝向上绝缘层5401逐渐变小。例如，第三输入/输出接触插塞5404可在第二单元区域CREG2和第一单元区域CREG1彼此接合之前与单元接触插塞5440一起形成。

在特定实施例中，输入/输出接触插塞可与第三基底5410叠置。例如，如区域“C”中所示，第二输入/输出接触插塞5403可在第三方向VD上穿透第二单元区域CREG2的层间绝缘层5415，并且可通过第三基底5410电连接到第二输入/输出垫5405。在这种情况下，可通过各种方法实现第二输入/输出接触插塞5403和第二输入/输出垫5405的连接结构。

在一些实施例中，如作为区域“C”的替代实施例的区域“C1”中所示，可形成开口5408以穿透第三基底5410，并且第二输入/输出接触插塞5403可通过形成在第三基底5410中的开口5408直接连接到第二输入/输出垫5405。在这种情况下，如区域“C1”中所示，第二输入/输出接触插塞5403的直径可朝向第二输入/输出垫5405逐渐变大。然而，本公开的实施例不限于此，在特定实施例中，第二输入/输出接触插塞5403的直径可朝向第二输入/输出垫5405逐渐变小。

在特定实施例中，如作为区域“C”的替代实施例的区域“C2”中所示，可形成穿透第三基底5410的开口5408，并且可在开口5408中形成接触件5407。接触件5407的一端可连接到第二输入/输出垫5405，并且接触件5407的另一端可连接到第二输入/输出接触插塞5403。因此，第二输入/输出接触插塞5403可通过开口5408中的接触件5407电连接到第二输入/输出垫5405。在这种情况下，如区域“C2”中所示，接触件5407的直径可朝向第二输入/输出垫5405逐渐变大，并且第二输入/输出接触插塞5403的直径可朝向第二输入/输出垫5405逐渐变小。例如，第二输入/输出接触插塞5403可在第二单元区域CREG2和第一单元区域CREG1彼此接合之前与单元接触插塞5440一起形成，并且接触件5407可在第二单元区域CREG2和第一单元区域CREG1彼此接合之后形成。

在特定实施例中，如作为区域“C”的替代实施例的区域“C3”中所示，与区域“C2”的实施例相比，停止件(stopper)5409还可形成在第三基底5410的开口5408的底端上。停止件5409可以是形成在与共源极线5420相同的层中的金属线。可选地，停止件5409可以是与字线5430中的至少一条形成在同一层中的金属线。第二输入/输出接触插塞5403可通过接触件5407和停止件5409电连接到第二输入/输出垫5405。

类似于第二单元区域CREG2的第二输入/输出接触插塞5403和第三输入/输出接触插塞5404，第一单元区域CREG1的第二输入/输出接触插塞5303和第三输入/输出接触插塞5304中的每个的直径可朝向下金属图案5371e逐渐变小，或者可朝向下金属图案5371e逐渐变大。

在一些实施例中，狭缝5411可形成在第三基底5410中。例如，狭缝5411可形成在外部垫接合区域PA的特定位置处。例如，如区域“D”中所示，当在平面图中观察时，狭缝5411可位于第二输入/输出垫5405与单元接触插塞5440之间。可选地，当在平面图中观察时，第二输入/输出垫5405可位于狭缝5411与单元接触插塞5440之间。

在一些实施例中，如作为区域“D”的替代实施例的区域“D1”中所示，狭缝5411可形成为穿透第三基底5410。例如，当形成开口5408时，狭缝5411可用于防止第三基底5410细微破裂。然而，本公开的实施例不限于此，在特定实施例中，狭缝5411可形成为具有从第三基底5410的厚度的约60％至约70％的范围的深度。

在特定实施例中，如作为区域“D”的替代实施例的区域“D2”中所示，导电材料5412可形成在狭缝5411中。例如，导电材料5412可用于将在驱动外部垫接合区域PA中的电路元件时发生的漏电流排放到外部。在这种情况下，导电材料5412可连接到外部地线。

在特定实施例中，如作为区域“D”的替代实施例的区域“D3”中所示，绝缘材料5413可形成在狭缝5411中。例如，绝缘材料5413可用于将布置在外部垫接合区域PA中的第二输入/输出垫5405和第二输入/输出接触插塞5403与字线接合区域WLBA电隔离。由于绝缘材料5413形成在狭缝5411中，因此可防止通过第二输入/输出垫5405提供的电压影响布置在字线接合区域WLBA中的第三基底5410上的金属层。

在特定实施例中，可选择性地形成第一输入/输出垫5205、第二输入/输出垫5405和第三输入/输出垫5406。例如，存储器装置5000可被实现为仅包括布置在第一基底5210上的第一输入/输出垫5205，仅包括布置在第三基底5410上的第二输入/输出垫5405，或者仅包括布置在上绝缘层5401上的第三输入/输出垫5406。

在一些实施例中，第一单元区域CREG1的第二基底5310和第二单元区域CREG2的第三基底5410中的至少一个可用作牺牲基底，并且可在接合工艺之前或之后完全或部分地去除。可在移除基底之后堆叠附加层。例如，可在外围电路区域PREG和第一单元区域CREG1的接合工艺之前或之后移除第一单元区域CREG1的第二基底5310，然后，可形成覆盖共源极线5320的顶表面的绝缘层或用于连接的导电层。类似地，可在第一单元区域CREG1和第二单元区域CREG2的接合工艺之前或之后去除第二单元区域CREG2的第三基底5410，然后，可形成覆盖共源极线5420的顶表面的上绝缘层5401或用于连接的导电层。

图26是示出根据示例实施例的堆叠半导体装置的制造工艺的概念图。

参照图26，可在第一晶片WF1和第二晶片WF2上形成相应的集成电路。存储器单元阵列可形成在第一晶片WF1中，并且外围电路可形成在第二晶片WF2中。

在各种集成电路已经分别形成在第一晶片WF1和第二晶片WF2上之后，可将第一晶片WF1和第二晶片WF2接合在一起。然后可将接合后的晶片WF1和WF2切割(或划分)成单独的芯片，其中每个芯片对应于诸如例如包括垂直堆叠的第一半导体裸片SD1和第二半导体裸片SD2(例如，第一半导体裸片SD1堆叠在第二半导体裸片SD2上等)的非易失性存储器装置5000半导体装置。第一晶片WF1的每个切割部分对应于第一半导体裸片SD1，并且第二晶片WF2的每个切割部分对应于第二半导体裸片SD2。

可使用各种封装类型或封装配置来封装根据示例实施例的非易失性存储器装置或存储装置。

前述是示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了若干示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，在示例实施例中可进行许多修改。因此，所有这些修改旨在包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种非易失性存储器装置的数据触发器电路，所述数据触发器电路包括：

触发器，被配置为使用时钟信号和基于电源电压的虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号；

恢复锁存器，连接到电源电压和地电压，并且在输出节点处连接到所述触发器，其中，恢复锁存器被配置为响应于与芯片使能信号的失活对应的第一转变而在内部存储输出信号，响应于基于与芯片使能信号的激活对应的第二转变的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器；以及

第一切断晶体管，被配置为响应于恢复锁存器存储输出信号，在电源门控间隔期间基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。

2.根据权利要求1所述的数据触发器电路，其中，恢复锁存器在芯片使能信号激活期间与输出节点分离。

3.根据权利要求1所述的数据触发器电路，其中，恢复锁存器还被配置为在芯片使能信号失活的第一时间间隔期间，输出存储的输出信号作为监测数据。

4.根据权利要求1所述的数据触发器电路，其中，恢复锁存器还被配置为：

响应于基于芯片使能信号的第一转变的第一使能信号的激活，在内部存储输出信号；并且

响应于基于芯片使能信号的第二转变的第二使能信号的激活，恢复存储的输出信号并将恢复的输出信号提供给所述触发器。

5.根据权利要求4所述的数据触发器电路，其中，恢复锁存器还被配置为：

响应于存储的输出信号具有逻辑高电平，通过将具有逻辑高电平的恢复的输出信号提供给所述触发器来设置所述触发器；并且

响应于存储的输出信号具有逻辑低电平，通过将具有逻辑低电平的恢复的输出信号提供给所述触发器来重置所述触发器。

6.根据权利要求4所述的数据触发器电路，其中，恢复锁存器还被配置为基于在芯片使能信号失活的第一时间间隔期间的外部命令，响应于第三使能信号而输出存储的输出信号作为监测数据。

7.根据权利要求1所述的数据触发器电路，还包括：

第二切断晶体管，被配置为响应于基于芯片使能信号的第一转变的第二电源门控信号，在电源门控间隔期间使提供给所述触发器的虚拟地电压浮置，虚拟地电压基于地电压，并且

其中，恢复锁存器还被配置为通过在芯片使能信号激活期间将具有逻辑高电平的恢复的输出信号提供给所述触发器来与所述触发器的正常操作不关联。

8.根据权利要求1至7中的任一项所述的数据触发器电路，其中，所述触发器包括：

第一电路，被配置为存储数据信号，并且响应于时钟信号的上升转变而将输出信号提供给输出节点；以及

第二电路，被配置为将恢复的输出信号提供给输出节点，并且

其中，第一电路包括：

第一反相器，被配置为通过对时钟信号进行反相来输出反相时钟信号，

第一传输门，被配置为基于时钟信号和反相时钟信号将数据信号传送到第一节点，

第二传输门，连接到第一节点，被配置为基于时钟信号和反相时钟信号将第一传输门的输出传送到第二节点，

第二反相器，具有连接到第二节点的输出和连接到第三节点的输入，

第三传输门，在第三节点处连接到第二反相器的输入，被配置为基于时钟信号和反相时钟信号将第二反相器的输入传送到第四节点，以及

第四传输门，连接到第四节点，被配置为基于时钟信号和反相时钟信号将第三传输门的输出传送到输出节点作为输出信号。

9.根据权利要求8所述的数据触发器电路，其中，第二电路包括：

第一与非门，连接到第一节点并且被配置为对第一传输门的输出和恢复的输出信号的第一恢复的输出信号执行第一与非运算；

第二与非门，被配置为对第一与非门的输出和恢复的输出信号的第二恢复的输出信号执行第二与非运算，第二与非门具有连接到第三节点的输出；

第三与非门，连接到第四节点并且被配置为对第三传输门的输出和第一恢复的输出信号执行第三与非运算；以及

第四与非门，被配置为对第三与非门的输出和第二恢复的输出信号执行第四与非运算，第四与非门具有连接到输出节点的输出。

10.根据权利要求1至7中的任一项所述的数据触发器电路，其中，恢复锁存器包括：

第一传输门，连接在输出节点与第一节点之间，第一传输门被配置为响应于基于芯片使能信号的第一转变的第一使能信号的激活，将输出节点连接到第一节点；

第一反相器，连接在第一节点与第二节点之间；

三态反相器，连接在第二节点与第一节点之间，三态反相器和第一反相器作为锁存器进行操作；

第二反相器，连接在第二节点与第三节点之间；

第一分支电路，连接在第三节点与第四节点之间，第一分支电路被配置为响应于基于芯片使能信号的第二转变的第二使能信号的激活，输出第三节点的第一逻辑电平作为恢复的输出信号的第一恢复的输出信号；

第二分支电路，连接在第二节点与第五节点之间，第二分支电路被配置为响应于第二使能信号的激活，输出第二节点的第二逻辑电平作为恢复的输出信号的第二恢复的输出信号；以及

第三分支电路，与第一分支电路并联连接到第三节点，第三分支电路被配置为基于在芯片使能信号失活的第一时间间隔期间的外部命令，响应于第三使能信号而输出第三节点的第一逻辑电平作为监测数据。

11.根据权利要求10所述的数据触发器电路，其中，第一分支电路包括：

第二传输门，连接在第三节点与第四节点之间，第二传输门被配置为响应于第二使能信号的激活，将第二反相器的输出传送到第四节点；以及

第一预充电晶体管，连接在电源电压与第四节点之间，第一预充电晶体管被配置为响应于第二使能信号的失活，用逻辑高电平对第四节点进行预充电，并且

其中，第二分支电路包括：

第三传输门，连接在第二节点与第五节点之间，第三传输门被配置为响应于第二使能信号的激活，将第一反相器的输出传送到第五节点；以及

第二预充电晶体管，连接在电源电压与第五节点之间，第二预充电晶体管被配置为响应于第二使能信号的失活，用逻辑高电平对第五节点进行预充电。

12.根据权利要求10所述的数据触发器电路，其中，第三分支电路包括：第二传输门，连接到第三节点，其中，第二传输门被配置为响应于第三使能信号的激活而输出第三节点的第一逻辑电平作为监测数据。

13.一种非易失性存储器装置，包括：

存储器单元阵列，包括多个存储器单元；

页缓冲器电路，通过多条位线连接到存储器单元阵列；

数据输入/输出电路，被配置为将数据发送到外部存储器控制器和从外部存储器控制器接收数据，数据输入/输出电路通过多条数据线连接到页缓冲器电路；以及

控制电路，被配置为基于来自外部存储器控制器的命令和控制信号来控制页缓冲器电路和数据输入/输出电路，

其中，页缓冲器电路包括分别连接到所述多条数据线的多个第一数据触发器电路，

其中，数据输入/输出电路包括分别连接到所述多条数据线的多个第二数据触发器电路，

其中，所述多个第一数据触发器电路中的每个和所述多个第二数据触发器电路中的每个被配置为：

在芯片使能信号的第一激活间隔期间，存储输入的数据信号，

响应于时钟信号的上升转变，在输出节点处提供存储的数据信号作为输出信号，

在芯片使能信号的失活间隔期间，存储输出信号，并且

响应于在芯片使能信号的失活间隔之后转变到芯片使能信号的第二激活间隔，恢复存储的输出信号，并且在输出节点处提供恢复的输出信号。

14.根据权利要求13所述的非易失性存储器装置，其中，所述多个第一数据触发器电路中的每个和所述多个第二数据触发器电路中的每个包括：

触发器，被配置为使用时钟信号和基于电源电压的虚拟电源电压来存储数据信号，并且响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号；

恢复锁存器，连接到电源电压和地电压，并且在输出节点处连接到所述触发器，其中，恢复锁存器被配置为响应于芯片使能信号转变到失活的第一转变而在内部存储输出信号，响应于基于芯片使能信号转变到激活的第二转变的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器；以及

第一切断晶体管，被配置为响应于恢复锁存器存储输出信号，在电源门控间隔期间基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。

15.根据权利要求14所述的非易失性存储器装置，其中，恢复锁存器还被配置为在芯片使能信号失活的第一时间间隔期间，输出存储的输出信号作为监测数据。

16.根据权利要求14所述的非易失性存储器装置，其中，恢复锁存器还被配置为：

响应于基于芯片使能信号的第一转变的第一使能信号的激活，在内部存储输出信号；

响应于基于芯片使能信号的第二转变的第二使能信号的激活，恢复存储的输出信号并将恢复的输出信号提供给所述触发器；

响应于存储的输出信号具有逻辑高电平，通过将具有逻辑高电平的恢复的输出信号提供给所述触发器来设置所述触发器；并且

响应于存储的输出信号具有逻辑低电平，通过将具有逻辑低电平的恢复的输出信号提供给所述触发器来重置所述触发器。

17.根据权利要求14所述的非易失性存储器装置，其中，控制电路包括：

时序控制器，被配置为基于命令和芯片使能信号来生成用于控制恢复锁存器的时序控制信号；以及

电源门控控制器，被配置为基于芯片使能信号和时序控制信号来生成第一电源门控信号。

18.根据权利要求13所述的非易失性存储器装置，其中，页缓冲器电路包括：

多个页缓冲器单元，被布置在第一方向上；以及

多个高速缓存锁存器，在第一方向上与所述多个页缓冲器单元间隔开并且共同连接到组合感测节点，所述多个高速缓存锁存器分别对应于所述多个页缓冲器单元，并且

其中，所述多个页缓冲器单元中的每个包括连接到每个感测节点并且响应于传输控制信号而驱动的传输晶体管。

19.根据权利要求13至18中的任一项所述的非易失性存储器装置，其中，存储器单元阵列被布置在第一半导体层上，

其中，页缓冲器电路、数据输入/输出电路和控制电路被布置在第二半导体层上；并且

其中，第一半导体层与第二半导体层垂直堆叠。

20.一种非易失性存储器装置，包括：

数据触发器电路，布置在所述非易失性存储器装置的数据传送路径中；以及

控制电路，被配置为控制数据触发器电路，

其中，数据触发器电路包括：

触发器，被配置为使用时钟信号和基于电源电压的虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号；

恢复锁存器，连接到电源电压和地电压，并且在输出节点处连接到所述触发器，其中，恢复锁存器被配置为：响应于芯片使能信号转变到失活的第一转变而在内部存储输出信号，响应于基于芯片使能信号转变到激活的第二转变的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器；

第一切断晶体管，被配置为响应于恢复锁存器存储输出信号，在电源门控间隔期间基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置；以及

第二切断晶体管，被配置为响应于基于芯片使能信号的第一转变的第二电源门控信号，在电源门控间隔期间使提供给所述触发器的虚拟地电压浮置，虚拟地电压基于地电压，并且

其中，控制电路包括：

时序控制器，被配置为基于命令、第一电源门控信号和芯片使能信号来生成用于控制恢复锁存器的时序控制信号；以及

电源门控控制器，被配置为基于芯片使能信号和时序控制信号来生成第一电源门控信号和第二电源门控信号。