TWI676985B - 半導體記憶裝置 - Google Patents

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TWI676985B
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memory cell
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駒井宏充
Hiromitsu Komai
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日商東芝記憶體股份有限公司
Toshiba Memory Corporation
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Abstract

實施形態提供一種能夠提高處理能力之半導體記憶裝置。 根據實施形態，半導體記憶裝置包含：連結電路BHU，其包含分別連接於第1及第2位元線BL0及BL1之第1及第2電路50_0及50_1；第1組GP0，其包含經由第1資料匯流排DBUS0而與連接於第1電路50_0之第1感測放大器電路SAU0連接之第1資料暫存器21_0；第2組GP1，其包含經由第2資料匯流排DBUS1而與連接於第2電路50_1之第2感測放大器電路SAU1連接之第2資料暫存器21_1；及記憶胞陣列18。沿著與半導體基板平行之第1方向，依次排列有第1組GP0、連結電路BHU、第2組GP1。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種能夠提高處理能力之半導體記憶裝置。 實施形態之半導體記憶裝置包含：連結電路，其設置於半導體基板上，且包含連接於第1位元線之第1電路及連接於第2位元線之第2電路；第1組，其包含連接於第1電路之第1感測放大器電路、及經由第1資料匯流排而連接於第1感測放大器電路之第1資料暫存器；第2組，其包含連接於第2電路之第2感測放大器電路、及經由第2資料匯流排而連接於上述第2感測放大器電路之第2資料暫存器；及記憶胞陣列，其介隔層間絕緣膜而設置於連結電路及第1及第2組之上方，且包含連接於第1位元線之第1記憶胞及連接於上述第2位元線之第2記憶胞。沿著與半導體基板平行之第1方向，依次排列有第1組、連結電路、第2組。
以下，參照圖式對實施形態進行說明。於該說明時，於所有圖中對共通之部分標註共通之參照符號。 1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上方三維地積層記憶胞電晶體而成之三維積層型NAND型快閃記憶體為例進行說明。 1.1關於構成 1.1.1關於記憶體系統之整體構成 首先，利用圖1對具備本實施形態之半導體記憶裝置之記憶體系統之整體構成進行說明。 如圖1所示，記憶體系統1具備NAND型快閃記憶體100及控制器110。控制器110及NAND型快閃記憶體100亦可藉由例如其等之組合而構成一個半導體記憶裝置，作為其例，可列舉如SDTM(Secure Digital Touch Memory，安全數位接觸式記憶)卡般之記憶卡或SSD(solid state drive，固態驅動器)等。 NAND型快閃記憶體100具備複數個記憶胞電晶體，將資料非揮發地記憶。NAND型快閃記憶體100藉由NAND匯流排與控制器110連接，根據來自控制器110之命令進行動作。更具體而言，NAND型快閃記憶體100與控制器110進行例如8位元之信號DQ0～DQ7(以下，於不限定DQ0～DQ7之情形時，簡單地表述為信號DQ或信號DQ[7：0])之收發。信號DQ0～DQ7中包含例如資料、位址、及指令。又，NAND型快閃記憶體100自控制器110接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及讀出賦能信號REn。而且，NAND型快閃記憶體100對控制器110發送就緒/忙碌信號R/Bn。 晶片賦能信號CEn係用以將NAND型快閃記憶體100賦能之信號，且以例如低(“L”)位準啟用。指令鎖存賦能信號CLE係表示信號DQ為指令之信號，且以例如高(“H”)位準啟用。位址鎖存賦能信號ALE係表示信號DQ為位址之信號，且以例如“H”位準啟用。寫入賦能信號WEn係用以將接收到之信號取入至NAND型快閃記憶體100內之信號，每當自控制器110接收指令、位址、及資料等時，以例如“L”位準啟用。藉此，每當觸發WEn時，便將信號DQ取入至NAND型快閃記憶體100。讀出賦能信號REn係用於控制器110自NAND型快閃記憶體100讀出資料之信號。讀出賦能信號REn以例如“L”位準啟用。就緒/忙碌信號R/Bn係表示NAND型快閃記憶體100為忙碌狀態還是就緒狀態(為無法自控制器110接收指令之狀態還是能夠自控制器110接收指令之狀態)之信號，例如當NAND型快閃記憶體100為忙碌狀態時設為“L”位準。 控制器110響應來自主機機器2之命令，對NAND型快閃記憶體100命令資料之讀出、寫入、刪除等。又，控制器110管理NAND型快閃記憶體100之記憶空間。 控制器110包含主機介面電路120、內建記憶體(RAM(Random access memory，隨機存取記憶體))130、處理器(CPU(Central processing unit，中央處理單元))140、緩衝記憶體150、NAND介面電路160、及ECC電路170。 主機介面電路120經由控制器匯流排與主機機器2連接，負責與主機機器2之通信。主機介面電路120將自主機機器2接收到之命令及資料傳輸至處理器140及緩衝記憶體150。又，主機介面電路120響應處理器140之命令而將緩衝記憶體150內之資料向主機機器2傳輸。 NAND介面電路160經由NAND匯流排與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。NAND介面電路160將自處理器140接收到之命令傳輸至NAND型快閃記憶體100。又，NAND介面電路160於寫入時將緩衝記憶體150內之寫入資料傳輸至NAND型快閃記憶體100。進而，NAND介面電路160於讀出時將自NAND型快閃記憶體100讀出之資料傳輸至緩衝記憶體150。 處理器140控制控制器110整體之動作。又，處理器140響應主機機器2之命令而發出各種指令，並發送至NAND型快閃記憶體100。例如，處理器140於自主機機器2接收到寫入命令時，響應此而向NAND型快閃記憶體100發送寫入命令。讀出及刪除時亦同樣。又，處理器140執行耗損平均等用於管理NAND型快閃記憶體100之各種處理。進而，處理器140執行各種運算。例如，處理器140執行資料之編碼處理或隨機化處理等。 緩衝記憶體150保持自主機機器2接收到之寫入資料、及自NAND型快閃記憶體100接收到之讀出資料等。 ECC電路170執行資料之錯誤校正(ECC：Error Checking and Correcting(錯誤檢查及校正))處理。 內建記憶體130係例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，用作處理器140之作業區域。而且，內建記憶體130保持用於管理NAND型快閃記憶體100之韌體或各種管理表格等。 1.1.2關於半導體記憶裝置之構成 其次，利用圖2對半導體記憶裝置之構成進行說明。再者，於圖2中，以箭頭線表示各區塊間之連接之一部分，但區塊間之連接並不限定於此。 如圖2所示，NAND型快閃記憶體100包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、就緒/忙碌電路16、電壓產生電路17、記憶胞陣列18、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22。 輸入輸出電路10與控制器110進行例如8位元之信號DQ0～DQ7之收發。更具體而言，輸入輸出電路10具備輸入電路與輸出電路。輸入電路將自控制器110接收到之資料DAT(寫入資料WD)發送至資料暫存器21，將位址ADD發送至位址暫存器13，並將指令CMD發送至指令暫存器14。輸出電路將自狀態暫存器12接收到之狀態資訊STS、自資料暫存器21接收到之資料DAT(讀出資料RD)、及自位址暫存器13接收到之位址ADD發送至控制器110。 邏輯控制電路11自控制器110接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及讀出賦能信號REn。 而且，邏輯控制電路11根據接收到之信號，控制輸入輸出電路10及定序器15。 狀態暫存器12暫時保持例如資料之寫入、讀出、及刪除動作中之狀態資訊STS，並向控制器110通知動作是否已正常結束。 位址暫存器13暫時保持經由輸入輸出電路10自控制器110接收到之位址ADD。而且，位址暫存器13將列位址RA向列解碼器19傳輸，並將行位址CA向行解碼器22傳輸。 指令暫存器14暫時保持經由輸入輸出電路10自控制器110接收到之指令CMD，並傳輸至定序器15。 定序器15控制NAND型快閃記憶體100整體之動作。更具體而言，定序器15根據指令暫存器14保持之指令CMD，控制例如狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22等，執行寫入動作、讀出動作、及刪除動作等。 就緒/忙碌電路16根據定序器15之動作狀況，將就緒/忙碌信號R/Bn發送至控制器110。 電壓產生電路17根據定序器15之控制，產生寫入動作、讀出動作、及刪除動作所需之電壓，並將該產生之電壓供給至例如記憶胞陣列18、列解碼器19、及感測放大器20等。列解碼器19及感測放大器20將自電壓產生電路17供給之電壓施加至記憶胞陣列18內之記憶胞電晶體。 記憶胞陣列18具備包含與列及行建立對應關係之非揮發性之記憶胞電晶體(以下，亦表述為「記憶胞」)之複數個區塊BLK(BLK0、BLK1、…、BL(L－1))(L為2以上之整數)。各區塊BLK包含複數個串單元SU(SU0、SU1、SU2、SU3、…)。而且，各個串單元SU包含複數個NAND串SR。再者，記憶胞陣列18內之區塊BLK數及區塊BLK內之串單元SU數為任意。關於記憶胞陣列18之詳情，將於下文進行敍述。 列解碼器19將列位址RA解碼。列解碼器19基於解碼結果，選擇區塊BLK中之任一個，進而選擇任一個串單元SU。然後，列解碼器19對區塊BLK施加所需之電壓。 感測放大器20於讀出動作時，感測自記憶胞陣列18讀出之資料。而且，感測放大器20將讀出資料RD發送至資料暫存器21。又，感測放大器20於寫入動作時，將寫入資料WD發送至記憶胞陣列18。 資料暫存器21具備複數個鎖存電路。鎖存電路保持寫入資料WD及讀出資料RD。例如，於寫入動作中，資料暫存器21暫時保持自輸入輸出電路10接收到之寫入資料WD，並發送至感測放大器20。又，例如，於讀出動作中，資料暫存器21暫時保持自感測放大器20接收到之讀出資料RD，並發送至輸入輸出電路10。 行解碼器22於例如寫入動作、讀出動作、及刪除動作時，將行位址CA解碼，並根據解碼結果選擇資料暫存器21內之鎖存電路。 1.1.3關於記憶胞陣列之構成 其次，利用圖3對記憶胞陣列18之構成進行說明。圖3係區塊BLK0之電路圖。區塊BLK1～BLK3亦具有相同之構成。 如圖3所示，區塊BLK0包含4個串單元SU。又，各個串單元SU包含N個(N為自然數)NAND串SR。 NAND串SR之各者包含例如8個記憶胞電晶體MT(MT0～MT7)、選擇電晶體ST1、ST2、及背閘極電晶體BT。記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極，將資料非揮發地保持。再者，記憶胞電晶體MT之個數並不限於8個，亦可為16個或32個、64個、128個等，其數量不受限定。背閘極電晶體BT亦與記憶胞電晶體MT同樣地，具備包含控制閘極與電荷儲存層之積層閘極。但是，背閘極電晶體BT並非用於保持資料，而是於資料之寫入及刪除時作為單純之電流路徑發揮功能。記憶胞電晶體MT及背閘極電晶體BT以其電流路徑串聯連接之方式配置於選擇電晶體ST1、ST2間。再者，背閘極電晶體BT設置於記憶胞電晶體MT3與MT4之間。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。 串單元SU0～SU3各自之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGS0～SGS3，選擇電晶體ST2之閘極分別共通連接於選擇閘極線SGS0～SGS3。與此相對，位於同一區塊BLK0內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7，背閘極電晶體BT之控制閘極共通連接於背閘極線BG(區塊BLK0～BLK3中，分別為BG0～BG3)。 即，字元線WL0～WL7及背閘極線BG於同一區塊BLK0內之複數個串單元SU0～SU3間共通連接，與此相對，選擇閘極線SGD、SGS即便於同一區塊BLK0內，亦針對每一串單元SU0～SU3而獨立。 又，於記憶胞陣列18內呈矩陣狀配置之NAND串SR中，位於同一列之NAND串SR之選擇電晶體ST1之電流路徑之另一端共通連接於任一條位元線BL(BL0～BL(N－1))。即，位元線BL於複數個區塊BLK間，共通連接NAND串SR。又，選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL例如於複數個區塊間共通連接NAND串SR。 資料之讀出及寫入係對任一區塊BLK之任一串單元SU中之共通連接於任一條字元線WL之複數個記憶胞電晶體MT一次性進行。將該單位稱為「頁面」。 其次，利用圖4及圖5對記憶胞陣列18之三維積層構造進行說明。再者，於圖4及圖5之例中，省略層間絕緣膜。進而，於圖4之例中，省略設置於記憶胞陣列18之下方之周邊電路(例如，BL連結電路BHU、感測放大器20、及資料暫存器21等)。 如圖4所示，記憶胞陣列18設置於設置在半導體基板30上之周邊電路區域PC之上方。而且，記憶胞陣列18具有介置層間絕緣膜依次形成於周邊電路區域PC之上方之背閘極電晶體層L1、記憶胞電晶體層L2、選擇電晶體層L3、及配線層L4。 背閘極電晶體層L1作為背閘極電晶體BT發揮功能。記憶胞電晶體層L2作為記憶胞電晶體MT0～MT7(NAND串SR)發揮功能。選擇電晶體層L3作為選擇電晶體ST1及ST2發揮功能。配線層L4作為源極線SL及位元線BL發揮功能。 背閘極電晶體層L1具有背閘極導電層31。背閘極導電層31係以於與半導體基板30平行之第1方向D1及第2方向D2上二維地擴展之方式形成(即，第1方向D1及第2方向D2與記憶胞電晶體MT積層之第3方向D3正交)。背閘極導電層31以區塊BLK為單位而分斷。背閘極導電層31由例如多晶矽形成。背閘極導電層31作為背閘極線BG發揮功能。 又，如圖5所示，背閘極導電層31具有背閘極孔32。背閘極孔32係以刻蝕背閘極導電層31之方式形成。背閘極孔32形成為自上表面觀察時以第1方向D1為長度方向之大致矩形狀。 記憶胞電晶體層L2形成於背閘極電晶體層L1之上層。記憶胞電晶體層L2具有字元線導電層33a～33d。字元線導電層33a～33d將層間絕緣膜(未圖示)夾於中間而積層。字元線導電層33a～33d形成為沿第2方向D2延伸之條狀。字元線導電層33a～33d由例如多晶矽形成。字元線導電層33a作為記憶胞電晶體MT3或MT4之控制閘極(字元線WL3或WL4)發揮功能。字元線導電層33b作為記憶胞電晶體MT2或MT5之控制閘極(字元線WL2或WL5)發揮功能。字元線導電層33c作為記憶胞電晶體MT1或MT6之控制閘極(字元線WL1或WL6)發揮功能。字元線導電層33d作為記憶胞電晶體MT0或MT7之控制閘極(字元線WL0或WL7)發揮功能。 又，如圖5所示，記憶胞電晶體層L2具有記憶孔34。記憶孔34係以貫通字元線導電層33a～33d之方式形成。記憶孔34係以與背閘極孔32之第1方向D1之端部附近對準之方式形成。 如圖5所示，背閘極電晶體層L1及記憶胞電晶體層L2具有阻擋絕緣層35a、電荷儲存層35b、隧道絕緣層35c、及半導體層36。半導體層36作為NAND串SR之電流路徑(各電晶體之背閘極)發揮功能。 如圖5所示，阻擋絕緣層35a以與背閘極孔32及記憶孔34相接之方式形成。電荷儲存層35b係以與阻擋絕緣層35a相接之方式形成。隧道絕緣層35c係以與電荷儲存層35b相接之方式形成。半導體層36係以與隧道絕緣層35c相接之方式形成。半導體層36係以將背閘極孔32及記憶孔34填埋之方式形成。 半導體層36形成為自第2方向D2觀察時呈U字狀。即，半導體層36具有沿相對於半導體基板30之表面垂直之方向延伸之一對柱狀部36a、及將一對柱狀部36a之下端連結之連結部36b。 阻擋絕緣層35a及隧道絕緣層35c由例如氧化矽(SiO2 )形成。電荷儲存層35b由例如氮化矽(SiN)形成。半導體層36由例如多晶矽形成。該等阻擋絕緣層35a、電荷儲存層35b、隧道絕緣層35c、及半導體層36形成作為記憶胞電晶體MT發揮功能之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化物-氮化物-氧化物-矽)型電晶體。 若以其他方式描述上述背閘極電晶體層L1之構成，則隧道絕緣層35c係以包圍連結部36b之方式形成。電荷儲存層35b係以包圍隧道絕緣層35c之方式形成。阻擋絕緣層35a係以包圍電荷儲存層35b之方式形成。背閘極導電層31係以包圍阻擋絕緣層35a、電荷儲存層35b、隧道絕緣層35c、及連結部36b之方式形成。 又，若以其他方式描述上述記憶胞電晶體層L2之構成，則隧道絕緣層35c係以包圍柱狀部36a之方式形成。電荷儲存層35b係以包圍隧道絕緣層35c之方式形成。阻擋絕緣層35a係以包圍電荷儲存層35b之方式形成。字元線導電層33a～33d係以包圍阻擋絕緣層35a、電荷儲存層35b、隧道絕緣層35c、及柱狀部36a之方式形成。 如圖4及圖5所示，選擇電晶體層L3具有導電層37a及37b。導電層37a及37b沿第2方向D2延伸。導電層37a形成於一柱狀部36a之上層，導電層37b形成於另一柱狀部36a之上層。 導電層37a及37b由例如多晶矽形成。導電層37a作為選擇電晶體ST2之閘極(選擇閘極線SGS)發揮功能，導電層37b作為選擇電晶體ST1之閘極(選擇閘極線SGD)發揮功能。 如圖5所示，選擇電晶體層L3具有孔38a及38b。孔38a及38b分別貫通導電層37a及37b。又，孔38a及38b分別與記憶孔34對準。 如圖5所示，選擇電晶體層L3具備閘極絕緣層39a及39b、以及半導體層40a及40b。閘極絕緣層39a及39b分別以與孔38a及38b相接之方式形成。半導體層40a及40b分別以與閘極絕緣層39a及39b相接之方式，形成為沿相對於半導體基板30之表面垂直之方向延伸之柱狀。 閘極絕緣層39a及39b由例如氧化矽(SiO2 )形成。半導體層40a及40b由例如多晶矽形成。 若以其他方式描述上述選擇電晶體層L3之構成，則閘極絕緣層39a係以包圍柱狀之半導體層40a之方式形成。導電層37a係以包圍閘極絕緣層39a及半導體層40a之方式形成。又，閘極絕緣層39b係以包圍柱狀之半導體層40b之方式形成。導電層37b係以包圍閘極絕緣層39b及半導體層40b之方式形成。 如圖4及圖5所示，配線層L4形成於選擇電晶體層L3之上層。配線層L4具有源極線層41、插塞層42、及位元線層43。 源極線層41沿第2方向D2延伸。源極線層41係以與導電層37a之上表面相接之方式形成。插塞層42與導電層37b之上表面相接，且沿第3方向D3延伸。位元線層43沿第1方向D1延伸。位元線層43係以與插塞層42之上表面相接之方式形成。源極線層41、插塞層42、及位元線層43由例如鎢(W)等金屬形成。源極線層41作為源極線SL發揮功能，位元線層43作為位元線BL發揮功能。 再者，記憶胞陣列18之構成亦可為其他構成。例如，NAND串SR亦可為1根柱狀而並非U字型之形狀。關於記憶胞陣列18之構成，例如記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之於2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。 1.1.4關於感測放大器及資料暫存器之構成 其次，利用圖6對感測放大器20及資料暫存器21之構成進行說明。 感測放大器20包含分別對應於各位元線BL0～BL(N－1)而設置之感測放大器單元SAU0～SAU(N－1)。圖6之例係與1條位元線BL對應之感測放大器單元SAU之電路圖。 資料暫存器21包含分別對應於各感測放大器單元SAU而設置之複數個鎖存電路XDL。鎖存電路XDL暫時保持自感測放大器單元SAU接收到之讀出資料RD及自輸入輸出電路10接收到之寫入資料WD。更具體而言，輸入輸出電路10所接收到之寫入資料WD經由鎖存電路XDL而傳輸至感測放大器單元SAU。又，自感測放大器單元SAU接收到之讀出資料RD經由鎖存電路XDL而傳輸至輸入輸出電路10。 再者，於本實施形態中，以感測流經位元線BL之電流之電流感測方式之感測放大器單元SAU為例進行說明，但亦可使用電壓感測方式之感測放大器單元SAU。於以下之說明中，將電晶體之源極或汲極之一者稱為「電晶體之一端」，將源極或汲極之另一者稱為「電晶體之另一端」。 如圖6所示，感測放大器單元SAU經由BL連結電路BHU而連接於位元線BL。又，感測放大器單元SAU經由DBUS開關電路DSW而連接於資料暫存器21內之鎖存電路XDL。 BL連結電路BHU包含高耐壓n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體50。電晶體50之一端與對應之位元線BL連接，電晶體50之另一端經由感測放大器線SAL而連接於感測放大器單元SAU。對電晶體50之閘極輸入信號BLS。信號BLS係用於控制位元線BL與感測放大器單元SAU之電性連接之信號。 感測放大器單元SAU包含感測電路SA、鎖存電路SDL、及預充電電路LPC。 感測電路SA包含低耐壓n通道MOS電晶體51～60、低耐壓p通道MOS電晶體61、及電容元件62。 對電晶體51之閘極輸入信號BLC。電晶體51之一端連接於感測放大器線SAL，電晶體51之另一端連接於節點SCOM。電晶體51係用於將對應之位元線BL箝位至與信號BLC對應之電位者。 對電晶體52之閘極輸入信號BLX。電晶體52之一端連接於節點SCOM，電晶體52之另一端連接於節點SSRC。 電晶體53之閘極連接於節點INV_S。電晶體53之一端連接於節點SSRC，電晶體53之另一端連接於節點SRCGND。對節點SRCGND施加例如接地電壓VSS。 電晶體61之閘極連接於節點INV_S。對電晶體61之一端施加電源電壓VDDSA，電晶體61之另一端連接於節點SSRC。 對電晶體54之閘極輸入信號XXL。電晶體54之一端連接於節點SCOM，電晶體54之另一端連接於節點SEN。 對電晶體55之閘極輸入信號HLL。對電晶體55之一端施加電壓VSENP，電晶體55之另一端連接於節點SEN。 電容元件62之一電極連接於節點SEN，對電容元件62之另一電極輸入時脈信號CLK。 電晶體57之閘極連接於節點SEN。電晶體57之一端連接於電晶體58之一端，對電晶體57之另一端輸入時脈信號CLK。電晶體57作為感測節點SEN之電壓之感測電晶體發揮功能。對電晶體58之閘極輸入信號STB。電晶體58之另一端連接於匯流排LBUS。 對電晶體56之閘極輸入信號BLQ。電晶體56之一端連接於節點SEN，電晶體56之另一端連接於匯流排LBUS。例如，於經由匯流排LBUS對節點SEN進行充電之情形時，電晶體56設為接通狀態。 電晶體59之閘極連接於匯流排LBUS。電晶體59之一端連接於電晶體60之一端，對電晶體59之另一端施加電壓VLSA。電壓VLSA亦可為例如接地電壓VSS。 對電晶體60之閘極輸入信號LSL。電晶體60之另一端連接於節點SEN。 於寫入資料時，感測電路SA根據鎖存電路SDL之保持資料控制位元線BL。 鎖存電路SDL包含低耐壓n通道MOS電晶體70～73及低耐壓p通道MOS電晶體74～77。 對電晶體70之閘極輸入信號STL。電晶體70之一端連接於匯流排LBUS，電晶體70之另一端連接於節點LAT_S。 對電晶體71之閘極輸入信號STI。電晶體71之一端連接於匯流排LBUS，電晶體71之另一端連接於節點INV_S。 電晶體72之閘極連接於節點INV_S。電晶體72之一端接地(連接於接地電壓配線)，電晶體72之另一端連接於節點LAT_S。 電晶體73之閘極連接於節點LAT_S。電晶體73之一端接地，電晶體73之另一端連接於節點INV_S。 電晶體74之閘極連接於節點INV_S。電晶體74之一端連接於節點LAT_S，電晶體74之另一端連接於電晶體76之一端。 電晶體75之閘極連接於節點LAT_S。電晶體75之一端連接於節點INV_S，電晶體75之另一端連接於電晶體77之一端。 對電晶體76之閘極輸入信號SLL。對電晶體76之另一端施加電源電壓VDDSA。 對電晶體77之閘極輸入信號SLI。對電晶體77之另一端施加電源電壓VDDSA。 於鎖存電路SDL中，由電晶體72及74構成第1反相器，由電晶體73及75構成第2反相器。鎖存電路SDL以節點LAT_S保持資料，且以節點INV_S保持其反轉資料。 再者，感測放大器單元SAU例如亦可具備具有與鎖存電路SDL相同之構成之複數個鎖存電路，作為各記憶胞電晶體MT保持2位元以上之資料之多值動作用鎖存電路。於該情形時，鎖存電路以能夠收發資料之方式連接於匯流排LBUS。 預充電電路LPC對匯流排LBUS進行預充電。預充電電路LPC包含例如低耐壓n通道MOS電晶體80。對電晶體80之閘極輸入信號LBP。電晶體80之一端連接於匯流排LBUS，對電晶體80之另一端施加電壓VHLB。而且，預充電電路LPC藉由對匯流排LBUS傳輸電壓VHLB而對匯流排LBUS進行預充電。 DBUS開關電路DSW將匯流排LBUS與匯流排DBUS連接。即，DBUS開關電路DSW將感測放大器單元SAU與資料暫存器21內之鎖存電路XDL連接。DBUS開關電路DSW包含例如低耐壓n通道MOS電晶體81。對電晶體81之閘極輸入信號DBS。電晶體81之一端連接於匯流排LBUS，電晶體81之另一端經由匯流排DBUS而連接於資料暫存器21內之鎖存電路XDL。 再者，上述構成之BL連結電路BHU、感測放大器單元SAU、及DBUS開關電路DSW中之各種信號由例如定序器15賦予。 1.2關於感測放大器及資料暫存器之配置 其次，利用圖7對感測放大器20及資料暫存器21之配置進行說明。圖7之例表示設置於半導體基板上之BL連結電路BHU、感測放大器單元SAU及資料暫存器21。記憶胞陣列18介隔層間絕緣膜設置於該等之上方。 於本實施形態中，將與1條位元線BL對應之感測放大器單元SAU、與連接於該感測放大器單元SAU之資料暫存器21之組合表述為「感測組GP」。又，本實施形態之BL連結電路與2條位元線BL對應，例如，將與位元線BL0及BL1對應之BL連結電路表述為「BL連結電路BHU_0_1」。其他BL連結電路BHU亦同樣。進而，將1個BL連結電路BHU、及連接於該BL連結電路BHU之2個感測組GP之組合表述為「連結單元UT」。連結單元UT(BL連結電路BHU)對應於(N－1)個位元線BL而設置M個(M係N/2以上之整數)。M個連結單元UT於半導體基板上配置成例如矩陣狀。 又，於以下之說明中，將與位元線BL0～BL(N－1)對應之電路、配線等加以區別之情形時，對參照符號之末尾追加「“與位元線BL對應之數字”」而記載。例如，如與位元線BL0對應之感測組GP0、感測電路SA0、感測放大器線SAL0、匯流排LBUS0、匯流排DBUS0、DBUS開關電路DSW0、鎖存電路XDL0或電晶體50_0、資料暫存器21_0般表述。 如圖7所示，於本實施形態中，與各位元線BL對應之感測放大器單元SAU及資料暫存器21分散配置。更具體而言，連結單元UT0包含例如沿著第1方向D1依次配置之感測組GP0之資料暫存器21_0(設置有資料暫存器21_0之區域)及感測放大器單元SAU0(設置有感測放大器單元SAU0之區域)、BL連結電路BHU_0_1(設置有BL連結電路BHU_0_1之區域)、以及感測組GP1之感測放大器單元SAU1(設置有感測放大器單元SAU1之區域)及資料暫存器21_1(設置有資料暫存器21_1之區域)。即，於連結單元UT0中，以BL連結電路BHU_0_1為中心，於BL連結電路BHU_0_1之兩側配置感測放大器單元SAU0及SAU1。換言之，於感測放大器單元SAU0及SAU1之間配置對應之BL連結電路BHU_0_1。而且，於感測放大器單元SAU0及SAU1之外側配置有資料暫存器21_0及21_1。 位元線BL0連接於BL連結電路BHU_0_1內之接觸插塞CP1_0。接觸插塞CP1貫通記憶胞陣列18，將設置於記憶胞陣列18之上方之配線、與設置於記憶胞陣列18之下方之配線連接。接觸插塞CP1_0經由電晶體50_0(未圖示)及感測放大器線SAL0而連接於感測放大器單元SAU0之感測電路SA0。感測放大器單元SAU0之感測電路SA0經由匯流排LBUS0、DBUS開關電路DSW0、及匯流排DBUS0而連接於資料暫存器21_0之鎖存電路XDL0。匯流排DBUS針對每一感測放大器單元SAU而設置，分別將對應之DBUS開關電路DSW與資料暫存器21之鎖存電路XDL連接。 位元線BL1與位元線BL0同樣地，連接於BL連結電路BHU_0_1之接觸插塞CP1_1。而且，接觸插塞CP1_1經由電晶體50_1(未圖示)及感測放大器線SAL1而連接於感測放大器單元SAU1之感測電路SA1。感測放大器單元SAU1之感測電路SA1經由匯流排LBUS1、DBUS開關電路DSW1、及匯流排DBUS1而連接於資料暫存器21_1之鎖存電路XDL1。 其次，連結單元UT1中之BL連結電路BHU_2_3、感測放大器單元SAU2及SAU3、以及資料暫存器21_2及21_3之配置與連結單元UT0相同。 位元線BL2連接於BL連結電路BHU_2_3之接觸插塞CP1_2。而且，接觸插塞CP1_2經由電晶體50_2(未圖示)及感測放大器線SAL2而連接於感測放大器單元SAU2之感測電路SA2。感測放大器單元SAU2之感測電路SA經由匯流排LBUS2、DBUS開關電路DSW2、及匯流排DBUS2而連接於資料暫存器21_2之鎖存電路XDL2。 位元線BL3與位元線BL0同樣地，連接於BL連結電路BHU_2_3之接觸插塞CP1_3。而且，接觸插塞CP1_3經由電晶體50_3(未圖示)及感測放大器線SAL3而連接於感測放大器單元SAU3之感測電路SA3。感測放大器單元SAU3之感測電路SA3經由匯流排LBUS3、DBUS開關電路DSW3、及匯流排DBUS3而連接於資料暫存器21_3之鎖存電路XDL3。 再者，1個連結單元UT所對應之2條位元線BL可任意地設定。例如，亦可為連結單元UT0與位元線BL0及BL2對應，且連結單元UT1與位元線BL1及BL3對應。 進而，於感測組GP內，感測放大器單元SAU與資料暫存器21之配置可任意地設定。例如，於連結單元UT0之情形時，亦可沿著第1方向D1依次排列有感測放大器單元SAU0、資料暫存器21_0、BL連結電路BHU_0_1、資料暫存器21_1、感測放大器單元SAU1。 1.3關於記憶胞陣列與感測放大器之連接 其次，利用圖8及圖9對記憶胞陣列18與感測放大器20之連接進行說明。圖8係表示記憶胞陣列18與設置於其下方之連結單元UT0之連接關係之俯視圖。圖8中，上圖係記憶胞陣列18之俯視圖，表示設置於記憶胞陣列18之上方之位元線BL。又，下圖表示配置於記憶胞陣列18之下方、即周邊電路區域PC之連結單元UT0之俯視圖。圖9係沿著圖8之第1方向D1之剖視圖，尤其表示看到位元線BL0之部分之剖面構成。 以下，將設置於記憶胞陣列18之上方之位元線BL表述為「上部位元線BLU」，將設置於記憶胞陣列18之下方之位元線BL表述為「下部位元線BLL」。上部位元線BLU、下部位元線BLL、及接觸插塞CP1相當於直至目前為止所說明之位元線BL。即，位元線BL包含上部位元線BLU、下部位元線BLL、及連接兩者之接觸插塞CP1。 如圖8所示，於記憶胞陣列18之上方，沿著第1方向D1設置有上部位元線BLU(BLU0～BLU(N－1))。於記憶胞陣列18內，對應於M個連結單元UT而設置有M個連接部RCU。於圖8之例中，分別示出與連結單元UT0及UT1對應之連接部RCU0及RCU1。再者，於圖8之例中，於連接部RCU0之區域內，設置有接觸插塞CP1_0及CP1_1。而且，上部位元線BLU0經由接觸插塞CP1_0而連接於下部位元線BLL0，上部位元線BLU1經由接觸插塞CP1_1而連接於下部位元線BLL1。再者，連接部RCU0中之接觸插塞CP1_0及CP1_1之配置只要為分別可與位元線BL0及BL1連接之位置，則可任意地設定。例如，亦可沿著與第1方向D1及第2方向D2不同之方向配置，還可沿著第2方向D2配置。 於BL連結電路BHU_0_1之區域中，下部位元線BLL0經由接觸插塞CP2_0而連接於電晶體50_0之一端。而且，電晶體50_0之另一端經由接觸插塞CP3_0而連接於感測放大器線SAL0。 於感測放大器單元SAU0之區域中，感測放大器線SAL0經由接觸插塞CP4_0而連接於感測電路SA0內之電晶體50_0之一端。感測電路SA0經由接觸插塞CP5_0而連接於匯流排LBUS0。匯流排LBUS0經由接觸插塞CP6_0而連接於DBUS開關電路DSW0之一端。DBUS開關電路DSW0之另一端經由接觸插塞CP7_0而連接於匯流排DBUS0。 於資料暫存器21_0之區域中，匯流排DBUS0經由接觸插塞CP8_0而連接於鎖存電路XDL0。 又，連結單元UT0中之接觸插塞CP2_1、CP3_1、CP4_1、CP5_1、CP6_1、CP7_1、及CP8_1之連接分別與接觸插塞CP2_0、CP3_0、CP4_0、CP5_0、CP6_0、CP7_0及CP8_0相同。 更具體而言，於BL連結電路BHU_0_1之區域中，下部位元線BLL1經由接觸插塞CP2_1而連接於電晶體50_1之一端。而且，電晶體50_1之另一端經由接觸插塞CP3_1而連接於感測放大器線SAL1。 於感測放大器單元SAU1之區域中，感測放大器線SAL1經由接觸插塞CP4_1而連接於感測電路SA1內之電晶體50_1之一端。感測電路SA1經由接觸插塞CP5_1而連接於匯流排LBUS1。匯流排LBUS1經由接觸插塞CP6_1而連接於DBUS開關電路DSW1之一端。DBUS開關電路DSW1之另一端經由接觸插塞CP7_1而連接於匯流排DBUS1。 於資料暫存器21_1之區域中，匯流排DBUS1經由接觸插塞CP8_1而連接於鎖存電路XDL1。 其次，對記憶胞陣列18及感測放大器20之剖面構成進行說明。圖9之例表示連結單元UT0中與位元線BL0對應之電晶體50_0及感測放大器單元SAU0之一部分(電晶體51_0)，省略連結單元UT0內之其他電路等。 如圖9所示，於半導體基板30之表面區域設置有高耐壓電晶體用之井區域90a及低耐壓電晶體用之井區域90b。井區域90a包含n型井91a及p型井92a，井區域90b包含n型井91b及p型井92b。於p型井92a上形成有例如電晶體50_0。又，於p型井92b上形成有例如電晶體51_0。該等電晶體50_0及51_0包含作為源極或汲極發揮功能之n+ 擴散層93、及閘極電極94。 電晶體50_0之一端經由接觸插塞CP2_0而連接於作為下部位元線BLL0發揮功能之配線層95。電晶體50_0之另一端經由接觸插塞CP3_0而連接於作為感測放大器線SAL0發揮功能之配線層95。 電晶體51_0之一端經由接觸插塞CP4_0而連接於作為感測放大器線SAL0發揮功能之配線層95。電晶體51_0之另一端經由接觸插塞CP9_0而連接於感測放大器單元SAU0內之作為節點SCOM發揮功能之配線層95。 於半導體基板30上形成有層間絕緣膜96，介隔層間絕緣膜96而於配線層95之上方形成有記憶胞陣列18。具體而言，沿著第3方向D3依次設置有背閘極線BG、複數條字元線WL、及選擇閘極線SGS或SGD。而且，呈U字型設置有成為NAND串SR之電流路徑之半導體層。NAND串SR之一端例如連接於上部位元線BLU0，另一端連接於源極線SL。 上部位元線BLU0經由貫通記憶胞陣列18之接觸插塞CP1_0而連接於下部位元線BLL0。 再者，於本實施形態中，設為於記憶胞陣列18之下方形成有1層配線層95之構造，但亦可設為形成有2層配線層之配線構造，還可為3層以上之配線構造。進而，接觸插塞CP1亦可為配線形狀之線接點。 1.4關於寫入動作 其次，簡略地對寫入動作進行說明。以下，對寫入動作與就緒/忙碌信號R/Bn之關係進行說明。 控制器110於對NAND型快閃記憶體100發送寫入命令(寫入指令、位址ADD、寫入資料WD)之情形時，將通常之寫入指令或快取寫入指令之任一者發送至NAND型快閃記憶體100。 NAND型快閃記憶體100於接收到通常之寫入指令之情形時，執行通常之寫入動作。於通常之寫入動作中，於正在將寫入資料WD寫入至記憶胞陣列18之期間，信號R/Bn設為“L”位準(忙碌狀態)。 另一方面，NAND型快閃記憶體100於接收到快取寫入指令之情形時，執行快取寫入動作。對記憶胞電晶體MT之寫入與接收到通常之寫入指令之情形相同，但信號R/Bn之“L”位準之期間不同。於快取寫入動作中，於自寫入動作開始起至資料暫存器21結束寫入資料WD向感測放大器20之傳輸為止之期間，信號R/Bn設為“L”位準。資料暫存器21經由輸入輸出電路10而自控制器110接收寫入資料WD。而且，資料暫存器21經由匯流排DBUS而向感測放大器20傳輸寫入資料WD。NAND型快閃記憶體100當自資料暫存器21向感測放大器20之寫入資料WD之傳輸結束而資料暫存器21內之鎖存電路XDL變得能夠使用時，於對記憶胞陣列18之寫入動作中，亦將“H”位準(就緒狀態)之信號R/Bn發送至控制器110，而設為能夠接收下一指令之狀態。 再者，快取寫入動作例如記載於題為“輸出內部動作之通過/失敗結果之半導體積體電路(SEMICONDUCTOR INTEGRATED CIRCUIT ADAPTED TO OUTPUT PASS/FAIL RESULTS OF INTERNAL OPERATIONS)”之於2002年12月13日提出申請之美國專利申請案10/318,167號中。該專利申請之全部內容藉由參照而引用於本案說明書中。 1.5關於讀出動作 其次，簡略地對讀出動作進行說明。讀出動作大致包含頁面讀出與快取讀出。頁面讀出係將資料自記憶胞電晶體MT讀出至資料暫存器21、即鎖存電路XDL之動作，快取讀出係將資料自資料暫存器21讀出至控制器110之動作。 更具體而言，於頁面讀出中，感測放大器20將對應之記憶胞電晶體MT之資料讀出，並儲存至例如鎖存電路SDL中。然後，感測放大器20將儲存於鎖存電路SDL中之讀出資料RD經由匯流排DBUS而發送至資料暫存器21之鎖存電路XDL。於快取讀出中，將儲存於資料暫存器21中之讀出資料RD經由輸入輸出電路10而發送至控制器110。 1.6關於本實施形態之效果 若為本實施形態之構成，則能夠提高處理能力。以下，對本效果進行詳細敍述。 例如，將頁面讀出中自記憶胞陣列18(記憶胞電晶體MT)向資料暫存器21傳輸資料之期間設為tR。如此一來，期間tR包含將資料自記憶胞陣列18讀出至感測放大器20之讀出期間t1、及自感測放大器20向資料暫存器21傳輸資料之資料傳輸期間t2。例如，於複數個感測放大器單元SAU與複數個鎖存電路XDL藉由共通之匯流排DBUS連接之情形時，資料被串列發送至複數個鎖存電路XDL(複數次進行資料傳輸)，因此，資料傳輸期間t2變長。又，例如，若感測放大器單元SAU與鎖存電路XDL之間之距離較遠，則匯流排DBUS變長，而匯流排DBUS之配線電阻及配線間電容增加。由此，匯流排DBUS之RC(Resistance-Capacitance，電阻-電容)時間常數變大。因此，匯流排DBUS之充放電期間變長，而資料傳輸期間t2變長。又，導致晶片面積增加，因此，無法增大感測放大器單元SAU或資料暫存器21內之電晶體尺寸(無法提高驅動能力)。因此，無法縮短匯流排DBSU之充放電期間而資料傳輸期間t2變長。 與此相對，若為本實施形態之構成，則可於BL連結電路BHU之兩側配置連接於BL連結電路之感測放大器單元SAU。即，可於2個感測放大器單元SAU之間配置對應之BL連結電路BHU。進而，可與感測放大器單元SAU相鄰地配置對應之資料暫存器21、即鎖存電路XDL。而且，可藉由專用地設置之匯流排DBUS將1個感測放大器單元SAU與1個鎖存電路XDL連接。藉此，可防止資料經由1條匯流排DBUS串列發送至複數個鎖存電路XDL。又，可縮短匯流排DBUS之配線，因此可降低RC時間常數，而可縮短匯流排DBUS之充放電期間。因此，可縮短資料傳輸期間t2，而可提高半導體記憶裝置之處理能力。 進而，可縮短BL連結電路與感測放大器單元SAU之距離，因此可抑制位元線BL之充放電期間增加。因此，可抑制讀出期間t1增加，而可提高半導體記憶裝置之處理能力。 進而，於寫入動作中，與頁面讀出同樣地，可縮短自資料暫存器21向感測放大器單元SAU傳輸資料之資料傳輸期間。因此，可提高半導體記憶裝置之處理能力。 2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之感測放大器20及資料暫存器21之配置進行說明。以下，僅對與第1實施形態之不同點進行說明。 2.1關於感測放大器及資料暫存器之配置 利用圖10對感測放大器20及資料暫存器21之配置進行說明。圖10之例為簡化說明而僅表示連結單元UT0。 於本實施形態中，將與2條位元線BL對應之2個感測放大器單元SAU、與2個資料暫存器21之組合設為1個感測組GP。例如，將與位元線BL0及BL1對應之感測放大器單元SAU0及SAU1、以及資料暫存器21_0及21_1之組合設為感測組GP01。又，將與位元線BL2及BL3對應之感測放大器單元SAU2及SAU3、以及資料暫存器21_2及21_3之組合設為感測組GP23。再者，1個感測組GP中包含之感測放大器單元SAU及資料暫存器21亦可為3個以上。 如圖10所示，連結單元UT0沿著第1方向D1依次排列有感測組GP01、與位元線BL0～BL3對應之BL連結電路BHU_0_3、感測組GP23。更具體而言，沿著第1方向D1，依次排列有資料暫存器21_1、資料暫存器21_0、感測放大器單元SAU1、感測放大器單元SAU0、BL連結電路BHU_0_3、感測放大器單元SAU2、感測放大器單元SAU3、資料暫存器21_2、及資料暫存器21_3。即，於連結單元UT0中，以BL連結電路BHU_0_3為中心，於BL連結電路BHU_0_1之兩側分別配置2個感測放大器單元SAU0及SAU1、以及感測放大器單元SAU2及SAU3。換言之，於2個感測放大器單元SAU0及SAU1與2個感測放大器單元SAU2及SAU3之間配置對應之BL連結電路BHU_0_3。而且，於2個感測放大器單元SAU0及SAU1之更外側配置有資料暫存器21_0及21_1，於2個感測放大器單元SAU2及SAU3之更外側配置有資料暫存器21_2及21_3。再者，感測組GP內之感測放大器單元SAU及資料暫存器21之配置可任意地設定。例如，亦可沿著第1方向D1依次排列有感測放大器單元SAU0、感測放大器單元SAU1、BL連結電路BHU_0_3、感測放大器單元SAU3、感測放大器單元SAU2。又，例如，亦可沿著第1方向D1依次排列有感測放大器單元SAU0、感測放大器單元SAU2、BL連結電路BHU_0_3、感測放大器單元SAU1、感測放大器單元SAU3。資料暫存器21亦同樣。 2.2關於本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態相同之效果。 進而，若為本實施形態之構成，則BL連結電路BHU與4條位元線BL對應，因此，可抑制因BL連結電路區域增加而導致晶片面積增加。 3.第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對未設置BL連結電路之區域之情形進行說明。以下，僅對與第1及第2實施形態之不同點進行說明。 3.1關於感測放大器及資料暫存器之配置 利用圖11對感測放大器20及資料暫存器21之配置進行說明。 於本實施形態中，將與1條位元線BL對應之感測放大器單元SAU與資料暫存器21之組合設為1個感測組GP。又，本實施形態將BL連結電路區域廢除。例如，第1及第2實施形態中包含於BL連結電路BHU之電晶體50亦可包含於感測電路SA。 如圖11所示，連結單元UT0對應於位元線BL0及BL1而包含感測組GP01及GP23。更具體而言，沿著第1方向D1，依次排列有感測組GP0之資料暫存器21_0及感測放大器單元SAU0、以及感測組GP1之感測放大器單元SAU1及資料暫存器21_1。即，於連結單元UT0中，於相鄰之2個感測放大器單元SAU0及SAU1之外側分別配置有資料暫存器21_0及21_1。 連結單元UT1亦與連結單元UT0同樣地，包含沿著第1方向D1依次排列之感測組GP2之資料暫存器21_2及感測放大器單元SAU2、以及感測組GP3之感測放大器單元SAU3及資料暫存器21_3。 再者，1個感測組GP中包含之感測放大器單元SAU及資料暫存器21亦可為2個以上。 3.2關於本實施形態之效果 若為本實施形態之構成，則可獲得與第1及第2實施形態相同之效果。 4.第4實施形態 其次，對第4實施形態進行說明。於第4實施形態中，對與第1實施形態不同之DBUS開關電路DSW之構成表示9個例。以下，僅對與第1至第3實施形態之不同點進行說明。 4.1第1例 首先，利用圖12對第4實施形態之第1例進行說明。 如圖12所示，DBUS開關電路DSW包含低耐壓p通道MOS電晶體200。 對電晶體200之閘極輸入信號DBS之反轉信號即信號DBSn。電晶體200之一端連接於匯流排LBUS，電晶體200之另一端連接於匯流排DBUS。 4.2第2例 其次，利用圖13對第4實施形態之第2例進行說明。 如圖13所示，DBUS開關電路DSW包含低耐壓n通道MOS電晶體201及低耐壓p通道MOS電晶體202。 對電晶體201之閘極輸入信號DBS，對電晶體202之閘極輸入信號DBSn。電晶體201及202之一端連接於匯流排LBUS，電晶體201及202之另一端連接於匯流排DBUS。 4.3第3例 其次，利用圖14對第4實施形態之第3例進行說明。 如圖14所示，DBUS開關電路DSW包含低耐壓n通道MOS電晶體203及204。 電晶體203之閘極連接於匯流排LBUS。電晶體203之一端連接於匯流排DBUS，電晶體203之另一端連接於電晶體204之一端。對電晶體204之閘極輸入信號DBS。電晶體204之另一端接地。 當信號DBS及匯流排LBUS為“H”位準時，DBUS開關電路DSW將匯流排DBUS放電而設為“L”位準。 4.4第4例 其次，利用圖15對第4實施形態之第4例進行說明。 如圖15所示，DBUS開關電路DSW包含低耐壓p通道MOS電晶體205及206。 對電晶體205之閘極輸入信號DBSn。對電晶體205之一端施加電源電壓(連接於電源電壓配線)，電晶體205之另一端連接於電晶體206之一端。電晶體204之閘極連接於匯流排LBUS，電晶體204之另一端連接於匯流排DBUS。 DBUS開關電路DSW當信號DBS及匯流排LBUS為“L”位準時，對匯流排DBUS進行充電而設為“H”位準。 4.5第5例 其次，利用圖16對第4實施形態之第5例進行說明。 如圖16所示，DBUS開關電路DSW包含低耐壓p通道MOS電晶體207及208、以及低耐壓n通道MOS電晶體209及210。 對電晶體207之閘極輸入信號DBSn。對電晶體207之一端施加電源電壓。電晶體205之另一端連接於電晶體208之一端。電晶體208及209之閘極連接於匯流排LBUS。電晶體208之另一端及電晶體209之一端連接於匯流排DBUS。電晶體209之另一端連接於電晶體210之一端。對電晶體210之閘極輸入信號DBS，電晶體210之另一端接地。電晶體208及209作為反相器發揮功能。 當信號DBS為“H”位準(信號DBSn為“L”位準)時，DBUS開關電路DSW將匯流排LBUS之反轉信號發送至匯流排DBUS。 4.6第6例 其次，利用圖17對第4實施形態之第6例進行說明。 如圖17所示，DBUS開關電路DSW包含低耐壓n通道MOS電晶體211～214。 電晶體211之閘極連接於匯流排LBUS及電晶體213之一端。電晶體211之一端連接於電晶體213之閘極及匯流排DBUS。電晶體211之另一端連接於電晶體212之一端。對電晶體212之閘極輸入信號DBS1，電晶體212之另一端接地。電晶體213之另一端連接於電晶體214之一端。對電晶體214之閘極輸入信號DBS2，電晶體214之另一端接地。 DBUS開關電路DSW當信號DBS1為“H”位準時，若匯流排LBUS設為“H”位準，則將匯流排DBUS放電而設為“L”位準。又，DBUS開關電路DSW當信號DBS2為“H”位準時，若匯流排DBUS設為“H”位準，則將匯流排LBUS放電而設為“L”位準。 4.7第7例 其次，利用圖18對第4實施形態之第7例進行說明。 如圖18所示，DBUS開關電路DSW包含低耐壓p通道MOS電晶體215～218。 對電晶體215之閘極輸入信號DBSn1。對電晶體215之一端施加電源電壓，電晶體215之另一端連接於電晶體216之一端。對電晶體217之閘極輸入信號DBSn2。對電晶體217之一端施加電源電壓，電晶體217之另一端連接於電晶體218之一端。電晶體216之閘極連接於匯流排LBUS及電晶體218之另一端。電晶體216之另一端連接於電晶體218之閘極及匯流排DBUS。 DBUS開關電路DSW當信號DBSn1為“L”位準時，若匯流排LBUS設為“L”位準，則對匯流排DBUS進行充電而設為“H”位準。又，DBUS開關電路DSW當信號DBSn2為“L”位準時，若匯流排DBUS設為“L”，則對匯流排LBUS進行充電而設為“H”位準。 4.8第8例 其次，利用圖19對第4實施形態之第8例進行說明。 如圖19所示，DBUS開關電路DSW包含低耐壓p通道MOS電晶體219～222、以及低耐壓n通道MOS電晶體223～226。 對電晶體219之閘極輸入信號DBSn1。對電晶體219之一端施加電源電壓，電晶體219之另一端連接於電晶體220之一端。電晶體220及223之閘極連接於匯流排LBUS。電晶體220之另一端及電晶體223之一端連接於匯流排DBUS。電晶體223之另一端連接於電晶體224之一端。對電晶體224之閘極輸入信號DBS1，電晶體224之另一端接地。電晶體220及223作為第1反相器發揮功能。 對電晶體221之閘極輸入信號DBSn2。對電晶體221之一端施加電源電壓，電晶體221之另一端連接於電晶體222之一端。電晶體222及225之閘極連接於匯流排DBUS。電晶體222之另一端及電晶體225之一端連接於匯流排LBUS，電晶體225之另一端連接於電晶體226之一端。對電晶體226之閘極輸入信號DBS2，電晶體226之另一端接地。電晶體222及225作為第2反相器發揮功能。 DBUS開關電路DSW當信號DBS1為“H”位準(信號DBSn1為“L”位準)時，將匯流排LBUS之反轉信號發送至匯流排DBUS。又，DBUS開關電路DSW當信號DBS2為“H”位準(信號DBSn2為“L”位準)時，將匯流排DBUS之反轉信號發送至匯流排LDBUS。 4.9第9例 其次，利用圖20對第4實施形態之第9例進行說明。 如圖20所示，DBUS開關電路DSW包含鎖存電路。DBUS開關電路DSW包含低耐壓p通道MOS電晶體227～230、以及低耐壓n通道MOS電晶體231～236。 對電晶體231之閘極輸入信號DBS1，電晶體231之一端連接於匯流排LBUS。電晶體231之另一端連接於電晶體232、233、及234之一端。對電晶體232之閘極輸入信號DBS2，電晶體232之另一端連接於匯流排DBUS。對電晶體233之閘極輸入信號DBS3。電晶體233之另一端連接於節點N1。對電晶體234之閘極輸入信號DBS4。電晶體234之另一端連接於節點N2。 對電晶體227之閘極輸入信號DBS5。對電晶體227之一端施加電源電壓，電晶體227之另一端連接於電晶體228之一端。電晶體228之閘極連接於節點N2，電晶體228之另一端連接於節點N1。電晶體235之閘極連接於節點N2。電晶體235之一端連接於節點N1，電晶體235之另一端接地。電晶體228及235作為第1反相器發揮功能。 對電晶體229之閘極輸入信號DBS6。對電晶體229之一端施加電源電壓，電晶體229之另一端連接於電晶體230之一端。電晶體230之閘極連接於節點N1，電晶體230之另一端連接於節點N2。電晶體236之閘極連接於節點N1。電晶體236之一端連接於節點N2，電晶體236之另一端接地。電晶體230及236作為第2反相器發揮功能。 DBUS開關電路DSW以節點N1保持資料，且以節點N2保持其反轉資料。例如，於將匯流排LBUS之資料傳輸至匯流排DBUS之情形時，首先，信號DBS1及DBS3設為“H”位準，將匯流排LBUS之資料保持於節點N1。然後，信號DBS1設為“L”位準，且信號DBS2設為“H”位準時，節點N1保持之資料被傳輸至匯流排DBUS。 再者，鎖存電路之構成並不限定於本例。只要為可獲得相同特性之構成，則可任意地設定。 4.10關於本實施形態之效果 可將本實施形態之構成應用於第1至第3實施形態。藉此，可獲得與第1至第3實施形態相同之效果。 5.變化例等 上述實施形態之半導體記憶裝置包含：連結電路(BHU_0_1)，其設置於半導體基板(30)上，且包含連接於第1位元線(BL0)之第1電路(電晶體50_0)及連接於第2位元線(BL1)之第2電路(電晶體50_1)；第1組(GP0)，其包含連接於第1電路之第1感測放大器電路(SAU0)、及經由第1資料匯流排(DBUS0)而連接於第1感測放大器電路之第1資料暫存器(21_0)；第2組(GP1)，其包含連接於第2電路之第2感測放大器電路(SAU1)、及經由第2資料匯流排(DBUS1)而連接於上述第2感測放大器電路之第2資料暫存器(21_1)；及記憶胞陣列(18)，其介隔層間絕緣膜(96)設置於連結電路以及第1及第2組之上方，且包含連接於第1位元線之第1記憶胞及連接於上述第2位元線之第2記憶胞。沿著與半導體基板平行之第1方向，依次排列有第1組、連結電路、第2組。 藉由應用上述實施形態，可提供一種能夠提高處理能力之半導體記憶裝置。 再者，實施形態並不限定於上述說明之形態，可進行各種變化。 5.1第1變化例 例如，於上述實施形態中，NAND串SR亦可為1根柱狀而並非U字型之形狀。利用圖21對NAND串SR之一例進行說明。再者，圖21之例省略層間絕緣膜。 如圖21所示，NAND串SR設置於設置在半導體基板30上之周邊電路區域PC之上方。更具體而言，於周邊電路區域PC之上，介置層間絕緣膜而設置有作為源極線SL發揮功能之源極線層41。而且，於源極線層41之上方，分別介隔層間絕緣膜而依次積層有選擇閘極線SGS、連接於記憶胞電晶體MT0～MT7之字元線WL0～WL7、及作為選擇閘極線SGD發揮功能之10層配線層33。 而且，形成有貫通10層配線層33並到達至配線層44之柱狀之半導體層36。於半導體層36之側面，依次形成有隧道絕緣層35c、電荷儲存層35b、及阻擋絕緣層35a。半導體層36作為NAND串SR之電流路徑發揮功能，成為供形成各電晶體之通道之區域。而且，半導體層36之上端經由插塞層42而連接於沿第1方向D1延伸之位元線層43。位元線層43作為位元線BL發揮功能。又，設置有與源極線層41相接且沿第2方向D2延伸之源極線接點LI。源極線接點LI沿著第2方向D2具有例如線形狀。於2個源極線接接點LI之間，例如配置有1個串單元SU。源極線接點LI使用例如多晶矽。 5.2其他變化例 例如，第1實施形態及第4實施形態之各例中所說明之DBUS開關電路DSW之構成亦可於可能之範圍內進行組合。 進而，匯流排DBUS亦可使用如例如DBUS開關電路DSW般之開關電路而進行分割。 進而，上述實施形態中之「連接」亦包含於中間介置例如電晶體或電阻等其他某個構件而間接地連接之狀態。 再者，於與本發明相關之各實施形態中，亦可如下述般。例如，記憶胞電晶體MT能夠保持2位元(4值)之資料，當將保持有4值中之某一個時之閾值位準按照由低至高之順序設為Er位準(刪除位準)、A位準、B位準、及C位準時， (1)讀出動作中， 於A位準之讀出動作中施加至所選擇字元線之電壓例如為0 V～0.55 V之間。並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、及0.5 V～0.55 V中之任一範圍之間。 於B位準之讀出動作中施加至所選擇字元線之電壓例如為1.5 V～2.3 V之間。並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V及2.1 V～2.3 V中之任一範圍之間。 於C位準之讀出動作中施加至所選擇字元線之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、及3.6 V～4.0 V中之任一範圍之間。 作為讀出動作之時間(tR)，亦可設為例如25 μs～38 μs、38 μs～70 μs或70 μs～80 μs之間。 (2)寫入動作如上所述包含編程動作與驗證動作。寫入動作中， 編程動作時最初施加至所選擇字元線之電壓例如為13.7 V～14.3 V之間。並不限定於此，亦可設為例如13.7 V～14.0 V及14.0 V～14.6 V中之任一範圍之間。 亦可改變對第奇數條字元線進行寫入時最初施加至所選擇字元線之電壓、與對第偶數條字元線進行寫入時最初施加至所選擇字元線之電壓。 當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為升壓電壓，列舉例如0.5 V左右。 作為施加至非選擇字元線之電壓，亦可設為例如6.0 V～7.3 V之間。並不限定於該情形，亦可設為例如7.3 V～8.4 V之間，還可設為6.0 V以下。 亦可根據非選擇字元線為第奇數條字元線還是第偶數條字元線而改變要施加之通路電壓。 作為寫入動作之時間(tProg)，亦可設為例如1700 μs～1800 μs、1800 μs～1900 μs、或1900 μs～2000 μs之間。 (3)刪除動作中， 最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之井之電壓例如為12 V～13.6 V之間。並不限定於該情形，亦可設為例如13.6 V～14.8 V、14.8 V～19.0 V、19.0～19.8 V、或19.8 V～21 V之間。 作為刪除動作之時間(tErase)，亦可設為例如3000 μs～4000 μs、4000 μs～5000 μs或4000 μs～9000 μs之間。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-156530號(申請日：2017年8月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶體系統
2‧‧‧主機機器
10‧‧‧輸入輸出電路
11‧‧‧邏輯控制電路
12‧‧‧狀態暫存器
13‧‧‧位址暫存器
14‧‧‧指令暫存器
15‧‧‧定序器
16‧‧‧就緒/忙碌電路
17‧‧‧電壓產生電路
18‧‧‧記憶胞陣列
19‧‧‧列解碼器
20‧‧‧感測放大器
21‧‧‧資料暫存器
21_0‧‧‧資料暫存器
21_1‧‧‧資料暫存器
21_2‧‧‧資料暫存器
21_3‧‧‧資料暫存器
22‧‧‧行解碼器
30‧‧‧半導體基板
31、33a～33d、37a、37b‧‧‧導電層
32‧‧‧背閘極孔
34‧‧‧記憶孔
35a‧‧‧阻擋絕緣層
35b‧‧‧電荷儲存層
35c‧‧‧隧道絕緣層
36、40a、40b‧‧‧半導體層
36a‧‧‧柱狀部
36b‧‧‧連結部
38a‧‧‧孔
38b‧‧‧孔
39a、39b‧‧‧閘極絕緣層
41‧‧‧源極線層
42‧‧‧插塞層
43‧‧‧位元線層
50‧‧‧電晶體
50_0‧‧‧電晶體
50_1‧‧‧電晶體
51_0‧‧‧電晶體
51～60‧‧‧電晶體
61‧‧‧電晶體
62‧‧‧電容元件
70～73‧‧‧電晶體
74～77‧‧‧電晶體
80‧‧‧電晶體
81‧‧‧電晶體
90a、90b‧‧‧井區域
91a、91b‧‧‧n型井
92a、92b‧‧‧p型井
93‧‧‧n+擴散層
94‧‧‧閘極電極
95‧‧‧配線層
96‧‧‧層間絕緣膜
100‧‧‧NAND型快閃記憶體
110‧‧‧控制器
120‧‧‧主機介面電路
130‧‧‧內建記憶體
140‧‧‧處理器
150‧‧‧緩衝記憶體
160‧‧‧NAND介面電路
170‧‧‧ECC電路
200‧‧‧電晶體
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧電晶體
204‧‧‧電晶體
205‧‧‧電晶體
206‧‧‧電晶體
207‧‧‧電晶體
208‧‧‧電晶體
209‧‧‧電晶體
210‧‧‧電晶體
211～214‧‧‧電晶體
215～218‧‧‧電晶體
219～222‧‧‧電晶體
223～226‧‧‧電晶體
227～230‧‧‧電晶體
231～236‧‧‧電晶體
ADD‧‧‧位址
ALE‧‧‧位址鎖存賦能信號
BG‧‧‧背閘極線
BG0‧‧‧背閘極線
BHU‧‧‧BL連結電路
BHU_0_1‧‧‧BL連結電路
BHU_0_3‧‧‧BL連結電路
BHU_2_3‧‧‧BL連結電路
BL‧‧‧位元線
BLC‧‧‧信號
BL0～BL(N－1)‧‧‧位元線
BLK0‧‧‧區塊
BLL0‧‧‧下部位元線
BLL1‧‧‧下部位元線
BLQ‧‧‧信號
BLS‧‧‧信號
BLX‧‧‧信號
BLU0～BLU(N－1)‧‧‧上部位元線
BT‧‧‧背閘極電晶體
CA‧‧‧行位址
CEn‧‧‧晶片賦能信號
CLE‧‧‧指令鎖存賦能信號
CMD‧‧‧指令
CLK‧‧‧時脈信號
CP1_0‧‧‧接觸插塞
CP1_1‧‧‧接觸插塞
CP1_2‧‧‧接觸插塞
CP1_3‧‧‧接觸插塞
CP2_0‧‧‧接觸插塞
CP2_1‧‧‧接觸插塞
CP3_0‧‧‧接觸插塞
CP3_1‧‧‧接觸插塞
CP4_0‧‧‧接觸插塞
CP4_1‧‧‧接觸插塞
CP5_0‧‧‧接觸插塞
CP5_1‧‧‧接觸插塞
CP6_0‧‧‧接觸插塞
CP6_1‧‧‧接觸插塞
CP7_0‧‧‧接觸插塞
CP7_1‧‧‧接觸插塞
CP8_0‧‧‧接觸插塞
CP8_1‧‧‧接觸插塞
CP9_0‧‧‧接觸插塞
D1‧‧‧第1方向
D2‧‧‧第2方向
D3‧‧‧第3方向
DAT‧‧‧資料
DBS‧‧‧信號
DBS1‧‧‧信號
DBS2‧‧‧信號
DBS3‧‧‧信號
DBS4‧‧‧信號
DBS5‧‧‧信號
DBS6‧‧‧信號
DBSn‧‧‧信號
DBSn1‧‧‧信號
DBSn2‧‧‧信號
DQ0～DQ7‧‧‧信號
DSW‧‧‧DBUS開關電路
DSW0‧‧‧DBUS開關電路
DSW1‧‧‧DBUS開關電路
DSW2‧‧‧DBUS開關電路
DSW3‧‧‧DBUS開關電路
DBUS‧‧‧匯流排
DBUS0‧‧‧匯流排
DBUS1‧‧‧匯流排
DBUS2‧‧‧匯流排
DBUS3‧‧‧匯流排
GP0‧‧‧感測組
GP01‧‧‧感測組
GP1‧‧‧感測組
GP2‧‧‧感測組
GP23‧‧‧感測組
GP3‧‧‧感測組
HLL‧‧‧信號
INV_S‧‧‧節點
L1‧‧‧背閘極電晶體層
L2‧‧‧記憶胞電晶體層
L3‧‧‧選擇電晶體層
L4‧‧‧配線層
LAT_S‧‧‧節點
LBP‧‧‧信號
LBUS‧‧‧匯流排
LBUS0‧‧‧匯流排
LBUS1‧‧‧匯流排
LBUS2‧‧‧匯流排
LBUS3‧‧‧匯流排
LI‧‧‧源極線接點
LPC‧‧‧預充電電路
LSL‧‧‧信號
MT0～MT7‧‧‧記憶胞電晶體
N1‧‧‧節點
N2‧‧‧節點
PC‧‧‧周邊電路區域
REn‧‧‧讀出賦能信號
R/Bn‧‧‧就緒/忙碌信號
RA‧‧‧列位址
RCU0‧‧‧連接部
RCU1‧‧‧連接部
RD‧‧‧讀出資料
SA‧‧‧感測電路
SA0‧‧‧感測電路
SA1‧‧‧感測電路
SA2‧‧‧感測電路
SA3‧‧‧感測電路
SAL‧‧‧感測放大器線
SAL0‧‧‧感測放大器線
SAL1‧‧‧感測放大器線
SAL2‧‧‧感測放大器線
SAL3‧‧‧感測放大器線
SAU‧‧‧感測放大器單元
SAU0‧‧‧感測放大器單元
SAU1‧‧‧感測放大器單元
SAU2‧‧‧感測放大器單元
SAU3‧‧‧感測放大器單元
SCOM‧‧‧節點
SDL‧‧‧鎖存電路
SEN‧‧‧節點
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGS0～SGS3‧‧‧選擇閘極線
SL‧‧‧源極線
SLI‧‧‧信號
SLL‧‧‧信號
SR‧‧‧NAND串
SRCGND‧‧‧節點
SSRC‧‧‧節點
STB‧‧‧信號
STI‧‧‧信號
STL‧‧‧信號
STS‧‧‧狀態資訊
ST1、ST2‧‧‧選擇電晶體
SU0～SU3‧‧‧串單元
UT0‧‧‧連結單元
UT1‧‧‧連結單元
VDDSA‧‧‧電源電壓
VHLB‧‧‧電壓
VLSA‧‧‧電壓
VSENP‧‧‧電壓
WD‧‧‧寫入資料
WEn‧‧‧寫入賦能信號
WL‧‧‧字元線
WL0～WL7‧‧‧字元線
XDL0‧‧‧鎖存電路
XDL1‧‧‧鎖存電路
XDL2‧‧‧鎖存電路
XDL3‧‧‧鎖存電路
XXL‧‧‧信號
圖1係具備第1實施形態之半導體記憶裝置之記憶體系統之方塊圖。 圖2係第1實施形態之半導體記憶裝置之方塊圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之立體圖。 圖5係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖6係第1實施形態之半導體記憶裝置所具備之感測放大器之電路圖。 圖7係第1實施形態之半導體記憶裝置所具備之BL連結電路、感測放大器及資料暫存器之俯視圖。 圖8係第1實施形態之半導體記憶裝置之平面佈局圖。 圖9係第1實施形態之半導體記憶裝置所具備之記憶胞陣列、BL連結電路、及感測放大器之剖視圖。 圖10係第2實施形態之半導體記憶裝置所具備之BL連結電路、感測放大器及資料暫存器之俯視圖。 圖11係第3實施形態之半導體記憶裝置所具備之BL連結電路、感測放大器及資料暫存器之俯視圖。 圖12係第4實施形態中第1例之半導體記憶裝置所具備之DBUS(Data Bus，資料匯流排)開關電路之電路圖。 圖13係第4實施形態中第2例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖14係第4實施形態中第3例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖15係第4實施形態中第4例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖16係第4實施形態中第5例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖17係第4實施形態中第6例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖18係第4實施形態中第7例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖19係第4實施形態中第8例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖20係第4實施形態中第9例之半導體記憶裝置所具備之DBUS開關電路之電路圖。 圖21係第1變化例之半導體記憶裝置所具備之記憶胞陣列之剖視圖。

Claims (12)

  1. 一種半導體記憶裝置，其具備：連結電路，其設置於半導體基板上，且包含連接於第1位元線之第1電路及連接於第2位元線之第2電路；第1組，其包含連接於上述第1電路之第1感測放大器電路、及經由第1資料匯流排而連接於上述第1感測放大器電路之第1資料暫存器；第2組，其包含連接於上述第2電路之第2感測放大器電路、及經由第2資料匯流排而連接於上述第2感測放大器電路之第2資料暫存器；及記憶胞陣列，其介隔層間絕緣膜而設置於上述連結電路及上述第1組與上述第2組之上方，且包含連接於上述第1位元線之第1記憶胞及連接於上述第2位元線之第2記憶胞；且沿著與上述半導體基板平行之第1方向依次排列有上述第1組、上述連結電路、上述第2組。
  2. 如請求項1之半導體記憶裝置，其中沿著上述第1方向依次排列有上述第1資料暫存器、上述第1感測放大器電路、上述連結電路、上述第2感測放大器電路、上述第2資料暫存器。
  3. 如請求項1或2之半導體記憶裝置，其進而包含：第1開關電路，其將上述第1感測放大器電路與上述第1資料匯流排連接；及第2開關電路，其將上述第2感測放大器電路與上述第2資料匯流排連接。
  4. 如請求項1之半導體記憶裝置，其中上述第1位元線包含：第1上部位元線(upper bit line)，其於上述記憶胞陣列之上；及第1下部位元線(lower bit line)，其於上述記憶胞陣列之下；上述第2位元線包含：第2上部位元線，其於上述記憶胞陣列之上；及第2下部位元線，其於上述記憶胞陣列之下。
  5. 如請求項4之半導體記憶裝置，其進而包含：第1接點(first contact)，其將上述第1上部位元線連接於上述第1下部位元線；及第2接點(second contact)，其將上述第2上部位元線連接於上述第2下部位元線；其中上述第1接點與上述第2接點各個係於與上述半導體基板之表面垂直之第2方向延伸，且於上述第1方向彼此不對準(align)。
  6. 如請求項1之半導體記憶裝置，其中上述第1位元線與上述第2位元線於上述第1方向延伸。
  7. 一種半導體記憶裝置，其具備：第1組，其設置於半導體基板上，且包含連接於第1位元線之第1感測放大器電路、及經由第1資料匯流排而連接於上述第1感測放大器電路之第1資料暫存器；第2組，其設置於上述半導體基板上，且包含連接於第2位元線之第2感測放大器電路、及經由第2資料匯流排而連接於上述第2感測放大器電路之第2資料暫存器；及記憶胞陣列，其介隔層間絕緣膜而設置於上述第1組及上述第2組之上方，且包含連接於上述第1位元線之第1記憶胞及連接於上述第2位元線之第2記憶胞；且沿著與上述半導體基板平行之第1方向，依次排列有上述第1組及上述第2組。
  8. 如請求項7之半導體記憶裝置，其中沿著上述第1方向依次排列有上述第1資料暫存器、上述第1感測放大器電路、上述第2感測放大器電路、上述第2資料暫存器。
  9. 如請求項7或8之半導體記憶裝置，其進而包含：第1開關電路，其將上述第1感測放大器電路與上述第1資料匯流排連接；及第2開關電路，其將上述第2感測放大器電路與上述第2資料匯流排連接。
  10. 如請求項7之半導體記憶裝置，其中上述第1位元線包含：第1上部位元線，其於上述記憶胞陣列之上；及第1下部位元線，其於上述記憶胞陣列之下；上述第2位元線包含：第2上部位元線，其於上述記憶胞陣列之上；及第2下部位元線，其於上述記憶胞陣列之下。
  11. 如請求項10之半導體記憶裝置，其進而包含：第1接點，其將上述第1上部位元線連接於上述第1下部位元線；及第2接點，其將上述第2上部位元線連接於上述第2下部位元線；其中上述第1接點與上述第2接點各個係於與上述半導體基板之表面垂直之第2方向延伸，且於上述第1方向彼此不對準。
  12. 如請求項7之半導體記憶裝置，其中上述第1位元線與上述第2位元線於上述第1方向延伸。
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