JP5426600B2 - 半導体メモリ - Google Patents

半導体メモリ Download PDF

Info

Publication number
JP5426600B2
JP5426600B2 JP2011076285A JP2011076285A JP5426600B2 JP 5426600 B2 JP5426600 B2 JP 5426600B2 JP 2011076285 A JP2011076285 A JP 2011076285A JP 2011076285 A JP2011076285 A JP 2011076285A JP 5426600 B2 JP5426600 B2 JP 5426600B2
Authority
JP
Japan
Prior art keywords
latch
level
data
potential
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011076285A
Other languages
English (en)
Other versions
JP2012212479A (ja
Inventor
正浩 吉原
克巳 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011076285A priority Critical patent/JP5426600B2/ja
Priority to US13/432,708 priority patent/US8797807B2/en
Publication of JP2012212479A publication Critical patent/JP2012212479A/ja
Application granted granted Critical
Publication of JP5426600B2 publication Critical patent/JP5426600B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Description

本発明の実施形態は、半導体メモリに関する。
近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
例えば、消費電力の低減などが、フラッシュメモリには求められている。
特開２０１０−７３２４５号公報
メモリの特性の消費電力を低減する技術を提案する。
本実施形態の半導体メモリは、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイと、複数のトランジスタと外部からのデータ又は前記メモリセルからのデータを保持するフリップフロップを有する複数のラッチと、前記複数のラッチ有するバッファ回路と、前記複数のトランジスタをオフすることにより前記複数のラッチのうちいずれかを非アクティブ状態にする制御回路と、
を含む。
半導体メモリの回路構成の一例を示すブロック図。 メモリセルアレイの内部構成の一例を示す等価回路図。 実施形態の半導体メモリが含むラッチの構成例を示す等価回路図。 実施形態の半導体メモリの動作例を示すフローチャート。 実施形態の半導体メモリの動作例を示すタイミングチャート。 実施形態の半導体メモリの動作例を示すタイミングチャート。
［実施形態］
以下、図１乃至図６を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（１） 実施形態
（ａ） 構成
図１乃至図３を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。
図１は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリである。ここでは、フラッシュメモリを用いて、本実施形態について、説明する。
メモリセルアレイ１は、複数のメモリセルを有している。
図２を用いて、図１のメモリセルアレイ１の内部構成について説明する。
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックＢＬＫを有する。このブロックＢＬＫとは、消去の最小単位を示している。
図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。１つのブロックＢＬＫは、ｘ方向（第１の方向、ロウ方向）に並んだ複数のメモリセルユニット１０から構成される。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニット１０が設けられている。
１つのメモリセルユニット１０は、複数（例えば、ｐ個）のメモリセルＭＣ０〜ＭＣ（ｐ−１）から形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ０〜ＭＣ（ｐ−１）の電流経路が、ｙ方向（第２の方向、カラム方向）に沿って直列接続されている。
メモリセルユニット１０の一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユニット１０の他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。
尚、１つのメモリセルユニット１０を構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ０〜ＭＣ（ｐ−１）を区別しない場合には、メモリセルＭＣと表記する。
メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜）を有するスタックゲート構造の電界効果トランジスタである。ｙ方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。
ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ０のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
ドレイン側セレクトトランジスタのソースは、メモリセルＭＣ（ｐ−１）のドレインに接続されている。ドレイン側セレクトトランジスタＳＴＤのドレインは、ビット線ＢＬ０〜ＢＬ（ｑ−１）に接続されている。ビット線ＢＬ０〜ＢＬ（ｑ−１）の本数は、ブロックＢＬＫ内のメモリセルユニット１０の個数と同じである。
ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に延在し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニット１０において、ワード線の本数は、１つのメモリセルストリングを構成するメモリセルの個数と、同じである。
ドレイン側セレクトゲート線ＳＧＤＬはｘ方向に延び、ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはｘ方向に延び、ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。
以下では、各ビット線ＢＬ０〜ＢＬ（ｑ−１）を区別しない場合には、ビット線ＢＬと表記し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）を区別しない場合には、ワード線ＷＬと表記する。
各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からのデータを記憶する。
各メモリセルＭＣは、２値（1 bit）、又は、３値（2 bit）以上のデータを記憶する。
例えば、１つのメモリセルＭＣが２値（1 bit）のデータ“０”，“１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する２つのしきい値分布を有する。また、１つのメモリセルＭＣが４値（2 bit）のデータ“００”，“０１”，“１０”，“１１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する４つのしきい値分布を有する。３値以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。
データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込まれ、また読み出される。データの書き込み／読み出しにおけるメモリセルアレイ１のロウの制御単位は、ページＰＧとよばれる。
多値メモリのデータは、下位ビット毎または上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルＭＣが２ビットデータを保持している場合には、１本のワード線ＷＬあたり、２つのページが割り当てられていることになる。下位ビットについて一括して書き込みまたは読み出されるページは、下位ページとよばれ、上位ビットについて一括して書き込みまたは読み出されるページは、上位ページとよばれる。また、１ページに属する下位ビットのことを、下位データとよぶ、１ページに属する上位ビットのことを、上位データとよぶ。
ロウ制御回路２は、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、メモリセルアレイ１内に設けられたワード線及びセレクトゲート線に接続されている。ロウ制御回路２は、ロウデコーダ及びワード線ドライバを有し、アドレスバッファ９から転送されたロウアドレスに基づいて、ブロックＢＬＫ及びページＰＧ（ワード線ＷＬ）を選択し、ワード線及びセレクトゲート線の動作（電位）を制御する。
ソース線制御回路５は、メモリセルユニット１０に接続されたソース線ＳＬの電位を制御する。
ウェル制御回路６は、メモリセルアレイ１内のウェル領域の電位を制御する。
電位生成回路７は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電位、中間電位及び非選択電位を生成する。電位生成回路７は、例えば、セレクトゲート線に印加される電位を生成する。電位生成回路７によって生成された電位は、ロウ制御回路２に転送され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。
また、電位生成回路７は、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路７は、生成した電位を、ソース線制御回路５及びウェル制御回路６に転送する。
データ入出力バッファ７は、データの入出力のインターフェイスとなる。データ入出力バッファ７は、データ入出力端子２０Ｂを介して入力された外部からのデータを、一時的に保持する。データ入出力バッファ７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子２０Ｂへ出力する。
アドレスバッファ９は、アドレス信号端子２０Ｃを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、例えば、物理アドレスであり、物理ロウアドレス及び物理カラムアドレスを含んでいる。
制御回路（例えば、ステートマシン）８は、フラッシュメモリ全体の動作を管理する。制御回路８は、制御信号入力端子２０Ａから入力された制御信号（コマンド）を受信する。この制御信号は、例えば、メモリコントローラやホスト装置などのメモリチップとは別のチップから出力される。例えば、制御回路８は、制御信号を受信するコマンドインターフェイスを有している。
カラム制御回路３は、メモリセルアレイ１のカラムを制御する。カラム制御回路３は、カラムデコーダ３０、センスアンプ回路３２及びページバッファ回路（バッファ回路）３４を含んでいる。
カラムデコーダ３０は、メモリセルアレイ１のカラムを選択し、制御回路８の制御に基づいて、センスアンプ回路３２及びページバッファ回路３４を駆動させる。
カラムデコーダ３０は、複数のローカルカラムデコーダ３０１を含む。ローカルカラムデコーダ３０１は、メモリセルアレイ１に設定されたカラムユニットＣＵを制御する。カラムユニットＣＵは、複数のビット線ＢＬに対する制御単位を示す。例えば、メモリセルアレイ１のカラムは、カラムユニットＣＵを１つの制御単位として、制御される。また、カラムユニットＣＵ内に、“ＣＯＬ”とよばれる制御単位が、さらに設定される場合がある。ＣＯＬは、例えば、８本のビット線（８個のメモリセルユニット）によって形成される。
尚、メモリセルアレイは、不良のビット線（以下、不良カラムとよぶ）を含む場合がある。この場合、不良カラム及びそれを含む不良カラムユニットは、リダンダンシにより冗長カラム又は冗長カラムユニットに置換される場合がある。不良カラムユニット又は不良カラムの情報は、例えば、ロムヒューズ（ROMFUSE）や制御回路８内の設定情報記憶部（図示せず）に、記憶されている。その情報から制御信号（例えば、enable/disable信号）が生成され、不良情報及び制御信号に基づいて、不良カラム又は不良カラムユニットが判別される。
センスアンプ回路３２は、メモリセルアレイ１内に設けられたビット線ＢＬに接続されている。センスアンプ回路３２は、データの読み出し時（メモリセルアレイからのデータの出力時）、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルＭＣが記憶するデータを判別する。また、センスアンプ回路３２は、データの書き込み時（メモリセルアレイに対するデータの入力時）、ビット線ＢＬの充電又は放電させる。
センスアンプ回路３２は、複数のセンスアンプユニット３２１と複数のラッチユニット３４１を有している。各センスアンプユニット３２１は、各ビット線ＢＬに接続されている。その結果、それぞれのセンスアンプユニット３２１が各メモリセルユニット１０に対応し、各メモリセルユニット１０を選択することができる。また、各センスアンプユニット３２１に対応するように各ラッチユニット３４１が配置されている。このセンスアンプユニット３２１とラッチユニット３４１との組み合わせ（ＣＯＬＵとよぶ）が、ビット線ＢＬが延びる方向に配置され、ＣＯＬを構成している。このＣＯＬが、ビット線ＢＬが延びる方向と直交する方向に複数個配置されてセンスアンプ回路３２を構成している。センスアンプ回路３２は、バッファ回路としても用いられている。
データキャッシュ回路３４は、複数のデータキャッシュ５０Ｄを有している。各データキャッシュ５０Ｄは、各ＣＯＬに対応して配置されている。データキャッシュ回路３４は、カラムデコーダ３０で選択されたＣＯＬに対応するデータキャッシュ５０ＤにデータバスＤＢＳを介してデータを保存する。
図３を用いて、ラッチユニット３４１の内部構成例について、説明する。図３は、メモリセルＭＣが４値（2bit）のデータを保持する場合におけるラッチユニット３４１の内部構成の一例を示す等価回路図である。
例えば、センスアンプユニット３２１は、１本のビット線ＢＬに接続される。センスアンプユニット３２１は、データの書き込み時、カラムデコーダ３０及び制御回路８の制御によって、ビット線ＢＬを充電及び放電させる。センスアンプユニット３２１は、データの読み出し時、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルＭＣが記憶しているデータを、判別する。尚、センスアンプユニット３２１は、ラッチとしての機能を有していてもよい。
尚、ビット線ＢＬのセンス方式に応じて、１つのセンスアンプユニット３２１は、互いに隣接する偶数ビット線と奇数ビット線とで共有されてもよい。センスアンプユニット３２１が２つのビット線で共有される場合、センスアンプユニット３２１を共有する偶数及び奇数ビット線は、動作に応じて異なるタイミングで、センスアンプユニット３２１に接続される。
ラッチユニット３４１は、センスアンプユニット３２１（センスアンプ回路３２）を経由して、ビット線ＢＬ及び１つのメモリセルユニット１０に接続されている。
ラッチユニット３４１は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報（フラグ）などを、一時的に保持する。また、ラッチユニット３４１は、センスアンプユニット３２１からの信号又は外部からの信号を増幅する機能を有する。
例えば、図３に示される例では、ラッチユニット３４１は、少なくとも４つのラッチ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄを含んでいる。各ラッチ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは、共通配線９９及びデータバススイッチ９０を経由して、データバスＤＢＵＳに接続されている。
データバススイッチ９０は、例えば、ｎチャネル型電界効果トランジスタによって形成される。データバススイッチ９０の電流経路の一端が、共通配線９９に接続され、データバススイッチ９０の電流経路の他端が、データバスＤＢＵＳに接続されている。
データバススイッチ９０のゲートには、制御信号ＤＳＷが供給される。制御信号ＤＳＷによって、データバススイッチ９０のオン又はオフが制御される。
データバススイッチ９０がオンされることによって、データバスＤＢＵＳが、メモリセルユニット１０、センスアンプユニット３２１、又は、ラッチユニット３４１及びラッチユニット３４１の各ラッチ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄに電気接続される。例えば、データバスＤＢＵＳは、低電位（“Ｌ”レベル）に設定されている。
尚、共通配線９９に、共通配線９９を充電するためのスイッチ（以下、充電スイッチとよぶ）９５が、接続されている。充電スイッチ９５の電流経路の一端が、共通配線９９に接続され、充電スイッチ９５の電流経路の他端が、高電位端（電位線）ＶＤＤＳＡ（＞０）に接続されている。充電スイッチ９５のゲートには、制御信号ＬＰＣが供給される。
充電スイッチ９５は、例えば、ｐチャネル型電界効果トランジスタである。“Ｌ”レベルの制御信号ＬＰＣによって、充電スイッチ９５がオンされることによって、高電位側の電源からの電位ＶＤＤＳＡ（＞０）が共通配線９９に印加され、共通配線９９が充電状態（“Ｈ”レベル）にされる。
ラッチユニット３４１内の各ラッチ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは、それぞれ異なった用途で用いられ、異なるデータを保持する場合が多い。
第１のラッチ（ＳＤＬ）５０Ａは、例えば、センスアンプユニット３２１に対するデータを一時的に保持するラッチとして用いられる。例えば、ラッチ（ＳＤＬ）５０Ａは、プログラム動作（データ書き込み）時に、駆動される。以下では、ラッチ５０Ａのことを、テンポラリラッチ５０Ａともよぶ。
第２のラッチ（ＵＤＬ）５０Ｂは、例えば、メモリセル（４値セル）に書き込まれる２ビットデータ又は４値セルから読み出される２ビットデータのうち、上位１ビットを保持する。以下では、ラッチ５０Ｂのことを、上位データラッチ５０Ｂともよぶ。
第３のラッチ（ＬＤＬ）５０Ｃは、例えば、４値セルに書き込まれる２ビットデータ又は４値セルから読み出される２ビットデータのうち、下位１ビットを保持する。以下では、ラッチ５０Ｃのことを、下位データラッチ５０Ｃともよぶ。
第４のラッチ（ＸＤＬ）５０Ｄは、キャッシュ動作用のラッチとして用いられる。ラッチ（ＸＤＬ）５０Ｄは、キャッシュ読み出しが要求された場合に出力するデータを、保持する。以下では、ラッチ５０Ｄのことを、キャッシュラッチ５０Ｄともよぶ。
尚、これらの４つのラッチ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄのほかに、データ書き込み時のフラグを保持するラッチや、ベリファイ結果（ビットスキャン）を保持するラッチが、ラッチユニット３４１内に設けられてもよい。また、ここでは、多値メモリが用いられた場合のラッチユニットの構成が示されているが、２値メモリが用いられた場合、少なくとも３つのラッチによって、ラッチユニット３４１が形成されてもよい。
以下では、ラッチユニット３４１内のラッチ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄを区別しない場合には、ラッチ５０と表記する。また、以下では、これらのラッチのことを、データラッチとよぶこともある。
テンポラリラッチ５０Ａは、８個の電界効果トランジスタ（例えば、ＭＯＳトランジスタ）５１ｎＡ，５１ｐＡ，５２ｎＡ，５２ｐＡ，５３Ａ，５４Ａ，５５Ａ，５６Ａによって、形成される。
テンポラリラッチ５０Ａ内において、４個の電界効果トランジスタ５１ｎＡ，５１ｐＡ，５２ｎＡ，５２ｐＡは、フリップフロップＦＦＡを形成している。
フリップフロップＦＦＡ内において、ｎチャネル型の電界効果トランジスタ５１ｎＡとｐチャネル型の電界効果トランジスタ５１ｐＡとは、インバータ接続されている。
ｎチャネル型の電界効果トランジスタ５１ｎＡの電流経路の一端は、ｐチャネル型の電界効果トランジスタ５１ｐＡの電流経路の一端に接続されている。２つのトランジスタ５１ｎＡ，５１ｐＡの電流経路が接続されることによって、接続ノード（ＬＡＴ＿Ｓ）ｎ１Ａが形成される。ｎチャネル型の電界効果トランジスタ５１ｎＡの電流経路の他端は、低電位端（低電位線）ＶＳＳＡ（例えば、グランド電位＝０Ｖ）に接続され、接地されている。ｐチャネル型の電界効果トランジスタ５１ｐＡの電流経路の他端は、スイッチ素子としての電界効果トランジスタ５５Ａの電流経路の一端に接続されている。ｐチャネル型の電界効果トランジスタ５１ｐＡの電流経路の他端は、電界効果トランジスタ５５Ａを介して、高電位端（高電位線）ＶＤＤＳＡに接続される。２つの電界効果トランジスタ５１ｎＡ，５１ｐＡのゲートは、互いに接続されている。
また、フリップフロップＦＦＡ内において、ｎチャネル型の電界効果トランジスタ５２ｎＡとｐチャネル型の電界効果トランジスタ５２ｐＡとは、インバータ接続されている。
ｎチャネル型の電界効果トランジスタ５２ｎＡの電流経路の一端は、ｐチャネル型の電界効果トランジスタ５２ｐＡの電流経路の一端に接続されている。２つのトランジスタ５２ｎＡ，５２ｐＡの電流経路が接続されることによって、接続ノード（ＩＮＶ＿Ｓ）ｎ２Ａが形成される。ｎチャネル型の電界効果トランジスタ５２ｎＡの電流経路の他端は、低電位線ＶＳＳＡに接続され、接地されている。ｐチャネル型の電界効果トランジスタ５２ｐＡの電流経路の他端は、スイッチとしての電界効果トランジスタ５６の電流経路の一端に接続されている。ｐチャネル型の電界効果トランジスタ５２ｐＡの電流経路の他端は、スイッチ５６Ａを介して、高電位端（高電位線）ＶＤＤＳＡに接続される。２つの電界効果トランジスタ５２ｎＡ，５２ｐＡのゲートは、互いに接続されている。
インバータを形成している電界効果トランジスタ５１ｎＡ，５１ｐＡのゲートは、接続ノードｎ２Ａに接続される。インバータを形成している電界効果トランジスタ５２ｎＡ，５２ｐＡのゲートは、接続ノードｎ１Ａに接続される。
このように、４つの電界効果トランジスタ５１ｎＡ，５１ｐＡ，５２ｎＡ，５２ｐＡを用いることによって、ラッチ５０Ａの実質的なデータ保持部としてのフリップフロップＦＦＡが形成される。
スイッチとしての電界効果トランジスタ５５Ａは、例えば、ｐチャネル型の電界効果トランジスタである。電界効果トランジスタ５５Ａの他端は、高電位端（高電位線）ＶＤＤＳＡ（＞０）に接続される。電界効果トランジスタ５５Ａのゲートには、制御信号ＳＬＬが供給される。電界効果トランジスタ５５Ａは、制御信号ＳＬＬによって、フリップフロップＦＦＡ内のｐチャネル型電界効果トランジスタ５１ｐＡに対する駆動電位ＶＤＤＳＡの印加を制御する。
スイッチとしての電界効果トランジスタ５６Ａは、例えば、ｐチャネル型の電界効果トランジスタである。電界効果トランジスタ５６Ａの他端は、電位線ＶＤＤＳＡに接続される。電界効果トランジスタ５６Ａのゲートには、制御信号ＳＬＩが供給される。電界効果トランジスタ５６Ａは、制御信号ＳＬＩによって、フリップフロップＦＦＡ内のｐチャネル型電界効果トランジスタ５２ｐＡに対する駆動電位ＶＤＤＳＡの印加を制御する。
以下では、説明の明確化のため、フリップフロップＦＦＡに対する駆動電位ＶＤＤＳＡの供給を制御する電界効果トランジスタ５５Ａ，５６Ａのことを、駆動スイッチ５５Ａ，５６Ａとよぶ。
フリップフロップＦＦＡ内の一方の接続ノードｎ１Ａに、転送ゲートとしての電界効果トランジスタ５３Ａの電流経路の一端が接続されている。電界効果トランジスタ５３Ａの電流経路の他端は、共通配線９９及びデータバススイッチ９０を介して、データバスＤＢＵＳに接続されている。電界効果トランジスタ５３Ａのゲートには、制御信号ＳＴＬが供給される。電界効果トランジスタ５３Ａは、制御信号ＳＴＬによって、接続ノードｎ１Ａの電位レベルを制御する。電界効果トランジスタ５３Ａは、例えば、ｎチャネル型の電界効果トランジスタである。
フリップフロップＦＦＡ内の他方の接続ノードｎ２Ａに、転送ゲートとしての電界効果トランジスタ５４Ａの電流経路の一端が接続されている。電界効果トランジスタ５４Ａの電流経路の他端は、共通配線９９及びデータバススイッチ９０を介して、データバスＤＢＵＳに接続されている。電界効果トランジスタ５３Ａのゲートには、制御信号ＳＴＩが供給される。電界効果トランジスタ５４Ａは、制御信号ＳＴＩによって、接続ノードｎ２Ａの電位レベルを制御する。電界効果トランジスタ５４Ａは、例えば、ｎチャネル型の電界効果トランジスタである。
尚、駆動スイッチとしてのトランジスタは、ｐチャネル型のトランジスタに限定されない。また、転送ゲートとしてのトランジスタは、ｎチャネル型のトランジスタに限定されない。
以下では、ｎチャネル型電界効果トランジスタのことを、単に、ｎ型トランジスタとよび、ｐチャネル型電界効果トランジスタのことを、単に、ｐ型トランジスタとよぶ。また、ｐ型トランジスタ及びｎ型トランジスタのことを、「電界効果トランジスタ」、「駆動スイッチ」又は「転送ゲート」と称する場合もある。
他のラッチ５０Ｂ，５０Ｃ，５０Ｄも。テンポラリラッチ（ＳＤＬ）５０Ａと実質的に同じ回路構成を有する。
すなわち、図３に示されるように、上位データラッチ（ＵＤＬ）５０Ｂは、フリップフリップＦＦＢを形成する４つのトランジスタ５１ｎＢ，５１ｐＢ，５２ｎＢ，５２ｐＢと、駆動スイッチとしての２つのｐ型トランジスタ５５Ｂ，５６Ｂと、転送ゲートとしての２つのｎ型トランジスタ５３Ｂ，５４Ｂとを有している。テンポラリラッチ（ＵＤＬ）５０Ｂ内の各トランジスタ５１ｎＢ，５１ｐＢ，５２ｎＢ，５２ｐＢ，５３Ｂ，５４Ｂ，５５Ｂ，５６Ｂは、テンポラリラッチ（ＳＤＬ）５０Ａ内の各トランジスタと実質的に同様の接続関係で、接続されている。
そして、駆動スイッチ５５Ｂのゲートに、制御信号ＵＬＬが供給され、駆動スイッチ５６Ｂのゲートには、制御信号ＵＬＩが供給される。
転送ゲート５３Ｂの電流経路の一端は、フリップフロップＦＦＢ内の接続ノード（ＬＡＴ＿Ｕ）ｎ１Ｂに接続され、転送ゲート５４Ｂの電流経路の一端は、フリップフロップＦＦＢ内の接続ノード（ＩＮＶ＿Ｕ）ｎ２Ｂに接続されている。転送ゲート５３Ｂのゲートには、制御信号ＵＴＬが供給され、転送ゲート５４Ｂのゲートには、制御信号ＵＴＩが供給される。
これと同様に、下位データラッチ（ＬＤＬ）５０Ｃは、フリップフリップＦＦＣを形成する４つの電界効果トランジスタ５１ｎＣ，５１ｐＣ，５２ｎＣ，５２ｐＣと、２つの駆動スイッチ（ｐ型トランジスタ）５５Ｃ，５６Ｃと、２つの転送ゲート（ｎ型トランジスタ）５３Ｃ，５４Ｃとを有している。
駆動スイッチ５５Ｃのゲートに、制御信号ＬＬＬが供給され、駆動スイッチ５６Ｃのゲートには、制御信号ＬＬＩが供給される。
転送ゲート５３Ｃの電流経路の一端は、フリップフロップＦＦＣ内の接続ノード（ＬＡＴ＿Ｌ）ｎ１Ｃに接続され、転送ゲート５４Ｃの電流経路の一端は、フリップフロップＦＦＣ内の接続ノード（ＩＮＶ＿Ｌ）ｎ２Ｃに接続されている。転送ゲート５３Ｃのゲートには、制御信号ＬＴＬが供給され、転送ゲート５４Ｃのゲートには、制御信号ＬＴＩが供給される。
以下では、ラッチユニット３４１内の各ラッチ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄを区別しない場合には、ラッチ５０と表記する。また、ラッチ５０内の構成要素を区別しない場合には、各構成要素を、トランジスタ５１ｎ，５１ｐ，５２ｎ，５２ｐ、駆動スイッチ５５，５６及び転送ゲート５３，５４とそれぞれ表記する。また、フリップフロップＦＦＡ，ＦＦＢ，ＦＦＣを区別しない場合には、フリップフロップＦＦと表記する。
尚、各ラッチ５０内において、ｎ型トランジスタ５１ｎ，５２ｎ，５３，５４には、バックバイアス（基板バイアス）ＶＳＳＳＡが印加され、ｐ型トランジスタ５１ｐ，５２ｐ，５５，５６には、バックバイアス（基板バイアス）ＶＤＤＳＡが印加される。
ここで、ページバッファ回路（ページバッファ）３４内のラッチ５０の動作について、説明する。
ラッチ５０がアクティブ状態である時、駆動スイッチ５５，５６がオン状態にされ、フリップフロップＦＦを形成している２つのｐ型トランジスタ５１ｐ、５２ｐの電流経路の一端に、オン状態の駆動スイッチ５５，５６の電流経路を経由して、駆動電位ＶＤＤＳＡ（＞０）が印加される。また、ラッチ５０がデータ保持状態である場合、転送ゲート５３，５４はオフ状態にされる。
ここで、ラッチ５０Ａに保存されたデータをデータバスＤＢＵＳへ出力する場合の動作を説明する。なお、ここでは、ラッチ５０Ａに保存されたデータが配線９９を介してキャッシュラッチ（ＸＤＬ）５０Ｄに転送されるまでの動作を中心に説明する。データがキャッシュラッチ５０Ｄに転送された以降は、データバススイッチ９０がオンされ、キャッシュラッチ５０とデータバスＤＢＵＳとが電気的に接続される。これによって、キャッシュラッチ５０のデータが、データバスＤＢＵＳに転送される。
まず、ノードｎ２Ａが“Ｌ”レベルである場合、その保持データ“Ｌ”をデータバスＤＢＵＳへ出力する動作について説明する。この場合において、ノードｎＡ１は“Ｈ”レベルであるから、電界トランジスタ５２ｎＡはオンしている。まず、初期状態が不定である配線９９が、スイッチ９５を用いて電位ＶＤＤＳＡにプリチャージされる。次に、制御信号ＳＴＩが、“Ｈ”レベルに立ち上げられて、ｎ型トランジスタ（転送ゲート）５４Ａがオンされる。その結果として、ｎ型トランジスタ５４Ａを介して、配線９９の電位レベルが“Ｌ”レベルになる。配線９９が、“Ｌ”レベルに十分放電されたときに、キャッシュラッチ（ＸＤＬ）５０Ｄが、配線９９の電位レベルを、データ“Ｌ”として取り込む。
ノードｎ１Ａが“Ｌ”レベルである場合、その保持データ“Ｌ”がデータバスＤＢＵＳへ出力される場合も同様の手順で行われる。制御信号ＳＴＬが“Ｈ”レベルに立ち上げられ、ｎ型トランジスタ（転送ゲート）５３Ａがオンされる。その結果、ｎ型トランジスタ５３Ａを介して、配線９９が“Ｌ”レベルになる。
このとき、配線９９及び各ノードｎ１Ａ，ｎ２Ａは、ｎ型トランジスタ（転送ゲート）５３Ａ、５４Ａと接続されている（フリップフロップＦＦＡとは直接接続されていない）ので、ノードｎ１Ａ或いはノードｎ２Ａに、配線９９の電荷が流れ込んで、ノードｎ１Ａ或いはノードｎ２Ａの電位が上昇しても、ノードｎ１Ａ，ｎ２Ａの電位は、ｎ型トランジスタ５３Ａ、５４Ａのしきい値以上に上昇することは無い。さらに、ノードｎ１Ａ及びノードｎ２Ａのどちらの保持データも配線９９に出力することができる。そのため、２つのノードｎ１Ａ，ｎ２Ａのうち、配線９９が放電する回数の少ないノードからその保持データを出力するように制御することで、配線９９の余分な放電動作を回避することができ、次回のプリチャージによる消費電流を減らすことができる。
次に、配線９９からノードｎ２Ａに、データ“Ｈ”またはデータ“Ｌ”を入力する動作について、説明する。配線９９とラッチとの接続は、ｎ型トランジスタ５３Ａ、５４Ａのみで行っているので、ノードｎ１Ａ及びノードｎ２Ａを配線９９から直接ＶＤＤに充電することはできない。
そこで、初期状態が不定である配線９９をプリディスチャージ用トランジスタ（図示せず）からグランド電位ＶＳＳに放電させる。十分に配線９９を放電できたタイミングにおいて、制御信号ＳＬＩが“Ｈ”レベルに立ち上げられて、ｐ型トランジスタ５６Ａがオフ状態にされる。その後、制御信号ＳＴＩが“Ｈ”レベルに立ち上げられて、ｎ型トランジスタ５４Ａがオンされる。ノードｎ２Ａは配線９９に接続され、電位ＶＳＳに放電される。そうすると、ｐ型トランジスタ５５Ａは、“Ｌ”レベルの制御信号ＳＬＬにより、オン状態となっているので、ノードｎ１Ａが“Ｈ”レベルにセットされる。
次に、制御信号ＳＬＩ、制御信号ＳＴＩの順に、制御信号ＳＬＩ，ＳＴＩが“Ｌ”レベルに立ち下げられる。そして、プリディスチャージ用トランジスタがオフにされ、スイッチ９５を介して、配線９９が電位ＶＤＤＳＡに充電される。その後、キャッシュラッチ５０Ｄから配線９９に“Ｈ”または“Ｌ”レベルが出力される。キャッシュラッチ５０Ｄの出力データが“Ｈ”レベルの場合、配線９９の電位レベルは、電位ＶＤＤＳＡのままである。キャッシュラッチ５０Ｄの出力データが“Ｌ”レベルの場合、配線９９は、電位ＶＳＳに放電される。
この状態で制御信号ＳＬＬ、制御信号ＳＴＬの順序で、それらの信号レベルが“Ｈ”レベルに立ち上げられ、ノードｎ１Ａにｎ型トランジスタ５３Ａを介して、配線９９の電位ＶＤＤＳＡ又は電位ＶＳＳが転送される。ノードｎ１Ａは、電位ＶＤＤＳＡの状態が維持される、或いは、電位ＶＳＳに放電される。ｐ型トランジスタ５６Ａは、“Ｌ”レベルである制御信号ＳＬＬによりオン状態にあるから、ノードｎ２Ａは、ＶＳＳになる或いはＶＤＤＳＡになる。
ラッチ５０のデータ保持状態を反転させる場合、つまり、インバータとして使用する場合、以下の動作が実行される。
ラッチ５０のノードｎ１の電位レベルが“Ｌ（０）”レベルに設定され、ラッチ５０のノードｎ２の電位レベルが“Ｈ（１）”レベルに設定される場合、例えば、データバススイッチ９０がオンされ、配線９９が、“Ｌ”レベルのデータバスＤＢＵＳと電気的に接続される。これによって、配線９９の電位レベルが“Ｌ”レベルに設定される。駆動スイッチ５５，５６がオンされ、駆動電位ＶＤＤＳＡが、フリップフロップＦＦに印加される。
そして、“Ｈ”レベルの制御信号によって、ノードｎ１に接続された転送ゲート５３がオンされ、“Ｌ”レベルの制御信号によって、ノードｎ２に接続された転送ゲート５４がオフされる。これによって、ノードｎ１が“Ｌ”レベルの配線９９に電気的に接続され、ノードｎ１の電位レベルが、“Ｌ”レベルに遷移する。
この一方、ノードｎ２は、オフ状態の転送ゲート５４によって、“Ｌ”レベルの配線９９から電気的に分離されている。そして、フリップフロップＦＦによって、ノードｎ２の電位レベルは、ノードｎ１の電位レベルの反転電位（“Ｈ”レベル）となる。
ラッチ５０のノードｎ１の電位レベルが“Ｈ”レベルに設定され、ラッチ５０のノードｎ２の電位レベルが“Ｌ”レベルに設定される場合、例えば、オン状態のデータバススイッチ９０によって、配線９９が“Ｌ”レベルに設定され、オン状態の駆動スイッチ５５，５６によって、駆動電位ＶＤＤＳＡが、フリップフロップＦＦに印加される。
そして、“Ｌ”レベルの制御信号によって、ノードｎ１に接続された転送ゲート５３がオフされ、“Ｈ”レベルの制御信号によって、ノードｎ２に接続された転送ゲート５４がオンされる。これによって、ノードｎ２が“Ｌ”レベルの配線９９に電気的に接続され、ノードｎ２の電位レベルが、“Ｌ”レベルに遷移する。
ノードｎ１は、オフ状態の転送ゲートによって、“Ｌ”レベルの配線９９から電気的に分離されている。そして、フリップフロップＦＦによって、ノードｎ１の電位レベルは、ノードｎ２電位レベルの反転電位（“Ｈ”レベル）となる。
以上の動作によって、ラッチ５０の保持するデータが書き換えられる。
尚、ラッチ５０に対するデータの書き込み時、データバススイッチ９０が用いられる代わりに、高電位端に接続されたスイッチ９５が用いられてもよい。この場合、配線９９の電位レベルが“Ｈ”レベルに設定されることによって、ノードｎ１，ｎ２の電位レベルが“Ｈ”レベルに充電される。ノードｎ１，ｎ２の充電によって、ラッチ５０のデータが書き換えられる。また、ラッチ５０のデータ読み出し時、例えば、転送ゲート５３がオンされ、ノードｎ１の電位レベルが、ラッチ５０が記憶しているデータとして、出力される。
例えば、本実施形態におけるラッチユニット５０内のラッチ５０は、以下のスタンバイ状態になる場合もある。
ラッチ５０内の両方の駆動スイッチ５５，５６がオフされる。例えば、駆動スイッチ５５，５６が、ｐ型トランジスタ５５，５６である場合、駆動スイッチのゲート５５，５６のゲートに、電位ＶＤＤＡが印加される。そして、両方の転送ゲート５３，５４がオンされ、オン状態のデータバススイッチ９０を経由して、ノードｎ１，ｎ２がデータバスＤＢＵＳに接続される。
ここで、データバスＤＢＵＳはグランド電位ＶＳＳが印加されており、ラッチ５０の両方のノードｎ１，ｎ２は、“Ｌ”レベルに設定される。それゆえ、フリップフロップＦＦを形成するｎ型トランジスタ５１ｎ，５２ｎはオフし、フリップフロップＦＦを形成するｐ型トランジスタ５１ｐ，５２ｐは、オンする。すなわち、ラッチ５０は貫通電流が流れない状態で停止している。その結果、消費電力を減らすことができる。
以下では、このような両方のノードｎ１，ｎ２が“Ｌ”レベルに設定されるラッチ５０の駆動状態（非アクティブ）のことを、スタンバイ状態とよぶ。但し、ラッチ５０のスタンバイ状態において、ラッチ５０が記憶していたデータは、破壊される。
ラッチ５０のスタンバイ状態において、ラッチ５０内に生じるリーク電流の大きさは、実質的にｐ型トランジスタ５５，５６のオフリーク電流（サブスレショルドリーク電流又はオフステートリーク電流ともよばれる）によって、決まる。
尚、ラッチのデータ保持状態が継続される場合、つまり、フリップフロップＦＦ内の２つのノードｎ１，ｎ２が互いに相補の電位レベルにされている場合、フリップフロップＦＦ内において、１つのｎ型トランジスタ及び１つのｐ型トランジスタが、オンしている。この場合、ラッチ５０内に生じるリーク電流の大きさは、１つのｎ型トランジスタのオフリーク電流と１つのｐチャネル型電荷効果トランジスタを直列接続した場合のオフリーク電流、または、２つのｐチャネル型電荷効果トランジスタを直列接続した場合のオフリーク電流によって決まる。
本実施形態のフラッシュメモリにおいて、制御回路８は、例えば、メモリの動作時において、メモリセルアレイ１のカラムの動作状況（選択状態、アクティブ状態）に基づいて、カラム制御回路３内の構成要素の動作を、所定の制御単位（例えば、ビット線単位或いはカラムユニット単位）で個別に管理する。この管理状態において、制御回路８は、メモリの消費電力の低減を図る。
本実施形態のフラッシュメモリの制御回路８は、例えば、メモリセルアレイ１の複数のカラム及びそれに対応する回路の動作状況を検知し、動作状況の検知結果に応じて、選択されていない（アクティブにされていない）カラムに対応する回路を、非アクティブ状態（スタンバイ状態）にする。尚、制御回路８は、メモリの動作に応じて、カラム制御回路３内の内部構成の全てを待機状態する場合もある。
制御回路８は、例えば、カラム制御回路３内の回路の動作状況を検知するための動作状況検知ユニット８１を有する。
制御回路８内の動作状況検知ユニット８１は、例えば、カラムアドレスやローカルカラムデコーダ３０１の駆動状態（ポインタの位置）、コマンド又は制御信号に基づいて、カラムユニットＣＵ又はメモリセルユニット１０の動作状況を検知する。
そして、非選択状態（非駆動状態）のカラムユニットＣＵ及びメモリセルユニット１０が、動作状況検知ユニット８１によって検知された場合、制御回路８は、そのカラムユニットＣＵ及びメモリセルユニット１０に対応するカラム制御回路３内の構成要素のうち非活性化しても支障のない回路を待機状態（非アクティブ状態）にする。
例えば、制御回路８は、非選択のカラムユニットＣＵ及びメモリセルユニット１０に対応するラッチユニット３４１内の一部のラッチ５０を待機状態（スタンバイ状態）にする。
ラッチユニット３４１内の複数のラッチのうち、下位データラッチ５０Ｃ及びキャッシュラッチ５０Ｄは、キャッシュ読み出しに用いられる。それゆえ、制御回路８は、カラムユニットＣＵ及びメモリセルユニット１０が非選択状態であっても、下位データラッチ５０Ｃ及びキャッシュラッチ５０Ｄをアクティブにし、ラッチ５０Ｃ，５０Ｄに動作のための電力を供給する。
一方、ラッチユニット３４１内の複数のラッチのうち、テンポラリラッチ５０Ａ及び上位データラッチ５０Ｂは、カラムユニットＣＵ及びメモリセルユニット１０が非選択状態であれば、駆動されなくともよい。それゆえ、制御回路８は、非選択のカラムユニットＣＵ及びメモリセルユニット１０に対応するテンポラリラッチ５０Ａ及び上位データラッチ５０Ｂを、非アクティブにし、それらのラッチ５０Ａ，５０Ｂに対する電力の供給を低減する。
例えば、ラッチ５０がスタンバイ状態（待機状態又は非アクティブ状態）にされる場合、制御回路８は、制御信号ＦＩＶＥＯＮに基づいて、所定のラッチ５０をアクティブ状態からスタンバイ状態にする動作を制御する。
制御回路８は、例えば、“Ｌ”レベルの制御信号に基づいて、駆動スイッチとしてのｐ型トランジスタ５５，５６のゲートに、ｐ型トランジスタがオフする電位ＶＤＤＡ（例えば、電源電位）を印加し、フリップフロップＦＦに対する駆動電位ＶＤＤＳＡの印加を停止する。また、制御回路８は、転送ゲートとしてのｎ型トランジスタ５３，５４の両方をオンし、両方のノードｎ１，ｎ２を接地電位（“Ｌ”レベル）に接続する。
これによって、フリップフロップＦＦのノードｎ１，ｎ２の電位レベルは、“Ｌ”レベルになり、ラッチ５０のフリップフロップＦＦ内において、フリップフロップＦＦを形成しているｎ型トランジスタ５１ｎ，５２ｎはオフし、フリップフロップＦＦを形成しているｐ型トランジスタ５１ｐ，５２ｐはオンする。
ここで、ｎ型トランジスタのオフリーク電流は、ｐ型トランジスタのオフリーク電流より十分小さいものとして説明する。なお、ｐ型トランジスタのオフリーク電流がｎ型トランジスタのオフリーク電流より大きい場合でも、ｐ型トランジスタのゲート電極に印加される制御信号ＳＬＬ，ＳＬＩとして、電位ＶＤＤＳＡよりも高い電圧を加えることによって、ｐ型トランジスタのオフリーク電流をｎ型トランジスタのオフリーク電流よりも減らすことが可能である。
ここで、ラッチ５０に“Ｈ”レベル、または、“Ｌ”レベルを保持したままスタンバイ状態になると、オフリーク電流の大きさは、直列接続された２個のｐ型トランジスタのリーク電流と直列接続された１個のｐ型トランジスタと１個のｎ型トランジスタとのリーク電流の和になる。
本実施形態では、ラッチ５０のスタンバイ時において、ラッチ５０の両方のノードｎ１，ｎ２が“Ｌ”レベルに設定される場合、ラッチ５０内で生じるリーク電流の大きさは、２つのｐ型トランジスタ（駆動スイッチ）５５，５６のオフリーク電流によって実質的に決まる。スタンバイ状態のラッチ５０において、２つのｐ型トランジスタ５５，５６のオフリーク電流に応じた電力が、消費される。すなわち、ｐ型トランジスタのオフリーク電流がｎ型トランジスタのオフリーク電流よりも小さい場合、２個のｐ型トランジスタの直列接続と１個のｐ型トランジスタと１個のｎ型トランジスタとの直列接続を並列に接続した場合におけるオフリーク電流の消費電力よりも、２個のｐ型トランジスタの直列接続を並列に接続した場合のオフリーク電流の消費電力は、少なくなる。
また、従来のように、ラッチ５０が“Ｈ”レベル、または、“Ｌ”レベルのデータを保持したままの状態において、その状態におけるオフリーク電流の大きさは、直列接続された１個のｐ型トランジスタと１個のｎ型トランジスタのリーク電流の和になる。すなわち本実施形態では、従来技術よりもオフリーク電流を減らすことができる。
また、本実施形態のフラッシュメモリのページバッファ回路３４に用いられるラッチ５０において、ラッチ５０が含むフリップフロップのノードｎ１，ｎ２を“Ｌ”レベルに設定することによって、ラッチ５０をラッチ５０のデータ保持状態を継続する場合や他の回路構成のラッチ（例えば、クロックドインバータを用いたラッチ）が用いられた場合に比較して、スタンバイ状態のラッチ５０、そのラッチ５０を含むラッチユニット３４１及びパージバッファ回路３４の消費電力を低減できる。
この際、キャッシュ読み出しに用いられるラッチ（例えば、下位データラッチ、キャッシュラッチ）は、データ保持状態（アクティブ状態）が継続されている。それゆえ、本実施形態において、フラッシュメモリの動作速度の劣化は抑制される。
また、メモリセルアレイ１内に不良カラムユニット又は不良カラムが生じる場合がある。この場合、制御回路８は、記憶された不良カラムユニット及び不良カラムの情報、不良カラムユニット及び不良カラムに対する制御信号、又は、リダンダンシ（冗長カラム）に対する制御信号に基づいて、不良カラムに対応するラッチユニット３４１内のラッチ５０内の駆動スイッチ５５，５６をオフ状態にし、フリップフロップＦＦのノードｎ１，ｎ２の電位レベルを“Ｌ”レベルに設定する。これによって、不良カラムユニット及び不良カラムに対応するラッチユニット（ページバッファ回路）内のラッチ５０に生じる消費電力を、削減できる。
また、本実施形態のように、リーク電流を低減できることに伴って、リーク電流に起因するノイズを低減できる。
メモリの記憶容量の増大に伴って、カラムユニットＣＵ及びメモリセルユニット１０に対応するラッチユニット３４１の個数及びラッチユニット３４１内のラッチ５０の個数が、増大する傾向がある。そのため、本実施形態のように、データ保持状態を継続させておかなくともよい（データを破壊してもよい）ラッチをスタンバイ状態（電力遮断状態）にすることによって、フラッシュメモリの消費電力やノイズを低減させることは、有効である。
したがって、本実施形態の半導体メモリによれば、メモリの消費電力を低減できる。
（ｂ） 動作
図４乃至図６を参照して、本実施形態の半導体メモリ（フラッシュメモリ）の動作について、説明する。なお、本実施形態のフラッシュメモリの動作の説明に関して、図１乃至図３も適宜用いる。
以下、本実施形態のフラッシュメモリの動作は、メモリセルアレイに対するデータの入出力時のカラム制御回路３の動作に関して、主に説明する。尚、カラム制御回路３によるカラムの制御は、メモリセルアレイ１（カラムユニットＣＵ）に対するデータの入出力方向（データの転送順序）が異なるのみで、メモリセルアレイに対するデータの入力（メモリの書き込み動作）においても、或いは、メモリセルアレイからのデータの出力（メモリの読し出し動作）においても、実質的に同じである。それゆえ、メモリの書き込み動作／読み出し動作の詳細な説明は、省略する。
図４は、本実施形態のフラッシュメモリの動作例を示すフローチャートである。図５及び図６は、本実施形態のフラッシュメモリの動作例を示すタイミングチャートである。
図４に示されるように、メモリセルアレイ１に対して、データの入力又は出力が外部から要求されたとき、書き込みコマンド又は読み出しコマンドが、制御信号入力端子２０Ａを介して、外部から制御回路８へ入力される（ステップＳＴ０）。このコマンドの入力とともに、アドレス信号入力端子２０Ｃを介して、アドレス信号（物理アドレス）が、アドレスバッファ９へ入力される。例えば、書き込みコマンドが入力された場合、外部からのデータが、コマンドやアドレス信号とともに、データ入出力端子２０Ｂを経由して、データ入出力バッファ７に入力される。
コマンド及びアドレス信号の入力によって、制御回路８は、ロウ制御回路２及びカラム制御回路３を駆動させる。これによって、アドレス信号が示すブロックＢＬＫ、ページＰＧ、カラムユニットＣＵ及びメモリセルユニット１０が、活性化される。例えば、フラッシュメモリにおいて、データの書き込み時又はデータの読み出し時、１ページＰＧ分のデータが、メモリセルアレイの所定のアドレスに書き込まれる、又は、読み出される。尚、以下では、カラムの制御／駆動単位として、カラムユニットＣＵ及びメモリセルユニット１０を用いるが、上述の“ＣＯＬ”が制御／駆動単位として用いられてもよい。
電位生成回路６は、入力されたコマンドに応じて、書き込み電位、読み出し電位、非選択電位などを生成する。また、電位生成回路６は、ソース制御回路４及びウェル制御回路５に対する電位を生成する。ソース線制御回路４及びウェル制御回路５は、電位生成回路６によって生成された電位を、ソース線及びウェルに印加する。
ロウ制御回路２は、制御回路８による制御（コマンド）及びアドレス信号に基づいて、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、ロウアドレスが示すブロック（以下、選択ブロックとよぶ）ＢＬＫ及びページ（以下、選択ページとよぶ）ＰＧを、アクティブにする。そして、ロウ制御回路２は、所定の電位を、所定のワード線及びセレクトゲート線に、転送及び印加する。
カラム制御回路３は、制御回路８による制御（コマンド）及びアドレス信号に基づいて、メモリセルアレイ１のカラムユニットＣＵ及びメモリセルユニット１０を制御する。カラムデコーダ３０及びその内部のローカルカラムデコーダ３０１は、カラムアドレスが示すカラムユニット（以下、選択カラムユニットとよぶ）ＣＵ及びメモリセルユニット（以下、選択メモリセルユニット又は選択ビット線とよぶ）１０のアクティブ／非アクティブ状態を制御する。
制御回路８内の動作状況検知ユニット８１は、制御信号やアドレスに基づいて、カラムユニットＣＵ及びメモリセルユニット１０の動作状況を検知する（ステップＳＴ１）。
例えば、制御回路８は、ビジー／レディ信号ＢＵＳＹｎ、ビジー／レディ信号ＢＵＳＹｎに対応するファイブオン信号ＦＩＶＥＯＮ、入力されたカラムアドレス、カラムデコーダ３０及びローカルカラムデコーダ３０１に対する駆動状況などに基づいて、メモリセルアレイ１、カラムユニットＣＵ又はメモリセルユニット１０がアクティブであるか、非アクティブであるかを検知する。
検知結果に基づいて、動作状況検知ユニット８１が、カラムユニットＣＵ及びメモリセルユニット１０が動作対象である（選択されている、アクティブである）と判別した場合、そのカラムユニットＣＵ及びメモリセルユニット１０に対応するカラム制御回路３内の各回路は、制御回路８によって、アクティブにされ、駆動される（ステップＳＴ２）。
一方、検知結果に基づいて、動作状況検知ユニット８１が、カラムユニットＣＵ及びメモリセルユニット１０が動作対象でない、又は、カラムユニットＣＵ及びメモリセルユニット１０に対する動作が完了したと、判別した場合、制御回路８は、そのカラムユニットＣＵ及びメモリセルユニット１０（ビット線ＢＬ）に対応するカラム制御回路３内の各回路を、スタンバイ状態（非アクティブ状態）にする（ステップＳＴ３）。
以下では、ファイブオン信号ＦＩＶＥＯＮによって、ページバッファ回路３４内のラッチ５０のアクティブ状態／スタンバイ状態が、制御される場合を例示して、本実施形態のフラッシュメモリの動作について、説明する。
図５は、ページバッファ回路３４が含んでいるラッチユニット３４１内のラッチ５０が、制御回路８の制御によって、アクティブ状態からスタンバイ状態（非アクティブ状態又は待機状態ともよぶ）に遷移させる動作におけるタイミングチャートを示している。以下では、回路（ここでは、ラッチ５０）をアクティブ状態からスタンバイ状態にする動作のことを、スタンバイ動作とよぶ。
例えば、ラッチユニット３４１内の複数のラッチ５０のうち、下位データラッチ５０Ｃ及びキャッシュメモリ５０Ｄは、メモリに対するキャッシュ読み出しを考慮して、アクティブ状態が維持されることが好ましい。一方、センスアンプユニット３２１に対するテンポラリラッチ５０Ａや上位データラッチ５０Ｂは、スタンバイ状態にしてもよい。ここでは、ラッチユニット３４１内のテンポラリラッチ５０Ａ及び上位データラッチ５０Ｂに対して、スタンバイ動作が実行される場合について、説明する。
例えば、ファイブオン信号ＦＩＶＥＯＮは、ビジー信号ＢＵＳＹｎと実質的に相補の関係で信号レベルが変化する制御信号である。
図５に示されるように、ビジー信号ＢＵＳＹｎが“Ｌ”レベルから“Ｈ”レベルに遷移するのに同期して、ファイブオン信号ＦＩＶＥＯＮは、“Ｈ”レベルから“Ｌ”レベルに遷移する。
ファイブオン信号ＦＩＶＥＯＮが“Ｌ”レベルに遷移した後、データバススイッチ９０の制御信号ＤＳＷが、“Ｌ”レベルから“Ｈ”レベルに、制御回路８の制御によって、設定される。これによって、データバススイッチ９０がオンし、複数のラッチ５０Ａ，５０Ｂ，５０Ｃが接続された共通配線９９は、データバスＤＢＵＳに接続される。例えば、データバスＤＢＵＳの電位レベルは、“Ｌ”レベルに設定されている。
例えば、スタンバイ動作は、複数（例えば、１６個）のメモリセルユニット１０（ビット線ＢＬ）を１つの制御単位として実行される。この場合、ラッチ５０は、各メモリセルユニット１０に対応するように設けられているので、１６個のテンポラリラッチ５０Ａ及び１６個の上位データラッチ５０Ｂが、スタンバイ状態にされる。尚、１６個以上のラッチユニットに対して、同時にスタンバイ動作が実行されてもよい。
例えば、制御信号ＤＳＷの信号レベルが“Ｈ”レベルに設定された後、テンポラリラッチ（ＳＤＬ）５０Ａに対する制御信号ＳＬＬ＜１５：０＞及び制御信号ＳＬＩ＜１５：０＞の信号レベル（電位レベル）が、制御回路８によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。“Ｈ”レベルに対応する電位ＶＤＤＡが、テンポラリラッチ５０Ａ内の駆動スイッチとしてのｐ型トランジスタ５５ｐＡ，５６ｐＡのゲートに印加され、ｐ型トランジスタ５５ｐＡ，５６ｐＡは、オフする。オフ状態の駆動スイッチ５５ｐＡ，５６ｐＡによって、テンポラリラッチ５０ＡのフリップフロップＦＦＡに対する駆動電位ＶＤＤＳＡの印加が、遮断される。
これと実質的に同時に、上位データラッチ（ＵＤＬ）５０Ｂに対する制御信号ＵＬＬ＜１５：０＞及び制御信号ＵＬＩ＜１５：０＞の信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。“Ｈ”レベルに対応する電位ＶＤＤＡが、上位データラッチ５０Ｂ内の駆動スイッチとしてのｐ型トランジスタ５５ｐＢ，５６ｐＢのゲートに印加され、ｐ型トランジスタ５５ｐＢ，５６ｐＢは、オフする。オフ状態の駆動スイッチ５５ｐＢ，５６ｐＢによって、上位データラッチ５０ＢのフリップフロップＦＦＢに対する駆動電位ＶＤＤＳＡの印加が、遮断される。
駆動スイッチ５５，５６がオフされた後、テンポラリラッチ５０Ａの制御信号ＳＬＬ＜１５：０＞及び制御信号ＳＬＩ＜１５：０＞が、制御回路８の制御によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。テンポラリラッチ５０Ａ内の転送ゲートとしてのｎ型トランジスタ５３Ａ，５４Ａのゲートに、“Ｈ”レベルの電位が印加され、２つの転送ゲート５３Ａ，５４Ａはオンする。
これと実質的に同時に、上位データラッチ５０Ｂの制御信号ＵＬＬ＜１５：０＞及び制御信号ＵＬＩ＜１５：０＞の信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。上位データラッチ５０Ｂ内の転送ゲートとしてのｎ型トランジスタ５３Ｂ，５４Ｂのゲートに、“Ｈ”レベルの電位が印加され、２つの転送ゲート５３Ｂ，５４Ｂはオンする。
テンポラリラッチ５０Ａ及び上位データラッチ５０Ｂの転送ゲート５３，５４がオンされることによって、各ラッチ５０Ａ，５０Ｂのノードｎ１，ｎ２は、オン状態のデータバススイッチ９０を介して、“Ｌ”レベル（Ｖｓｓ）のデータバスＤＢＵＳに接続される。
これによって、テンポラリラッチ５０Ａ及び上位データラッチ５０Ｂ内のフリップフロップＦＦのノードｎ１，ｎ２の両方が、“Ｌ”レベルになる。この結果として、テンポラリラッチ５０Ａ及び上位データラッチ５０Ｂ内のフリップフロップＦＦにおいて、両方のｎ型トランジスタ５１ｎ，５２ｎがオフし、両方のｐ型トランジスタ５１ｐ、５２ｐがオンする。ここで、ノードｎ１，ｎ２が、“Ｌ”レベルになっているので、ノードｎ１、ｎ２から電界効果トランジスタ５１ｎＡ，５２ｎＡを介して流れる貫通電流を防止することができる。
このように、メモリセルアレイ１内の各ラッチユニット３４１が含んでいる複数のラッチ５０のうち、テンポラリラッチ５０Ａ及び上位データラッチ５０Ｂが、スタンバイ状態にされる。但し、テンポラリラッチ５０Ａ及びデータラッチ５０Ｂのデータは、破壊される。
一方、テンポラリラッチ５０Ａ及び上位データラッチ５０Ｂに対するスタンバイ動作中において、例えば、下位データラッチ（ＬＤＬ）５０Ｃの制御信号ＬＬＬ＜１５：０＞及び制御信号ＬＬＩ＜１５：０＞は、“Ｌ”レベル（電位ＶＳＳ）に設定されている。これによって、下位データラッチ５０Ｃ内の駆動スイッチ（ｐ型トランジスタ）５５Ｃ，５６Ｃはオンし、フリップフロップＦＦＣに駆動電位ＶＤＤＳＡが印加される。
また、下位データラッチ５０Ｃの制御信号ＬＴＬ＜１５：０＞及び制御信号＜１５：０＞は、“Ｌ”レベルに設定されている。これによって、下位データラッチ５０Ｃ内の転送ゲート（ｎ型トランジスタ）５３，５４は、オフする。これによって、下位データラッチ５０Ｃのノードｎ１Ｃ，ｎ２Ｃは、データバスＤＢＵＳから電気的に分離される。
このように、各ラッチユニット３４１が含んでいる複数のラッチ５０のうち、アクティブ状態が継続される下位データラッチ５０Ｃ及びキャッシュラッチ５０Ｄは、データが破壊されずに、所定のデータを保持し続ける。
上述のように、ラッチユニット３４１のラッチ５０がスタンバイ状態にされた場合、スタンバイ状態のラッチ５０Ａ，５０Ｂのリーク電流は、ｐ型トランジスタ５１ｐ，５２ｐのオフリーク電流によって、実質的に決まる。これによって、本実施形態のフラッシュメモリに用いられるラッチ５０の消費電力は、ラッチのデータ保持状態や他の回路構成のラッチに比較して、低減される。例えば、２０μＡ程度のリーク電流が、削減される。
尚、不良カラムユニットＣＵ及び不良カラムに対応するラッチ５０に対して、不良カラムの情報及びその情報に対応した制御信号（enable/disable）に基づいて、そのラッチユニットが含んでいる全てのラッチに、上述の動作を実行してもよい。これによって、不良カラムユニット及び不良カラムに対応するラッチ５０のリーク電流を削減できる。
スタンバイ状態の回路（ここでは、ページバッファ回路３４内のラッチ５０）が、コマンドの入力や所定の動作シーケンスに基づいて動作対象として復帰させる場合、スタンバイ状態の回路をアクティブ状態にする動作が実行される（ステップＳＴ４）。
図６は、ラッチユニット３４１内のラッチ５０がスタンバイ状態からアクティブ状態に遷移させる動作におけるタイミングチャートを示している。ラッチユニット３４１をスタンバイ状態からアクティブ状態に遷移させる動作のことを、以下では、リカバリィ（Recovery）動作（復帰動作）とよぶ。
リカバリィ動作は、例えば、電位生成回路による電位生成（Pump wait）中に実行される。例えば、リカバリィ動作は、ピーク電流の低減させるために、ラッチ５０ごと及びラッチ５０内の構成ごとに、タイミングをずらして、時分割で実行される。
例えば、図６に示されるように、ファイブオン信号ＦＩＶＥＯＮが、ビジー信号ＢＵＳＹｎに同期して、“Ｌ”レベルから“Ｈ”レベルに遷移することによって、スタンバイ状態のラッチ５０に対するリカバリィ動作が開始される。
ラッチ５０のリカバリィ動作の開始時、データバススイッチ９０に対する制御信号ＤＳＷは“Ｈ”レベルに設定され、リカバリィ動作の対象のラッチ５０とデータバスＤＢＵＳとは、電気的に接続されている。
図６に示されるように、リカバリィ動作が開始されると、複数のテンポラリラッチ（ＳＤＬ）５０Ａの電界効果トランジスタ５５Ａ，５６Ａに対する制御信号ＳＴＬ＜１５：０＞，ＳＴＩ＜１５：０＞が、制御回路８によって、“Ｈ”レベルから“Ｌ”レベルに遷移される。
この際、１６個の制御単位（例えば、メモリセルユニット）に対応する全ての制御信号ＳＴＬの信号レベル（電位レベル）が、一括に“Ｌ”レベルにされずに、複数のラッチ５０Ａのうち偶数番目の制御単位に対応する制御信号ＳＴＬ＜０＞，＜２＞，＜４＞・・・＜１４＞（以下、ＳＴＬｅｖｅｎと表記する）の信号レベルが、“Ｌ”レベルにされる。そして、複数のラッチ５０Ａのうち奇数番目の制御信号ＳＴＬ＜１＞，＜３＞，＜５＞・・・＜１５＞（以下、ＳＴＬｏｄｄと表記する）の信号レベルは、偶数番目の制御信号が、“Ｌ”レベルになるまで、“Ｈ”レベルに維持される。そして、偶数番目の制御信号ＳＴＬｅｖｅｎが、“Ｌ”レベルに遷移された後、奇数番目の制御信号ＳＴＬｏｄｄが、“Ｌ”レベルに遷移される。
これによって、複数のラッチ５０に対するリカバリィ動作において、ピーク電流の発生タイミングが重複することを回避することによって、大きなピーク電流が一度に発生することが、防止される。
制御信号ＳＴＬ＜１５：０＞が“Ｌ”レベルに設定されることによって、テンポラリラッチ５０Ａ内の転送ゲート（ｎ型トランジスタ）５３Ａが、オフ状態になる。テンポラリラッチ５０Ａ内のフリップフロップＦＦＡのノードｎ１Ａは、“Ｌ”レベルの配線から電気的に分離される。
例えば、偶数番目の制御信号ＳＴＬｅｖｅｎ及び奇数番目の制御信号ＳＴＬｏｄｄのそれぞれが“Ｌ”レベルに遷移されている期間中に、他の制御信号（ここでは、制御信号ＳＬＬ）が、“Ｌ”レベルに遷移される。
例えば、複数の上位データラッチ５０Ａうち駆動スイッチとしてのｐ型トランジスタ５５の制御信号ＳＬＬ＜１５：０＞において、偶数番目の制御信号ＳＬＬｅｖｅｎ（ＳＬＬ＜０＞，ＳＬＬ＜２＞・・・）が、偶数番目の制御信号ＳＴＬｅｖｅｎの信号レベルが遷移される時間と奇数番目の制御信号ＳＴＬｏｄｄの信号レベルが遷移されている時間との間に、ピーク電流が発生するタイミングが重複しないように、“Ｈ”レベルから“Ｌ”レベルに遷移される。
その後、他の制御信号と信号レベルの遷移のタイミングが重複しないように、奇数番目の制御信号ＳＬＬｏｄｄ（ＳＬＬ＜１＞，ＳＬＬ＜３＞・・・）が、“Ｈ”レベルから“Ｌ”レベルに遷移される。
これによって、制御信号ＳＬＬ＜１５：０＞が“Ｌ”レベルに設定されることによって、テンポラリラッチ５０Ａ内の電界効果トランジスタ（駆動スイッチ）５５Ａが、オン状態になる。ここで、電界効果トランジスタ５５Ａがオンとなっているときに、ノードｎ１Ａ，ｎ２Ａが“Ｌ”レベルになっているので、電界効果トランジスタ５１ｎＡはオフしている。その結果として、電位ＶＤＤＳＡの電位レベルから電位ＶＳＳＳＡの電位レベルに流れる貫通電流を防止することができる。また、フリップフロップＦＦの一方のインバータ（ｐ型トランジスタ５１ｐ）に、駆動電位ＶＤＤＳＡが印加される。その結果として、ノードｎ１Ａが“Ｈ”レベルになり、電界効果トランジスタ５２ｐＡがオフ、電界効果トランジスタ５２ｎＡがオンする。
例えば、ノードｎ２Ａに接続された転送ゲート５４Ａに対しても、偶数番目の制御単位に対応する制御信号ＳＬＩｅｖｅｎ（ＳＬＩ＜０＞，ＳＬＩ＜２＞・・・）と奇数番目の制御単位に対応する制御信号ＳＬＩｏｄｄ（ＳＬＩ＜１＞，ＳＬＩ＜３＞・・・）とが、異なるタイミングで、“Ｌ”レベルに設定される。ここで、電界効果トランジスタ５５Ａがオンとなっているときに、ノードｎ１Ａが“Ｈ”レベルになっているので、電界効果トランジスタ５２ｐＡはオフしている。その結果として、電位ＶＤＤＳＡのレベルから電位ＶＳＳＳＡのレベルに流れる貫通電流を防止できる。また、転送ゲート（ｎ型トランジスタ）５４Ａが、偶数番目及び奇数番目の制御単位ごとに、それぞれ分散して、オフ状態になり、各ラッチ５０内のフリップフロップＦＦＡのノードｎ２Ａは、“Ｌ”レベルのデータバスから電気的に分離される。
また、複数の上位データラッチ５０Ａにおける駆動スイッチ５６Ａに対して、偶数番目の制御信号ＳＴＩｅｖｅｎ（ＳＬＩ＜０＞，ＳＬＩ＜２＞，・・・）及び奇数番目の制御信号ＳＴＩｏｄｄ（ＳＬＩ＜０＞，ＳＬＩ＜２＞，・・・）が、異なるタイミングで“Ｈ”レベルから“Ｌ”レベルに設定される。
これによって、各上位データラッチ５０Ａの駆動スイッチ（ｐ型トランジスタ）５６Ａが、オン状態となり、フリップフロップＦＦＡの一方のインバータ（ｐ型トランジスタ５２ｐ）に、駆動電位ＶＤＤＳＡが印加される。
尚、各制御信号ＳＴＬ，ＳＬＬ，ＳＬＩ，ＳＴＩ間において、ピーク電流の低減のため、各制御信号ＳＴＬ，ＳＬＬ，ＳＬＩ，ＳＴＩの信号レベルが“Ｈ”レベルから“Ｌ”レベルに遷移される時間が一致しないように、信号レベルを遷移させるタイミングをずらすように、制御されることが好ましい。また、制御信号ＳＴＬ，ＳＬＬ，ＳＬＩ，ＳＴＩの順番で信号レベルが“Ｈ”レベルから“Ｌ”レベルに遷移されることにより、電位ＶＤＤＳＡの電位レベルから電位ＶＳＳＳＡの電位レベルに流れる貫通電流を防止できる。なお、電位ＶＤＤＳＡから電位ＶＳＳＳＡに貫通電流が流れない順序であれば、この順序に限られない。
以上のように、テンポラリラッチ５０Ａに対するリカバリィ動作によって、テンポラリラッチ５０Ａがスタンバイ状態からアクティブ状態になる。
図６に示されるように、テンポラリラッチ５０Ａに対するリカバリィ動作が実行された後、上位データラッチ（ＵＤＬ）５０Ｂに対するリカバリィ動作が開始される。尚、図６において、テンポラリラッチ５０Ａに対するリカバリィ動作が実行されてから、上位データラッチ５０Ｂに対するリカバリィ動作が実行される例が示されているが、この順序に限定されない。
テンポラリラッチ５０Ａのリカバリィ動作と実質的に同様に、上位データラッチ５０Ｂを形成する構成素子の制御信号ＵＴＬ＜１５：０＞，ＵＬＬ＜１５：０＞，ＵＬＩ＜１５：０＞，ＵＴＩ＜１５：０＞のそれぞれが、偶数番目及び奇数番目の制御単位ごとにピーク電流の発生タイミングが分散するように、“Ｈ”レベルから“Ｌ”レベルに順次遷移される。
上位データラッチ５０Ｂ内において、それぞれ異なるタイミングで、偶数番目及び奇数番目の制御信号ＵＴＬ＜１５：０＞，ＵＴＩ＜１５：０＞に対応する転送ゲート（ｎ型トランジスタ）５３Ｂ，５４Ｂがオフ状態になり、偶数番目及び奇数番目の制御信号ＵＬＬ＜１５：０＞，ＵＬＩ＜１５：０＞に対応する駆動スイッチ（ｐ型トランジスタ）５５Ｂ，５６Ｂがオン状態になる。
このように、上位データラッチ５０Ｂに対するリカバリィ動作によって、上位データラッチ５０Ｂがアクティブ状態になる。
リカバリィ動作の対象の各ラッチ５０が、スタンバイ状態からアクティブ状態に遷移した後、データバススイッチ９０に対する制御信号ＤＳＷが“Ｈ”レベルから“Ｌ”レベルに遷移され、データバススイッチ９０は、オフする。これによって、ラッチユニット３４１及びラッチ５０が、データバスＤＢＵＳから電気的に分離される。
これによって、ラッチユニット３４１内において、スタンバイ状態のラッチ５０Ａ，５０Ｂがアクティブ状態にされ、ラッチユニット３４１が駆動される。
例えば、スタンバイ状態からアクティブ状態に遷移した上位データラッチ５０Ｂに対して、下位データラッチ５０Ｃが記憶している下位データに対応する上位データが、読み出されてもよい。
図６に示されるように、リカバリィ動作の対象の複数のラッチ５０及びラッチ５０を形成しているトランジスタを復帰させるタイミングを分散させることによって、リカバリィ動作時に生じるピーク電流を低減できる。
例えば、図６に示される例のように、データユニットが含む２つのラッチ５０に対してリカバリィ動作が実行される場合、リカバリィ動作は、例えば、１μｓ程度の動作期間で実行される。
リカバリィ動作の後、入力されたコマンドに基づいて、所定の動作が実行される。そして、制御回路８は、メモリの動作に応じて、上述のスタンバイ動作及びリカバリィ動作を、ページバッファ回路３４又は他の回路に対して、繰り返し実行する。
図４乃至図６に示されるように、本実施形態のフラッシュメモリの動作が実行される。尚、ここでは、ページバッファ回路３４内のラッチ５０に対する制御回路８による動作が示されているが、センスアンプ回路３２内の内部構成（例えば、センスアンプユニット３２１）やカラムデコーダ３０内の内部構成（例えば、ローカルカラムデコーダ３０１）が、メモリセルアレイのカラムの動作状況に応じて、制御回路５０によって非アクティブ状態（スタンバイ状態）にされてもよい。
本実施形態のフラッシュメモリにおいて、メモリの動作中において、動作対象ではない（選択されていない）回路が、制御回路８によって、スタンバイ状態に設定される。
例えば、ページバッファ回路３４内のラッチユニット３４１が含んでいる複数のラッチ５０において、ラッチユニット３４の非選択時に、データが破壊されてもよいラッチ５０Ａ，５０Ｂが、スタンバイ状態にされる。
ラッチユニット３４１において、ラッチ５０を形成する駆動スイッチ５５，５６を、オフ状態にする。この際、駆動スイッチとしてのｐ型トランジスタ５５，５６のゲートには、電位ＶＤＤＡが印加される。
そして、ラッチ５０の転送ゲート５３，５４としてのｎチャネル型電界効果トランジスタを、オン状態にし、フリップフロップの２つのノードｎ１，ｎ２の電位レベルは、グランド電位（“０”レベル）ＶＳＳにする。
これによって、ラッチ５０のフリップフロップＦＦを形成するｎ型トランジスタの両方が、オフ状態になり、フリップフロップＦＦを形成するｐ型トランジスタ５１ｐ，５２ｐの両方が、オン状態になる。
本実施形態のように、ラッチ５０のフリップフロップＦＦを形成する２つのｎ型トランジスタ５１ｎ，５２ｎがオフ状態にされることによって、ラッチ５０に生じるオフリーク電流の大きさは、ｎ型トランジスタ５１ｎ，５２ｎのリーク電流の影響をほとんど受けずに、ｐ型トランジスタ５５，５６のリーク電流のみで、決定される。それゆえ、本実施形態のフラッシュメモリにおいて、ページバッファ回路３４内のスタンバイ状態のラッチ５０のリーク電流は、データ保持状態のラッチや他の回路構成のラッチに比較して、リーク電流を低減できる。
したがって、本実施形態のフラッシュメモリによれば、ページバッファ回路３４１が含む複数のラッチ５０をスタンバイ状態に設定することによって、メモリの消費電力を低減できる。
また、本実施形態のように、リーク電流を低減できることによって、そのリーク電流に起因するノイズの影響も抑制される。
本実施形態のフラッシュメモリの動作において、ラッチユニット３４１内のスタンバイ状態のラッチ５０及びそのラッチの構成素子に対してリカバリィ動作が実行される際に、制御信号の遷移のタイミングが、例えば、ラッチごとに、或いは、偶数番目又は奇数番目の制御単位に対応する構成素子ごとに、時分割される。
これによって、リカバリィ動作時のピーク電流の発生タイミングが、分散される。この結果として、本実施形態のフラッシュメモリは、スタンバイ状態の回路（ここでは、ラッチユニット３４１内のラッチ５０）に対するリカバリィ動作時に発生するピーク電流を、低減できる。
以上のように、本実施形態の半導体メモリ及びその動作によれば、メモリの消費電力を低減できる。
［その他］
本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ（Resistive RAM）及びＰＣＲＡＭ（Phase Change RAM）のようなメモリにも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリセルアレイ、２：ロウ制御回路、３：カラム制御回路、８：制御回路、３０：カラムデコーダ、３２：センスアンプ回路、３４：データキャッシュ回路。

Claims (3)

  1. データを記憶可能な複数のメモリセルを含むメモリセルアレイと、
    複数の第１のトランジスタと外部からのデータ又は前記メモリセルからのデータを保持可能な第１のフリップフロップとを有する第１のラッチと、
    複数の第２のトランジスタと外部からのデータ又は前記メモリセルからのデータを保持可能な第２のフリップフロップとを有する第２のラッチと、
    ビジー／レディ信号が第１の電圧から第２の電圧に遷移したとき、前記複数の第１のトランジスタをオフすることにより前記第１のラッチを非アクティブ状態にし、前記第２のラッチをアクティブ状態のままとする制御回路と、
    を備え、
    前記第２の電圧が前記第１の電圧よりも高いことを特徴とする半導体メモリ。
  2. 前記第１のフリップフロップは、
    第１及び第２のｎチャネル型トランジスタと第１及び第２のｐチャネル型トランジスタとを含み、
    前記複数の第１のトランジスタは、
    前記第１のｐチャネル型トランジスタに対する駆動電位の印加を制御する第１の駆動スイッチと、
    前記第２のｐチャネル型トランジスタに対する駆動電位の印加を制御する第２の駆動スイッチである
    ことを特徴とする請求項１に記載の半導体メモリ。
  3. 複数の前記第１のラッチを備え、
    前記ビジー／レディ信号が前記第２の電圧から前記第１の電圧に遷移したとき、前記制御回路は、前記複数の第１のラッチを異なるタイミングでアクティブ状態にすることを特徴とする請求項１又は請求項２に記載の半導体メモリ。
JP2011076285A 2011-03-30 2011-03-30 半導体メモリ Expired - Fee Related JP5426600B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011076285A JP5426600B2 (ja) 2011-03-30 2011-03-30 半導体メモリ
US13/432,708 US8797807B2 (en) 2011-03-30 2012-03-28 Semiconductor memory and semiconductor memory control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011076285A JP5426600B2 (ja) 2011-03-30 2011-03-30 半導体メモリ

Publications (2)

Publication Number Publication Date
JP2012212479A JP2012212479A (ja) 2012-11-01
JP5426600B2 true JP5426600B2 (ja) 2014-02-26

Family

ID=46927104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011076285A Expired - Fee Related JP5426600B2 (ja) 2011-03-30 2011-03-30 半導体メモリ

Country Status (2)

Country Link
US (1) US8797807B2 (ja)
JP (1) JP5426600B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070444B2 (en) 2013-02-28 2015-06-30 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014186772A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体記憶装置、コントローラ、及びメモリシステム
JP2014186787A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
KR20160074929A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10366739B2 (en) 2017-06-20 2019-07-30 Sandisk Technologies Llc State dependent sense circuits and sense operations for storage devices
JP2019036374A (ja) * 2017-08-14 2019-03-07 東芝メモリ株式会社 半導体記憶装置
US10510383B2 (en) 2017-10-03 2019-12-17 Sandisk Technologies Llc State dependent sense circuits and pre-charge operations for storage devices
JP2019117676A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 メモリシステム
US11562791B1 (en) * 2021-08-09 2023-01-24 Micron Technology, Inc. Memory devices with four data line bias levels

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3102179B2 (ja) 1993-01-07 2000-10-23 株式会社日立製作所 半導体集積回路
JP3062730B2 (ja) * 1996-07-10 2000-07-12 株式会社日立製作所 不揮発性半導体記憶装置および書込み方法
JPH10334681A (ja) * 1997-03-31 1998-12-18 Hitachi Ltd 半導体記憶装置および不揮発性半導体記憶装置ならびにそのデータ読出し方法
JP4550854B2 (ja) * 2000-03-08 2010-09-22 株式会社東芝 不揮発性半導体記憶装置
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP3875570B2 (ja) * 2001-02-20 2007-01-31 株式会社東芝 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
JP3851865B2 (ja) * 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
JP3591530B2 (ja) 2002-08-08 2004-11-24 株式会社日立製作所 半導体集積回路
JP3920768B2 (ja) * 2002-12-26 2007-05-30 株式会社東芝 不揮発性半導体メモリ
US7372730B2 (en) * 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
DE112004002928T5 (de) 2004-07-29 2007-08-09 Spansion LLC, Santa Clara Verfahren zum Steuern der Initialisierung eines nicht-flüchtigen Speicherbauelements und nicht-flüchtiges Speicherbauelement
US7079434B2 (en) * 2004-09-02 2006-07-18 Micron Technology, Inc. Noise suppression in memory device sensing
KR100567158B1 (ko) * 2005-01-10 2006-04-03 삼성전자주식회사 캐쉬기능을 가지는 와이어드 오어 타입의 페이지 버퍼 및이를 포함하는 불휘발성 반도체 메모리 장치, 그리고,이를 이용한 프로그램 방법
US7917685B2 (en) * 2006-05-04 2011-03-29 Micron Technology, Inc. Method for reading a multilevel cell in a non-volatile memory device
JP5032155B2 (ja) * 2007-03-02 2012-09-26 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム
JP2009054246A (ja) * 2007-08-28 2009-03-12 Toshiba Corp 半導体記憶装置
JP2009158015A (ja) * 2007-12-26 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
US7813212B2 (en) * 2008-01-17 2010-10-12 Mosaid Technologies Incorporated Nonvolatile memory having non-power of two memory capacity
JP4937219B2 (ja) 2008-09-17 2012-05-23 株式会社東芝 不揮発性半導体記憶装置
JP5086972B2 (ja) * 2008-11-06 2012-11-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法
JP2010118123A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 半導体記憶装置
KR101076079B1 (ko) * 2009-02-02 2011-10-21 주식회사 하이닉스반도체 페이지 버퍼 회로 및 불휘발성 메모리 소자
KR101003866B1 (ko) * 2009-05-29 2010-12-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 비트라인 누설 전류 테스트 방법
KR101049663B1 (ko) * 2009-06-08 2011-07-14 주식회사 하이닉스반도체 페이지 버퍼 회로와 이를 구비한 불휘발성 메모리 소자 및 그 동작 방법
KR101046805B1 (ko) * 2009-06-12 2011-07-05 주식회사 하이닉스반도체 불휘발성 메모리 소자의 페이지 버퍼 및 이의 프로그램 검증 방법
KR101010468B1 (ko) * 2009-06-29 2011-01-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
JP2011044200A (ja) * 2009-08-20 2011-03-03 Toshiba Corp 不揮発性半導体記憶装置
JP2011123964A (ja) * 2009-12-11 2011-06-23 Toshiba Corp 半導体記憶装置
JP2011129176A (ja) 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
JP5631750B2 (ja) * 2010-03-19 2014-11-26 株式会社東芝 複合メモリ
KR20120005826A (ko) * 2010-07-09 2012-01-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2012027966A (ja) * 2010-07-20 2012-02-09 Toshiba Corp 不揮発性半導体記憶装置
KR101196983B1 (ko) * 2010-09-06 2012-11-02 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 독출 방법

Also Published As

Publication number Publication date
JP2012212479A (ja) 2012-11-01
US8797807B2 (en) 2014-08-05
US20120250425A1 (en) 2012-10-04

Similar Documents

Publication Publication Date Title
JP5426600B2 (ja) 半導体メモリ
JP6164713B1 (ja) 半導体記憶装置
JP5282607B2 (ja) 抵抗変化型メモリデバイスおよびその動作方法
KR101974686B1 (ko) 혼성 록아웃을 가진 비휘발성 메모리를 위한 콤팩트한 고속 감지 증폭기
US8625376B2 (en) Semiconductor memory device and method of operation the same
US8923074B2 (en) Semiconductor memory device
US9318158B2 (en) Non-volatile memory using bi-directional resistive elements
JP5095802B2 (ja) 半導体メモリ
JP2006302960A (ja) 不揮発性半導体記憶装置
US8488392B2 (en) Semiconductor memory device and method of operating the same
JP2007280547A (ja) 半導体集積回路装置、半導体記憶装置及びそのダイナミックラッチのリフレッシュ方法
JP2012048795A (ja) 不揮発性半導体記憶装置
JP2011129176A (ja) 不揮発性半導体記憶装置
JP2007018596A (ja) 不揮発性半導体記憶装置
JP2016513852A (ja) 高速・低電力センス増幅器
CN110782932A (zh) 每易失性位具有单个非易失性位的非易失性静态随机存取存储器架构
JP2014127220A (ja) 半導体記憶装置
JP4698583B2 (ja) 半導体装置及びその制御方法
JP5938887B2 (ja) 不揮発性メモリセルおよび不揮発性メモリ
JP2013206509A (ja) コンフィギュレーションメモリ
JP5336053B2 (ja) 不揮発性メモリ装置及びその動作方法
JPH09306189A (ja) 不揮発性半導体記憶装置
US20230092551A1 (en) Semiconductor storage device
JP2008299918A (ja) 不揮発性半導体記憶装置及びその不良ブロック置き換え方法
US8279678B2 (en) Method of performing program verification operation using page buffer of nonvolatile memory device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131128

R151 Written notification of patent or utility model registration

Ref document number: 5426600

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees