JP2007018596A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 多値データを高速でかつ高精度に書込むことのできる不揮発性半導体記憶装置を実現する。
【解決手段】 メモリセルのドレイン側ノード（ＤＬａ，ＤＬｃ）に接続される容量素子（Ｃｄａ，Ｃｄｂ）の充電電荷を用いてソースサイドインジェクション方式に従ってデータの書込を行なう。この容量素子（Ｃｄａ，Ｃｄｂ）の容量値を書込データの値に応じて変更する。
【選択図】 図２

Description

この発明は、不揮発性半導体記憶装置に関し、特に、フローティングゲートなどの電荷蓄積層に電荷を注入して書込動作を行なう不揮発性半導体記憶装置のデータ書込に関連する部分の構成に関する。より特定的には、この発明は、多値データ書込時におけるメモリセルのしきい値電圧分布を高精度に制御するための構成に関する。

不揮発性半導体記憶装置は、フローティングゲートなどの電荷蓄積層に蓄積される電荷量に応じてメモリセルトランジスタのしきい値電圧が異なることを利用してデータを記憶する。メモリセルトランジスタのしきい値電圧に応じて、メモリセル選択時に流れる電流量が異なる。このメモリセルを介して流れる電流を検出することにより、データの読出を行なう。

データ書込時においては、メモリセルトランジスタの電荷蓄積層に、記憶情報に応じて電荷（電子）を注入する。このデータ書込時において、メモリセルトランジスタ下部の半導体基板領域表面にチャネルを形成し、このチャネルを流れる電流を加速してホットエレクトロンを生成し、このホットエレクトロンをフローティングゲートなどの電荷蓄積層に注入する。この注入電子の量が多くなると、メモリセルトランジスタのしきい値電圧が高くなる（メモリセルトランジスタがＮチャネルトランジスタの場合）。したがって、注入電子量を調整することにより、しきい値電圧を調整することができる。しきい値電圧を多段階にわたって分布させることにより、しきい値電圧に応じてデータを記憶することができ、多値データを１つのメモリセルトランジスタにより記憶することができる。

このような多値データを記憶する不揮発性半導体記憶装置が、特許文献１（国際公開ＷＯ２００２／０７３６２３号パンフレット）および特許文献２（特開平１１−３３０４３２号公報）に示されている。

特許文献１においては、メモリセルトランジスタと直列にＭＯＳトランジスタが接続される。このＭＯＳトランジスタは、アシストゲートまたワード線電位に応じて導通する選択ゲートとして機能する。アシストゲートの場合、印加電圧に従って下層の半導体基板領域表面にチャネルを形成し、データ読出時の拡散ソース／ドレイン線として機能する。データ書込時においては、アシストゲートは、比較的抵抗の高い導通状態に設定されて、隣接メモリセルトランジスタを電気的に結合する。隣接メモリトランジスタの一方のドレイン領域から他方のメモリセルトランジスタのソース領域に電流を流す。アシストゲート下層のチャネル領域において高電界が生じ、この高電界によりチャネルホットエレクトロンが生成され、メモリセルトランジスタのコントロールゲート（ワード線）に印加される高電圧による生成される垂直方向の電界によりホットエレクトロンがコントロールゲート方向に引き寄せられ、フローティングゲートに電子が注入される。

一方、選択トランジスタの場合、ワード線電位に従って隣接するメモリセルトランジスタをビット線（データ線）に接続し、メモリセルトランジスタに電流が流れる経路を形成する。データの書込時には、選択トランジスタを介してメモリセルトランジスタに電流を供給し、ドレイン高電界によりホットエレクトロンを生成してフローティングゲートに電子を注入する。

この特許文献１においては、これらのメモリセルトランジスタと直列に接続されるＭＯＳトランジスタ（アシストゲート、または選択トランジスタ）のしきい値電圧のばらつきによる書込効率のばらつきを抑制するために、ドレインビット線に一定の大きさの容量を接続し、この容量の充電電荷を用いて書込電流を形成する。

特許文献１は、ＭＯＳトランジスタのしきい値電圧のばらつきによりゲート電流が大きくばらつき、注入電荷量が応じて大きくばらつくのを防止するために、書込特性のばらつきを、電子注入効率のばらつき程度に抑制し、多値データ書込時において各データ値に対するしきい値電圧分布幅を低減して、書込に要する時間を低減することを図る。

特許文献２は、書込データの値に応じて、メモリセルへ供給される書込電流の大きさを調整する。これにより、ドレイン定電圧方式での書込時における書込初期の突入電流によル問題、すなわち、メモリセルへ過電流が供給されて、メモリセルの特性が劣化するという問題を解消することを図る。
国際公開ＷＯ２００２／０７３６２３号パンフレット 特開平１１−３３０４３２号公報

上述の特許文献１においては、メタルビット線と拡散層ビット線の寄生容量を、書込時の電荷を蓄積する容量として利用して、電子の注入量を決定している。したがって、この特許文献１に示される構成においては、選択メモリセルへの注入電子量は、容量の充電電荷量により決定される。したがって、１回の書込（インジェクション）における選択メモリセルのしきい値電圧の変化量は同じである。通常、多値データの書込時においては、しきい値電圧を順次段階的に増大させることにより、データの書込を行なう。

今、４値データ“１１”、“１０”、“００”、“０１”を、それぞれ書込むことを考える。データ“０１”がしきい値電圧が最も高い書込状態に対応し、しきい値電圧が最も低い書込状態がデータ“１０”に対応する状態を考える。データ“１１”を記憶する状態は消去状態に対応する。この消去状態を出発状態として記憶データに応じてメモリセルトランジスタのしきい値電圧が調整される。

特許文献１に示される構成においては、データを書込む場合、容量値が固定のため、１回の書込における電荷の注入量は固定される。したがって、しきい値電圧が最も高い書込状態に対応するデータ“０１”の書込に要する時間が、しきい値電圧が最も低い書込状態に対応するデータ“１０”を書込む場合よりも長くなる。これを避けるためには、以下の書込シーケンスを用いることが考えられる。しきい値電圧の最も低いメモリセルへのデータ書込後（消去動作後）、次にしきい値電圧の高いデータ“１０”を書込むとき、他のデータ“００”および“０１”を書込むメモリセルに対しても書込を実行する。データ“１０”の書込完了後、再度、データ“００”および“０１”を記憶するメモリセルに対してデータの書込を行ない、データ“００”の書込完了後、データ“０１”を記憶するメモリセルへの書込を行なう。

この書込シーケンスの場合、しきい値電圧の低い状態に対応するデータの書込時、ベリファイ動作においては、書込対象のメモリセルに対しすべて、ベリファイ動作を行なってしきい値電圧が所定電圧範囲内にあるかの判定を行なう必要があり、このベリファイ動作に長時間を要することになる。また、しきい値電圧の最も高いメモリセルに対しては、書込サイクル数が多くなり、書込時の高電圧が繰返し印加されることになり、電圧ストレス印か回数が多くなり、メモリセル特性が劣化する可能性が高くなる。

また、特許文献２においては、多値データ書込時、各書込データの値に応じて書込電流量を変更している。書込データに応じて供給する書込電流の大きさを変更するために、キャパシタ、抵抗、ダイオードの直列体を利用する構成が一例として示されている。このキャパシタを利用することにより、供給電荷量を調整し、応じて書込電流量を調整する。

特許文献２は、アシストゲートなどのＭＯＳトランジスタがメモリセルトランジスタと直列に接続されないメモリセルトランジスタ単体のセル構造を対象としており、アシストゲートなどのＭＯＳトランジスタのしきい値電圧のばらつきによる書込電荷量のばらつきすなわちメモリセルトランジスタのしきい値電圧のばらつきの問題については何ら検討していない。

それゆえ、この発明の目的は、高速でかつ正確に、多値データを書込むことのできる不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶データに応じて流す電流量が異なる少なくとも３値以上のデータを記憶する複数の不揮発性メモリセルと、各メモリセル列に対応して配置される複数の第１の信号線と、各メモリセル列に対応して配置される複数の第２の信号線と、メモリセルへのデータ書込時、第１および第２の信号線の少なくとも一方の容量値を書込データの値に応じて変更する容量制御回路と、第１および第２の信号線の一方から選択メモリセルに対して蓄積電荷を書込電流として供給する書込制御回路を備える。第１および第２の信号線の他方が、選択メモリセルを介して流れる書込電流を受ける。

データ書込時、書込データの値に応じて書込電流を供給する信号線の容量を変更する。これにより、書込データに応じた電荷量を、書込電流を供給する信号線に供給することができ、しきい値電圧のばらつきを、電荷注入効率のばらつき程度に抑制でき、しきい値電圧の分布幅を小さくすることができる。高精度の書込を実現することができるとともに、多値データの書込時に、しきい値分布幅を調整するためのベリファイ動作回数が低減され、書込時間が短縮される。また、供給電荷量を書込データの値に応じて調整することにより、書込データに応じたしきい値電圧変化量を設定することができ、高しきい値電圧状態のデータを書込む際のデータ書込（インジェクション）回数の増大を抑制することとができ、応じてデータ書込に要する時間を短縮することができる。

［実施の形態１］
図１は、この発明が適用される不揮発性半導体記憶装置のメモリセルの配列を概略的に示す図である。図１において、メモリセルＭＣａ−ＭＣｄがワード線ＷＬに接続される。メモリセルＭＣａおよびＭＣｂの間にアシストゲートＡＧＴａが配設され、メモリセルＭＣｃおよびＭＣｄの間にアシストゲートＡＧＴｂが配置される。これらのアシストゲートＡＧＴａおよびＡＧＴｂには、それぞれアシストゲート選択信号ＡＧ０およびＡＧ１が与えられる。

メモリセルＭＣａ−ＭＣｄは、フローティングゲートを有する積層ゲート型トランジスタで構成され、アシストゲートに接続するノードと対向するノードが、低抵抗の不純物拡散層で構成される拡散配線ＤＬ（ＤＬａ−ＤＬｃ）に接続される。

アシストゲートＡＧＴａおよびＡＧＴｂは、それぞれ、拡散配線ＤＬａ−ＤＬｃと同一方向に列方向に連続的に延在し、アシストゲート選択信号ＡＧ０およびＡＧ１に従ってゲート直下の基板領域表面に反転層を形成する。これらのアシストゲートＡＴＧａおよびＡＴＧｂは、ソース／ドレイン領域は有していない。単に、アシストゲート選択信号ＡＧ０およびＡＧ１に従って下層の基板領域表面に反転層を形成するだけである。しかしながら、図１においては、このアシストゲートＡＴＧａおよびＡＴＧｂを、反転層が形成されるため、通常のＭＯＳトランジスタの記号で示す。

メモリアレイの全体の構成は後に詳細に説明するが、拡散配線ＤＬａ−ＤＬｃは、さらに、選択ゲートを介して選択的にメタル配線（グローバルビット線）に接続される。

データ読出時においては、アシストゲートＡＧＴａまたＡＧＴｂが選択状態とされ、その下部に反転層を形成し、その反転層がソース線として機能する。選択メモリセルは、その対応の拡散配線ＤＬが、グローバルビット線（メタル配線）に接続される。たとえば、メモリセルＭＣｂが選択されてデータの読出を行なう場合、アシストゲート選択信号ＡＧ０が選択状態のＨレベルとなり、一方、アシストゲート選択信号ＡＧ１は、非選択状態のＬレベルとなる。したがって、アシストゲートＡＧＴａの下部に反転層が形成され、メモリセルＭＣｂに対するソース線が形成される。拡散配線ＤＬｂが、グローバルビット線に接続される。この拡散配線ＤＬｂに読出電流を供給し、アシストゲートＡＧＴａの反転層を介して記憶データに応じて電流を流す。この拡散配線ＤＬｂに流れる電流量を検出することにより、メモリセルＭＣｂの記憶データを読出す。

この場合、アシストゲート選択信号ＡＧ１が非選択状態であり、アシストゲートＡＧＴｂ下部には、反転層が形成されず、メモリセルＭＣｃにおいては、ワード線ＷＬが選択されても、読出電流は流れない。また、拡散配線ＤＬａは、フローティング状態または接地電圧レベルに設定され、メモリセルＭＣａには電流は流れない。これにより、メモリセルＭＣｂの記憶データに応じて拡散配線ＤＬｂに電流を流すことができ、正確に、メモリセルデータを読出すことができる。

データ書込時においては、電子をメモリセルトランジスタのソースサイドからフローティングゲートへ注入するソースサイドインジェクション（ＳＳＩ）方式に従ってフローティングゲートへの電子の注入が行なわれる。ここで、「書込」動作は、フローティングゲートへの電子の注入を示す。

図２は、図１に示すメモリセルの配列の断面構造およびデータ書込時の各ノードにおける印加電圧を示す図である。図２においては、さらに、メモリセルＭＣｅおよびＭＣｆと、これらのメモリセルＭＣｅおよびＭＣｆの間に配置されるアシストゲートＡＧＴｃを示す。

拡散配線ＤＬａ、ＤＬｂ、ＤＬｃは、各々、半導体基板領域（ウェル領域）ＷＥＬＬ表面に間をおいて形成される不純物領域で構成され、メモリセルのトランジスタのソース／ドレイン領域としても作用する。メモリセルＭＣａ−ＭＣｆはそれぞれの一方側の導通ノード（ソース／ドレインノード）が隣接して配置される拡散配線ＤＬａ、ＤＬｂ、およびＤＬｃにより形成される。図２においては、メモリセルＭＣｆに対して設けられる拡散層配線ＤＬｅも併せて示す。

これらのメモリセルＭＣａ−ＭＣｆは、各々、フローティングゲートＦＧを含み、それぞれのコントロールゲートが、フローティングゲートＦＧ上層に形成されるワード線ＷＬにより形成される。

アシストゲートＡＧＴａ、ＡＧＴｂおよびＡＧＴｃは、それぞれ、アシストゲート線ＡＧＬで構成され、このアシストゲート線ＡＧＬが、隣接メモリセルのフローティングゲートＦＧの間に配置される。このアシストゲート線ＡＧＬに印加される電圧に従って基板領域ＷＥＬＬ表面に反転層ＩＶＬが形成される。以下の説明において、アシストゲートＡＴＧという用語は、アシストゲート線ＡＧＬと下部の反転層とを含む構成を参照するものとして用いる。

データ書込時においては、ワード線ＷＬに正の書込高電圧Ｖｐｐが供給される。メモリセルＭＣａにデータを書込む場合には、拡散配線ＤＬａにドレイン書込電圧Ｖｗｄが供給され、拡散配線ＤＬｂが接地電圧ＶＳＳに設定される。アシストゲートＡＧＴａのアシストゲート線ＡＧＬへは、たとえば０．６Ｖないし１．５Ｖ程度のゲート書込（プログラム）電圧Ｖｐｇが供給される。アシストゲートＡＧＴａおよびＡＧＴｃは、図１に示すアシストゲート選択信号ＡＧ０を共通に受けており、したがって、アシストゲートＡＧＴａおよびＡＧＴｃのアシストゲート線ＡＧＬには、ともに同じ電圧レベルのゲート書込電圧Ｖｐｇが供給され、その下部の基板領域表面に反転層ＩＶＬが形成される。一方、アシストゲートＡＧＴｂのアシストゲート線ＡＧＬへは選択電圧が印加されず、接地電圧レベルに維持され、その下部には反転層は形成されない。

メモリセルＭＣｅへのデータの書込を禁止する場合には、拡散配線ＤＬｃに書込阻止電圧Ｖｉｈｂが供給される。データ書込時の供給電圧の電圧レベルとしては、ワード線書込電圧Ｖｐｐは、たとえば１５Ｖであり、アシストゲート書込電圧Ｖｐｇは、たとえば０．６Ｖないし１．５Ｖであり、ドレイン書込電圧Ｖｗｄは、たとえば４．５Ｖであり、書込阻止電圧Ｖｉｈｂは、たとえば２Ｖである。

この状態においては、拡散配線ＤＬａから反転層ＩＶＬを介して拡散配線ＤＬｂに電流が流れる。図２においては、電子−ｅの流れを示す。ゲートプログラム電圧Ｖｐｇの電圧レベルは、たとえば１．５Ｖであり、アシストゲートのしきい値電圧より少し高い電圧レベルであり、アシストゲートＡＧＴａの反転層ＩＶＬは、その抵抗値が比較的高い。したがって、拡散配線ＤＬａから流れる電流は、アシストゲートＡＧＴａの反転層ＩＶＬ近傍の高電界より、ホットエレクトロンを生じ、ワード線ＷＬの高電圧による垂直方向の電界によりワード線方向に引き寄せられ、その上部のフローティングゲート（斜線で示す）へ注入される。この電子の注入により、メモリセルＭＣａのしきい値電圧が高くなる（メモリセルトランジスタはＮチャネル型トランジスタである）。このメモリセルＭＣａのソース側から電子をフローティングゲートへ注入する書込動作が、ソースサイドインジェクション（ＳＳＩ）方式の書込と呼ばれる。

一方、メモリセルＭＣｅについては、アシストゲートＡＧＴｅにおいて反転層ＩＶＬが形成されており、拡散配線ＤＬｃから拡散配線ＤＬｄに電流が流れる。しかしながら、この拡散配線ＤＬｄには、書込阻止電圧Ｖｉｈｂが供給されており、拡散配線ＤＬｃおよびＤＬｄの電圧差は小さく、ホットエレクトロンが発生するほど電子は加速されず、メモリセルＭＣｅのフローティングゲートへの電子の注入は生じない。これにより、メモリセルＭＣｅへのデータの書込は禁止される。

メモリセルＭＣａ−ＭＣｆのしきい値電圧は、それぞれのフローティングゲートＦＧに注入される電子の量に応じて決定される。したがって、拡散配線ＤＬａに供給される書込電圧Ｖｗｄを容量素子Ｃｄａに充電し、その充電電荷を書込電流として利用することにより、メモリセルＭＣａのフローティングゲートＦＧに注入される電子の量を調整することができ、応じてしきい値電圧の変化量を調整することができる。

したがって、この書込電圧Ｖｗｄが伝達される拡散配線ＤＬａおよびＤＬｃに接続する容量ＣｄａおよびＣｄｂの容量値を書込データの値に応じて調整することにより、選択メモリセルのフローティングゲートへの注入される電子の量を調整することができ１回の書込における注入電子量を調整することができる。これにより、多値データ書込時に、容量ＣｄａおよびＣｄｂの充電電荷量を調整することにより、多値データを、それぞれのしきい値電圧の分布幅を小さくして書込むことができる。

図３は、この多値データとして４値のデータが用いられる場合の各データの値としきい値電圧との関係を示す図である。縦軸にしきい値電圧Ｖｔｈを示し、横軸に、メモリセルのビット数を示す。

図３において、データ“１１”を記憶する状態は消去状態に対応し、そのしきい値電圧分布の中心値は、Ｖｔｈ０である。データ“１０”、“００”、および“０１”を記憶する状態は、書込状態（プログラム状態）であり、それぞれのしきい値電圧の分布の中心しきい値電圧は、Ｖｔｈ１、Ｖｔｈ２およびＶｔｈ３である。これらの４値データのそれぞれ対応するしきい値電圧分布の上限値および下限値は予め定められており、それぞれの上限値および下限値のしきい値電圧領域内にメモリセルのしきい値電圧が存在するようにデータの書込（電子の注入；インジェクション）が行なわれる。

この図３に示すように、データ書込時においては、消去状態に全メモリセルを設定し、しきい値電圧Ｖｔｈを最も低い状態に設定する。この状態から、書込動作（１）、（２）および（３）を書込データに応じて書込対象のメモリセルに対して実行することにより、それぞれのしきい値電圧が上昇する。したがって、データ“０１”を書込む書込動作（１）においては、しきい値電圧が最も大きく変化し、“００”を書込む書込動作（２）おいて次いでしきい値電圧の変化量が大きく、データ“１０”を書込む書込動作（３）が、最もしきい値電圧の変化量が小さい。このしきい値電圧の変化量は、フローティングゲートへの注入電子量により決定され、したがって、図２に示す容量ＣｄａおよびＣｄｂの容量値を調整して、拡散配線の充電電荷量を各書込動作に応じて調整することにより、しきい値電圧分布の幅を小さくして、データの書込を行なうことができる。

図４は、この発明の実施の形態１に従う書込容量制御部の構成を概略的に示す図である。図４においては、データ書込時のメモリセルＭＣ０およびＭＣ１の接続を代表的に示す。メモリセルＭＣ０およびＭＣ１のコントロールゲートがワード線ＷＬに接続される。このメモリセルＭＣ０のソースノードＤＬＳが（拡散配線を介して）接地電圧ＶＳＳを受ける。メモリセルＭＣ０およびＭＣ１の間にアシストゲートＡＧＴが配置され、このアシストゲートＡＧＴのコントロールゲートは、アシストゲート線ＡＧＬの一部を構成する。

メモリセルＭＣ１のドレインノードＤＬＢに対し、直列にスイッチング素子ＤＳＷ０−ＤＳＷｎ−１が接続される。スイッチング素子ＤＳＷ０−ＤＳＷｎ−１の対応のノードＮＤ０−ＮＤｎ−１と接地ノードの間に容量素子Ｃｄ０−Ｃｄｎ−１が配置される。ノードＮＤ０−ＮＤｎ−１それぞれに対して、導通時、書込電圧供給ノードＣＰＳに結合する充電用スイッチング素子ＣＳＷ０−ＣＳＷｎ−１が接続される。

この図４に示す接続においては、メモリセルＭＣ０に対するデータの書込が行なわれ、メモリセルＭＣ１のドレインノード（拡散配線）ＤＬＤから電流が流れる。メモリセルＭＣ０に書込まれるデータは多値データであり、書込データの値に応じて、ドレインノードＤＬＤに接続される容量素子Ｃ０−Ｃｎ−１の数を、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１を選択時に導通／非導通状態にして調整する。これにより、ドレインノードＤＬＤに結合される容量素子の容量値を調整し、応じて、充電電荷量を調整する。

たとえば、図３に示す書込動作（１）の場合には、最も多くの量の電子注入が行なわれるため、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１のうち最も多くの数のスイッチング素子を選択的にオン状態（導通状態）とし、ドレインノードＤＬＤに接続される容量素子の数を多くする。図３に示す書込動作（３）の場合には、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１のうちオン状態（導通状態）とするスイッチング素子の数を最も少なくする。図３に示す書込動作（１）、（２）および（３）に用いられる書込電荷蓄積容量の容量値をＣｃ１、Ｃｃ２、およびＣｃ３とすると、次式の関係が成立する。

Ｃｃ１≧Ｃｃ２≧Ｃｃ３
各書込サイクルにおいて容量素子の充電電荷が、メモリセルに供給される。メモリセルＭＣ０のフローティングゲートへの注入電子量は、このドレインノードＤＬＤに付随する容量の蓄積電荷量により決定される。したがって、注入効率によるばらつきは生じるものの、各書込においてフローティングゲートに注入される電子量はほぼ同じとなり、図３に示す書込動作（１）、（２）および（３）それぞれにおいて１回の書込サイクルにおけるしきい値電圧のばらつきは小さく、しきい値電圧の分布幅を小さくすることができる。したがって、書込動作（１）、（２）および（３）においてベリファイ動作を行なった場合、書換サイクル数を低減することができ、書込時間を短縮することができる。また、しきい値電圧の分布幅が小さくなるため、多値データをも高精度で記憶することができる。

図５は、図４に示す回路のデータ書込時の動作を示す信号波形図である。この図５においては、図３に示す書込動作（１）を行ない、容量素子Ｃｄ０−Ｃｄｎ−１すべての充電電荷を利用する場合の動作を示す。

まず、ワード線立上げおよび電源立上げの期間Ｐ１において、ワード線ＷＬを選択状態の書込高電圧レベルへ駆動し、また、書込電圧供給ノードＣＰＳの電圧レベルを、書込電圧レベルに上昇させる。この期間Ｐ１において、ワード線ＷＬが書込高電圧レベルに駆動された後、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１を、選択的に導通状態（オン状態）に設定する。書込動作（１）を行ない、データ“０１”の書込を行なうため、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１をすべて導通状態とする。ワード線ＷＬが書込高電圧レベルの選択状態へ駆動された後に、このスイッチング素子ＤＳＷ０−ＤＳＷｎ−１を順次導通状態に設定するのは、ドレインノード（拡散配線）ＤＬＤの容量変化が、ワード線ＷＬの選択動作に悪影響を及ぼすのを防止するためである。また、順次スイッチング素子ＤＳＷ０−ＤＳＷｎ−１を導通状態とするのは、容量素子接続による容量値変化時のノイズの影響による内部ノードの電圧変化が生じるのを防止するためである。

ドレインノード（拡散配線）ＤＬＤに必要な数の容量（Ｃｄ０−Ｃｄｎ−１）が接続されると、ドレイン電荷蓄積期間Ｐ２において、充電用スイッチング素子ＣＳＷ０−ＣＳＷｎ−１を導通状態とし、書込電圧供給ノードＣＰＳからドレイン書込電圧を、容量素子Ｃｄ０−Ｃｄｎ−１に充電する。この期間Ｐ２における充電動作時には、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１はすべてオン状態となっており、ドレインノードＤＬＤの電圧レベルも、この充電動作に応じて上昇する。

このドレイン電荷を蓄積する期間Ｐ２が完了すると、次いで、アシストゲート線ＡＧＬの電圧レベルを上昇させ、アシストゲートＡＧＴにおいて反転層を形成する。これにより、メモリセルＭＣ１、アシストゲートＡＧＴおよびメモリセルＭＣ０を介してドレインノードＤＬＤからソースノードＤＬＳを介して接地ノードへ電荷が流れる。

アシストゲートＡＧＴの反転層の高抵抗により、メモリセルＭＣ１のソース側に高電界が形成され、ソースサイドインジェクション方式に従って電子のフローティングゲートへの注入が行なわれ、メモリセルＭＣ１のしきい値電圧が上昇する。このとき、容量素子Ｃｄ０−Ｃｄｎ−１の放電に伴い、ドレインノードＤＬＤの電圧レベルも低下し、ドレインノードＤＬＤの電圧レベルがある電圧レベル以下に低下すると、チャネルホットエレクトロンは形成されず、電子の注入は停止される。電荷注入期間Ｐ３において、最終的に、このドレインノードＤＬＤの充電電荷はすべて接地ノードへ放電される。

電荷の注入を行なう期間Ｐ３が完了すると、次いで、期間Ｐ４において、書込終了に必要な動作が行われ、アシストゲート線ＡＧＬを非選択状態へ駆動し、アシストゲートＡＧＴにおける反転層を消滅させる。これにより、メモリセルＭＣ１およびＭＣ０が電気的に分離され、ドレインノードＤＬＤからの放電は完全に停止され、書込動作が完了する。また、選択ワード線ＷＬを非選択状態へ駆動する。また、データが正確に書込まれたかの判定を行なう書込ベリファイ動作が行なわれる（書込みごとにベリファイを行う場合）。

この電荷注入期間Ｐ３においては、充電用のスイッチング素子ＣＳＷ０−ＣＳＷｎ−１はすべて非導通状態にあり、書込電圧供給ノードＣＰＳは、対応のノードＮＤ０−ＮＤｎ−１と分離されている。したがって、単に容量素子Ｃｄ０−Ｃｄｎ−１に蓄積された電荷がドレインノードＤＬＤへ供給されるだけであり、書込開始時に、メモリセルＭＣ１のしきい値電圧が小さい場合においても、大きな電流が流れるのを防止することができる。

図６は、図３に示す書込動作（３）を行なう場合の動作波形を示す図である。この図６に示すデータ書込動作時は、図５に示す書込動作と以下の点で異なる。すなわち、ワード線の書込電源立上げ期間Ｐ１において、スイッチング素子ＤＳＷ０およびＤＳＷ１が導通状態に設定され、残りのスイッチング素子（ＤＳＷ２（図示せず）からＤＳＷｎ−１）を非導通状態に維持する。これにより、ドレインノードＤＬＤに、容量素子Ｃｄ０およびＣｄ１が直列に結合される。

ドレイン電荷蓄積期間Ｐ２において、容量素子Ｃｄ０およびＣｄ１が書込に利用されるだけであるため、充電用スイッチング素子ＣＳＷ０およびＣＳＷ１が導通状態に設定され、容量素子Ｃｄ０およびＣｄ１およびドレインノードＤＬＤの充電が行なわれる。書込電圧供給ノードＣＰＳには、内部に含まれる書込電圧発生回路から書込電圧が供給される。したがって、容量素子Ｃｄ０−Ｃｄｎ−１に対する充電電流量は、書込電圧発生回路の駆動電流量に決定される。この場合、２つの容量素子Ｃｄ０およびＣｄ１のみが充電されるだけであり、２つの容量素子に、ドレイン書込電圧発生回路の供給する電流を全て利用して充電動作を行なうことができる。したがって、図６に示すように、すべての容量素子Ｃｄ０−Ｃｄｎ−１を充電する場合に比べて、容量素子Ｃｄ０およびＣｄ１を充電する場合、その充電に要する期間Ｐ２の時間幅を短くすることができる。したがって、使用される容量素子の数、または書込データの値に応じて、すなわち書込時に使用される電荷蓄積量に応じて、ドレイン電荷蓄積期間Ｐ２の時間幅を調節する。これにより、データ全てを書込むのに要する書込時間全体の長さを短くすることができる。

また、電荷注入期間（インジェクション期間）Ｐ３において、アシストゲート線ＡＧＬを選択状態へ駆動し、図４に示すアシストゲートＡＧＴに反転層を形成する。この場合においても、メモリセルＭＣ１のフローティングゲートへの注入電荷（電子）量は、少ないため、この電子注入（インジェクション）に要する期間Ｐ３も短くすることができる。データの書込（電子のフローティングゲートへの注入）は、ドレインノードＤＬＤとソースノードＤＬＳの電圧差がある一定値以下となり、チャネルホットエレクトロンが生成されなくなると、自動的に停止する。この場合、電荷注入期間Ｐ３の時間幅を、注入電荷量に応じて調整することにより、正確に、電子がフローティングゲートへ注入される期間を決定することができ、注入電子量、すなわちフローティングゲートの蓄積電子量を調整することができ、データ書込後のしきい値電圧の分布幅の小さい高精度の書込を実現することができる。

これら期間Ｐ２およびＰ３の時間幅の調整は、書込データの値に応じて行われればよい。また、スイッチング素子ＧＳＷ０−ＧＳＷｎ−１およびＣＳＷ０−ＣＳＷｎ−１のうちの導通状態に設定されるスイッチング素子も、書込データの値に応じて設定されればよい。

図７は、この発明の実施の形態１におけるデータ書込時の動作を示すフロー図である。以下、図７を参照して、この発明の実施の形態１に従うデータ書込時の動作について説明する。

まず、データ書込時、外部から、書込コマンドがアドレスとともに与えられる（ステップＳＰ１）。これにより、データの書込が指定され、また、データ書込の先頭アドレスが指定される。

次いで、書込データが与えられる（ステップＳＰ２）。この書込データは、書込単位のデータ数、書込データが転送され、たとえばページサイズのデータの書込を行なう場合、１ページ分の書込データが転送される。書込データが内部の書込データレジスタに格納される。

全書込データの転送が完了すると、次いで、書込実行コマンドが与えられ、内部で書込動作が開始される（ステップＳＰ３）。

この書込実行コマンドにより、先ず、内部で消去動作が行われ、データ“１１”が全メモリセルに書き込まれる。

次いで、ステップＳＰ２において書込まれてデータレジスタ（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）に格納されたデータが、センスアンプラッチ（ＳＬ）に転送される（ステップＳＰ４）。まず、データ“０１”の書込（書込動作（１））が実行されるため、各メモリセル列に対応して配置されるセンスアンプラッチＳＬに、データ“０１”を転送する。この場合、このデータの書込を受けるメモリセル以外に対しては、後に詳細に説明するように、書込禁止を示すデータ（書込阻止電圧）が転送される。

次いで、実際に選択メモリセルに対するデータの書込を行なうしきい値調整シーケンスＷＯＦが実行される。このしきい値調整シーケンスＷＯＦにおいては、まず、書込電源を立上げる（ステップＳＰＰ１）。この書込電源は、ワード線へ与えられるワード線書込電圧、メモリセルのドレインノードへ与えられるドレイン書込電圧、書込時のアシストゲート線へ与えられるゲートプログラム電圧などをそれぞれ発生する内部電圧発生回路を含む。この書込電源の各電圧発生回路は、たとえば、キャパシタのチャージポンプ動作を利用する回路などを用いて構成される。

書込電源が立上げられた後、書込ワード線を選択状態へ駆動し、また書込非対象のメモリセルへのデータ書込を禁止するための書込阻止電圧（Ｖｉｈｂ）を伝達して、ソースノードの電圧を接地電圧および書込阻止電圧のいずれかに設定する（ステップＳＰＰ２）。

次いで、ドレインノードへ伝達される電荷を蓄積する電荷蓄積容量を設定する（ステップＳＰＰ３）。この電荷蓄積容量の設定は、図６に示す期間Ｐ１において、各ドレインスイッチング素子（ＤＳＷ０−ＤＳＷｎ−１）を選択的に導通状態に設定することにより行われる。書込電源に含まれるドレイン書込電圧発生部からのドレイン側容量素子（Ｃｄ０、…）およびドレインノードの寄生容量への電荷の蓄積が行われる。

このドレイン電荷の蓄積が完了すると、次いでメモリセルへのデータの書込が行なわれる（ステップＳＰＰ５）。この電荷注入ステップＳＰＰ５において、アシストゲート線の電圧を選択状態へ駆動して、メモリセル電流を流して、選択メモリセルのフローティングゲートへの電子の注入を行なう。

この電荷注入が完了すると、次いで、書込終了処理が行なわれ、書込ワード線の電圧レベルを立下げ、また、書込が正常に行なわれたかを判定を行なうための書込ベリファイ電圧が設定される（ステップＳＰＰ６）。

この書込ベリファイ電圧に従って書込データを読出し、このデータ“０１”が書込まれたメモリセルのしきい値電圧が、データ“０１”のしきい値電圧分布領域の条件を満たしているかの判定が行なわれる（ステップＳＰＰ８）。

判定ステップＳＰＰ８において、メモリセルのしきい値電圧が分布領域内にないと判定されると、再び、ステップＳＰＰ１からの動作が、書込不良メモリセルに対して実行される。この場合、メモリセルのしきい値電圧が正常と判定されたメモリセルに対しては、書込が禁止される（書込阻止電圧が設定されるまたは対応のセンスラッチのラッチデータが書込完了状態に設定される）。

この判定ステップＳＰＰ８によりメモリセルのしきい値電圧が所定の分布領域内（領域の下限しきい値電圧以上、かつ上限しきい値電圧以下の範囲）にあると判定されると、データ“０１”についてのしきい値変更シーケンスＷＯＦが完了する。

次いで、データレジスタ（ＳＲＡＭ）に格納されたデータ“００”がセンスラッチ（ＳＬ）へ転送される（ステップＳＰ５）、以下、その転送データ“００”に従って、データ“０１”書込時と同様の、しきい値変更シーケンスＷＯＦが実行される。このデータ“００”書込時においては、電荷蓄積容量設定ステップＳＰＰ３において、用いられる蓄積容量の数が低減され、またドレイン電荷蓄積ステップＳＰＰ４においては、この電荷蓄積時間が短くされる。またさらに、電荷注入ステップＳＰＰ５においても、この電荷注入期間が短くされる。しきい値変更シーケンスＷＯＦにおいて、ステップＳＰＰ１−ＳＰＰ３が、図５および６に示すワード線立上げおよび電源立上げ期間Ｐ１に対応し、ドレイン電荷蓄積ステップＳＰＰ４が、ドレイン電荷蓄積期間Ｐ２に対応する。電荷注入ステップＳＰＰ５が、Ｐ３に対応する。ステップＳＰＰ６が、この書込終了処理および書込ベリファイへの処理期間Ｐ４に対応する。

このデータ“００”においてしきい値調整シーケンスＷＯＦが完了すると、次いでデータ“１０”の書込が行なわれる（ステップＳＰ６）。このステップＳＰ６においては、データレジスタ（ＳＲＡＭ）に格納されたデータ“１０”が、センスアンプラッチ（ＳＬ）へ転送される。ステップＳＰ６が完了すると、データ“０１”および“００”と同様のしきい値調整シーケンスＷＯＦが実行される。このデータ“１０”に対して判定ステップＳＰＰ８において、メモリセルのしきい値電圧がすべて正常である（ＯＫ）と判定されると、書込電源系を立下げ（非活性状態とし）、このデータの書込が終了する（ステップＳＰ７）。

なお、メモリセルに接続されるドレインノードの電荷蓄積容量は、ドレイン拡散層それぞれに個別に接続されるたとえばＭＯＳキャパシタなどを利用して実現されてもよく、また拡散配線の寄生容量を利用してもよい。この電荷蓄積容量を可変とする構成については、後に詳細に説明する。

また、メモリセルの構造としては、アシストゲートを用いるいわゆるＡＧ＿ＡＮＤフラッシュメモリに限定されず、メモリセルと直列に選択トランジスタが接続されるメモリセル構造であっても同様に適用することができる。

また、電荷を蓄積する電荷蓄積層としては、フローティングゲートに限定されず、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）の窒化膜に電荷を蓄積する電荷トラップ絶縁膜が、電荷蓄積層として用いられても良い。

以上のように、この発明の実施の形態１に従えば、多値データを記憶するメモリセルに対して、書込データの値に応じて電荷蓄積量を調整してその蓄積電荷により書込電流を生じさせて、メモリセルのフローティングゲートなどの電荷蓄積層へ注入している。したがって、１回の書込サイクルにおいてメモリセルの電荷蓄積層へ注入される電子量は正確に調整することができ、データ書込後のメモリセルのしきい値電圧の分布幅を小さくすることができ、高精度の書込を行なうことができ、また書込に要する時間を短縮することができる（ベリファイ回数を低減することができるため）。

［実施の形態２］
図８は、この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図８に示す構成は、以下の点で、図４に示す構成と異なる。すなわち、図８に示す構成においては、メモリセルＭＣ０のソースノードＤＬＳに対しても、容量素子Ｃｓが接続されられる。図８に示す構成の他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この発明の実施の形態２においては、ドレインノードＤＬＤの容量Ｃｄ（ＣＤ０−Ｃｄｎ−１のうちの利用合成容量）と、ソースノード（拡散配線）ＤＬＳに接続される容量Ｃｓの間で電荷を分配させることにより、メモリセルのソース／ドレイン間に電流を流して、ソースサイドインジェクション方式によりデータの書込を行なう。ドレインノードＤＬＤに接続される電荷蓄積容量の調整の態様は、先の実施の形態１と同じである。

今、ドレインノードＤＬＤに接続される容量の大きさをＣｄ、ソースノードＤＬＳに接続される容量の大きさをＣｓとする。ソースノードＤＬＳの容量Ｃｓは、最初は、放電状態にあるとする。ドレインノード容量Ｃｄの蓄積電荷量がＱとし、また、ドレイン書込電圧をＶｃｐｓすると、このドレインノードＤＬＤの蓄積電荷量Ｑは次式で表わされる。

Ｑ＝Ｖｃｐｓ・Ｃｄ
このドレインノードの電荷Ｑが、電荷分配により容量Ｃｓとの間で共有される。したがって、電荷保存則から、次式が成立する。

Ｑ＝Ｖｃｐｓ・Ｃｄ＝Ｖｓｄ（Ｃｄ＋Ｃｓ）
ここで、Ｖｓｄは、電荷分配後の、ソースノードＤＬＳおよびドレインノードＤＬＤの電圧を示す。

したがって、ドレインノードＤＬＤの電荷変化量Ｑｄは、次式で表される。
Ｑｄ＝Ｖｃｐｓ・Ｃｄ−Ｖｓｄ・Ｃｄ
＝（Ｖｃｐｓ−Ｖｓｄ）・Ｃｄ
＝Ｖｃｐｓ・Ｃｓ／（Ｃｄ＋Ｃｓ）
ソースノードＤＬＳの容量値Ｃｓ、ドレインノードの容量値Ｃｄおよびドレイン書込電圧Ｖｃｐｓは、それぞれ正確な値に設定することができる。したがって、ドレインノードＤＬＤからソースノードＤＬＳへ移動する電荷量Ｑｄを正確に設定することができ、１回の書込サイクルにおけるメモリセルのフローティングゲートへの注入電子量を正確に設定することができる。これにより、より高精度で、しきい値電圧の分布幅を制限して、データの書込を行なうことができる。

なお、移動電荷が全てフローティングゲートに注入されるのではなく、ドレインノードＤＬＤおよびソースノードＤＬＳの電圧差が小さくなり、ホットエレクトロンが生成されなくなると、電子の注入は行われなくなる。この場合でも、書込（注入）停止電圧となるドレインおよびソース電圧を予測することができ、注入電子量を算出することができる。

［変更例１］
図９は、この発明の実施の形態２に従う不揮発性半導体記憶装置の第１の変更例の構成を概略的に示す図である。図９に示す構成は、以下の点で、図８に示す不揮発性半導体記憶装置の構成と異なる。すなわち、図９に示す構成においては、ソースノードＤＬＳに接続される容量素子として、複数の容量素子Ｃｓ０−Ｃｓｍ−１が設けられる。これらの容量素子Ｃｓ０−Ｃｓｍ−１に対応して、ソース容量値調整用のスイッチング素子ＳＳＷ０−ＳＳＷｍ−１が配置され、かつ直列に接続される。図９に示す不揮発性半導体記憶装置の他の構成は、図８に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照符号を付してその詳細説明は省略する。

この図９に示す構成の場合、ソースノードＤＬＳに接続される容量素子の数を調整することにより、このソースノードＤＬＳに接続する容量素子の容量値を調整することができる。したがって、この図８に示す構成に比べて、ドレインノードＤＬＤからソースノードＤＬＳへ転送される電荷量をより細かく調整することができる。すなわち、前述の式から、ドレイン側ノードＤＬＤからソース側ノードＤＬＳへ移動する電荷量Ｑｄは、１／（（１／Ｃｄ）＋（１／Ｃｓ））に比例するため、これらのドレインノード容量Ｃｄおよびソースノード容量Ｃｓの容量値を調整することにより、移動電荷量を調整することができる。すなわち、ドレインノード容量Ｃｄに比べてソース側ノードＣｓが十分に大きいければ、ドレイン側ノードＤＬＤの蓄積電荷を大きく転送することができ、一方、ソース側ノード容量Ｃｓが、ドレインノード側容量Ｃｄよりも小さい場合には、ドレインノードからソースノードへの転送電荷量は少なくなる。ソースノードＤＬＳが接地ノードに結合される場合は、ソース容量が無限大の状態に対応する。

これにより、１回の書込（以下、フローティングゲートに対して電子を注入する動作；一回の書込を以下、インジェクションと称す）における転送電荷量を高精度に調整することができ、注入電子量を調整することができ、しきい値電圧のばらつきを低減することができる。

以上のように、この発明の実施の形態２に従えば、メモリセルのソース側およびドレイン側に容量を接続し、容量間の電子分配により書込電流を生成しており、より細かく書込電荷量を調整することができ、しきい値電圧のばらつきを抑制することができ、高精度の書込を実現することができる。

［実施の形態３］
図１０は、この発明の実施の形態３に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図１０に示す不揮発性半導体記憶装置は、先に示す実施の形態１および実施の形態２の構成を実現することができる。

図１０において、不揮発性半導体記憶装置は、各々が複数（図１０においては４つ）のメモリアレイを含むメモリアレイ群ＭＧ０−ＭＧ（Ｍ−１）を含む。メモリアレイ群ＭＧ０は、メモリアレイＭＡ０−ＭＡ３を含み、メモリアレイ群ＭＧ（Ｍ−１）は、メモリアレイＭＡ（Ｎ−４）−ＭＡ（Ｎ−１）を含む。これらのメモリアレイＭＡ０−ＭＡ（Ｎ−１）各々においては、その内部構成は後に詳細に説明するが、メモリセルが行列状に配列される。各メモリセル行に対応してワード線が配設され、各メモリセル列に対応してビット線が隣接列により共有されるように配設される。図１０においては、メモリアレイＭＡ０−ＭＡ（Ｎ−１）のメモリセル列に共通に配設されるグローバルビット線ＧＢＬを代表的に示す。メモリアレイのビット線（またはアシストゲート線）が、選択ゲートを介して対応のグローバルビット線に結合される。

メモリアレイ群ＭＧ０−ＭＧ（Ｍ−１）それぞれに対応して、ワード線デコーダＸＤ０−ＸＤ（Ｍ−１）が配設される。これらのワード線デコーダＸＤ０−ＸＤ（Ｍ−１）は、選択時、対応のメモリアレイ群のメモリアレイのうち１つのメモリアレイにおいてワード線を選択状態へ駆動する。

メモリアレイ群ＭＧ０−ＭＧ（Ｍ−１）に対して電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）が設けられる。

電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）により、選択メモリセルのドレインノードおよびソースノードの電荷蓄積容量の容量値を書込データの値に応じて調整する。

この不揮発性半導体記憶装置は、さらに、外部からの制御信号／ＣＥ、／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥおよびＲ／Ｂを受け、かつデータＩ／Ｏ０−Ｉ／Ｏ７を入出力するインターフェイス回路１と、インターフェイス回路１からの制御信号を受け、指定された動作モードに従って必要な制御信号を生成する制御回路２と、この制御回路２の制御の下に、内部電圧を生成する電源回路３と、制御回路２からの制御に従って電源回路３が発生する電圧の電圧レベルおよび電圧の極性を切換える電圧切替回路４を含む。

電源回路３は、書込、読出、およびベリファイに必要な内部電圧を生成する。電圧切替回路４は、動作モードに応じて、電源回路３が生成する内部電圧を、制御回路２が指定する電圧レベルに設定する。図１０においては、電圧切替回路４は、ドレイン書込電圧ＶＷＤ、ワード線書込電圧ＶＰＰ、および負電圧ＶＮＮを発生する状態が一例として示される。負電圧ＶＮＮは、消去モード時において用いられる。電圧ＶＰＰおよびＶＮＮが、ワード線デコーダＸＤ０−ＸＤ（Ｍ−１）へ与えられ、書込モード時には、選択ワード線が正の高電圧ＶＰＰに設定され、消去モード時には、選択ワード線が負電圧ＶＮＮに設定される。ドレイン書込電圧ＶＷＤは、データ書込時に電荷容量制御回路の書込電圧供給ノード（ＣＰＳ）へ供給される。

制御信号／ＣＥは、チップイネーブル信号であり、この不揮発性半導体記憶装置が選択され、データアクセスに関連する動作がこの半導体記憶装置に対して行われることを示す。制御信号／ＷＥは、ライトイネーブル信号であり、データ書込モードが指定されたことを示す。制御信号／ＲＥは、リードイネーブル信号であり、データ読出が指定されたことを示す。

制御信号ＡＬＥは、アドレスラッチ信号であり、インターフェイス回路１に含まれるアドレスバッファに対して、与えられれたアドレス信号（通常データ入出力端子を介して与えられる）をラッチする指示およびラッチタイミングを与える。

制御信号ＣＬＥは、コマンドラッチイネーブル信号であり、同様、外部からのコマンドをインターフェイス回路１に含まれるコマンドバッファに取込ませるモードを指定しかつラッチタイミングを与える。

制御信号Ｒ／Ｂは、レディ／ビジー信号であり、データ書込の準備ができたことおよび内部でデータの書込およびベリファイ動作が行なわれ、外部からのアクセスを受付けられない状態を示す。

インターフェイス回路１には、データＩ／Ｏ０−Ｉ／Ｏ７を送受する入出力バッファ、またアドレス信号をラッチするアドレスバッファ、コマンドをラッチするコマンドバッファ、および入出力制御（書込および読出のデータの転送方向を決定する）を行なう入出力制御回路が含まれ、それぞれ上述の制御信号に従って動作タイミングが与えられる。

このインターフェイス回路１との間でデータバス６を介して内部データを転送するデータレジスタ７が設けられる。データレジスタ７は、選択されたメモリアレイの選択行のメモリセルから読出されるデータを受けてラッチするとともに、データ書込時、選択メモリセルへの書込データをラッチする。データレジスタにおいては、各メモリセル列に対応してレジスタ回路が配置され、対応の列（グローバルビット線）とデータを授受する。

データ書込時、図３に示す書込動作（１）から（３）を実行するために、データレジスタ７からのデータを取込みラッチするセンス・ラッチ回路８が設けられる。センス・ラッチ回路８は、メモリアレイＭＡ０−ＭＡ（Ｍ−１）の各列に対応して設けられるセンスアンプを含み、データ書込時、データレジスタ７から転送されるデータを受けてラッチする。データ書込時においては、データレジスタ７は、各列ごとにデータの書込を実行するかまたは禁止するデータを格納データに従って生成してセンス・ラッチ回路８に転送する。センス・ラッチ回路８においては、データレジスタ７からの書込禁止指示に従って、各書込動作（１）から（３）においてデータ書込を禁止するための書込阻止電圧を生成する。

この図１０に示す不揮発性半導体記憶装置においては、電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）により、書込電荷量を蓄積する容量の容量値を調整する。この場合、これらの電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）それぞれにおいて、ドレイン側および・またはソース側容量の容量値の調整が行なわれてもよいものの、本発明においては、センス・ラッチ回路８に結合されるグローバルビット線および拡散配線（ソース拡散配線およびドレイン拡散配線）の寄生容量を利用し、これらの長さを調整することにより、容量値を調整し、メモリマット（メモリアレイ配置領域）のレイアウト面積を低減する。以下各部の具体的構成について説明する。

図１１は、図１０に示すメモリアレイＭＡ０−ＭＡ（Ｍ−１）の構成を概略的に示す図である。これらのメモリアレイＭＡ０−ＭＡ（Ｍ−１）は同じ構成を有するため、図１１においては、メモリアレイＭＡにより、これらのメモリアレイＭＡ０−ＭＡ（Ｍ−１）を代表的に示す。

図１１において、メモリアレイＭＡは、行列状に配列されるメモリセルＭＣを含む。メモリセルＭＣは、データ書込時の接続形態により４種類のメモリセルＭＣ０−ＭＣ３が存在する。データ書込時においては、同一種類のメモリセルに対して並行してデータの書込が実行される。

メモリセルＭＣ０およびＭＣ１の間にアシストゲートＡＧＴ１が配設され、メモリセルＭＣ２およびＭＣ３の間にアシストゲートＡＧＴ０が配設される。これらのメモリセルＭＣ０、アシストゲートＡＧＴ１、メモリセルＭＣ１、ＭＣ２、アシストゲートＡＧＴ０およびメモリセルＭＣ３が、１つの単位として、繰返し行方向（ワード線延在方向）に沿って配置される。各メモリセル列においては同じ種類のメモリセルＭＣｉ（ｉ＝０−３）が配置される。

メモリセル各行に対応してワード線ＷＬが配設され、メモリセルＭＣ０−ＭＣ３のコントロールゲートが共通に対応のワード線ＷＬに接続される（各メモリセルのコントロールゲートがワード線ＷＬの一部を構成する）。図１１においては、ワード線ＷＬとして、２５６本のワード線ＷＬ０−ＷＬ２５５が配設される場合を一例として示す。列方向に整列して配置されるアシストゲートＡＧＴ１は、アシストゲート線ＡＧＬ１を共有し、選択時、その下部の半導体基板領域表面に形成される反転層ＩＮＶ１が連続的に列方向に延在して形成される。アシストゲートＡＧＴ０も、アシストゲート線ＡＧＬ０を共有し、選択時、その下部に形成される反転層ＩＮＶ０が連続的に列方向に延在して形成される。従って、図１１においては各列ごとにアシストゲートが個別的に分離して配置されるように示すものの、列方向に整列して配置されるように示すアシストゲートＡＧＴ０およびＡＧＴ１は、各々、列方向に連続的に延在する反転層形成領域とアシストゲート線ＡＧＬとにより形成されるが列方向に設定されるチャネル幅を有する１つのＭＯＳトランジスタで実現される。

これらの反転層ＩＮＶ０およびＩＮＶ１が対をなしてソース配線ＩＬ（ＩＬ１、ＩＬ２、およびＩＬ３）にそれぞれ結合される。メモリセルＭＣ１およびＭＣ２各々の一方導通ドに対して拡散層ＤＬ１が共通に設けられ、この拡散層ＤＬ１が列方向に連続的に延在し、拡散配線を形成する。同様、メモリセルＭＣ３およびＭＣ０の各々の一方導通ノードが拡散層ＤＬ０に共通に結合され、この拡散層ＤＬ０は、列方向に連続的に延在して、拡散配線を形成する。

メモリアレイＭＡ上に、列方向に延在してグローバルビット線ＧＢＬが設けられる。図１１において、グローバルビット線ＧＢＬｊ−２からＧＢＬｊ＋４が配設される状態を一例として示す。このグローバルビット線ＧＢＬｊ−２からＧＢＬｊ＋４は、図１０に示すメモリアレイＭＡ０−ＭＡ（Ｎ−１）に共通に配設される。グローバルビット線ＧＢＬは、選択メモリセルの位置（種類）に応じて、ソース側ビット線またはドレイン側ビット線として選択的に利用される。

このメモリアレイＭＡにおいて、さらに、拡散配線選択信号（ドレイン選択信号）ＳＤ０に従って拡散層ＤＬ０をそれぞれグローバルビット線ＧＢＬｊ−２、ＧＢＬｊ、ＧＢＬｊ＋２およびＧＢＬｊ＋４に結合する選択トランジスタＳＤＴ００、ＳＤＴ０１、ＳＤＴ０２、およびＳＤＴ０３と、拡散配線選択信号ＳＤＴ１に従って、拡散層ＤＬ１を、それぞれ対応の列に配設されるグローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１、ＧＢＬｊ＋３に結合する選択トランジスタＳＤＴ１０、ＳＤＴ１１、およびＳＤＴ１２が設けられる。

また、アシストゲートＡＧＴ０およびＡＧＴ１を選択的に導通状態とする（反転層を形成する）状態に設定するために、アシストゲート選択信号ＡＧ０がアシストゲート線ＡＧＬ０へ与えられ、すなわち対応のアシストゲートＡＧＴ０へ与えられる。一方、アシストゲートＡＧＴ１を選択的に導通状態にするために、アシストゲート選択信号ＡＧ１が、アシストゲート線ＡＧＬ１へ与えられ、すなわち、アシストゲートＡＧＴ１へ与えられる。

アシストゲートの反転層を、さらに、グローバルビット線に接続して、データ読出を行なうために、選択信号ＳＳ０に従って、ソース配線ＩＬ１、ＩＬ２およびＩＬ３を、それぞれグローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１およびＧＢＬｊ＋３に結合する選択トランジスタＳＳＴ００、ＳＳＴ０１およびＳＳＴ０２が設けられ、同様、選択信号ＳＳ１に従ってソース配線ＩＬ１、ＩＬ２およびＩＬ３を、グローバルビット線ＧＢＬｊ−２、ＧＢＬｊ、およびＧＢＬｊ＋２にそれぞれ結合する選択トランジスタＳＳＴ１０、ＳＳＴ１１、ＳＳＴ１２が設けられる。

図１１に示すメモリアレイＭＡにおいて、書込動作（書込ベリファイ動作を含む）および読出動作においては、メモリセルＭＣ０、ＭＣ１、ＭＣ２およびＭＣ３それぞれにその電流経路が設定されてデータの書込／読出が行なわれる。すなわち、１つのロウアドレスが指定されると、１つのワード線（たとえばワード線ＷＬ０）が選択状態へ駆動される。この選択ワード線ＷＬ０に接続される４種類のメモリセルＭＣ０−ＭＣ３のうちから、ロウアドレスに従って選択メモリセルを特定し、その選択メモリセルの種類に応じて、選択メモリセルとグローバルビット線の接続経路形態が決定される。データ書込時においては、選択メモリセルに対して配置されるグローバルビット線の対において一方がドレインビット線として用いられ、他方がソースビット線として用いられる。この場合、メモリセルの選択位置により、対をなすグローバルビット線のいずれがソースビット線として利用され、他方がドレインビット線として利用されるかが決定される。この決定されたグローバルビット線の機能に応じてデータ書込時の印加電圧の伝達経路が設定される。

消去動作時においては、１つのワード線に接続するすべてのメモリセルＭＣ０−ＭＣ３に対する消去が同時に実行される（一括消去）。選択メモリセルにおいて各基板領域（ウェル領域ＷＥＬＬ）とフローティングゲートの間でトンネル電流により電子の放出を実行する。選択ワード線のみが、電子を放出することのできる電圧レベル（負電圧ＶＮＮ）に設定されて、消去動作が行なわれる。

図１２は、図１０に示す電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）の構成の一例を示す図である。これらの電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）は、同一構成を有するため、図１２においては、電荷容量制御回路ＣＣＣにより、これらの電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）を代表的に示す。

図１２において、電荷容量制御回路ＣＣＣは、グローバルビット線ＧＢＬｊ−２からＧＢＬｊ＋４それぞれに対応して設けられ、導通時、対応のグローバルビット線へ書込電圧供給ノードＣＰＢ上の電圧を対応のグローバルビット線に伝達する給電用スイッチング素子ＣＳＷＪ−２ないしＣＳＷｊ＋４と、グローバルビット線ＧＢＬｊ−２ないしＧｊ＋４それぞれに対応して設けられ、導通時、ソース電圧伝達線ＳＬＶ上の電圧を対応のグローバルビット線に伝達するソース側容量調整用のスイッチング素子ＧＳＷｊ−２ないしＧＳＷｊ＋４と、グローバルビット線ＧＢＬｊ−２ないしＧＢＬｊ＋４それぞれに対応して設けられ、対応のグローバルビット線を選択的に分離するスイッチング素子ＳＷｊ−２からＳＷｊ＋４を含む。

スイッチング素子ＣＳＷｊ−２ないしＣＳＷｊ＋４は、図９に示す充電用のスイッチング素子ＣＳＷ０−ＣＳＷｎ−１に対応する。スイッチング素子ＣＳＷｊ−２、ＣＳＷｊ、ＣＳＷｊ＋２およびＣＳＷｊ＋４には、導通制御信号φｃ１が与えられ、スイッチング素子ＣＳＷｊ−１、ＣＳＷｊ＋１およびＣＳＷｊ＋３へは、導通制御信号φｃ０が与えられる。

スイッチング素子ＧＳＷｊ−２ないしＧＳＷｊ＋４は、図９に示す構成においては示されていないものの、ソース側容量素子Ｃｓ０−Ｃｓｍ−１をそれぞれ接地電圧レベルに放電させるためのスイッチング素子である。スイッチング素子ＧＳＷｊ−２、ＧＳＷｊ、ＧＳＷｊ＋２およびＧＳＷｊ＋４のゲートには、導通制御信号φｄ０が与えられ、スイッチング素子ＧＳＷｊ−１、ＧＳＷｊ＋１およびＧＳＷｊ＋３のゲートへは、導通制御信号φｄ１が与えられる。

グローバルビット線ＧＢＬｊ−２ないしＧＢＬｊ＋４においては、選択メモリセル各々に対してグローバルビット線が対をなして用いられ、グローバルビット線の対において、一方がドレインビット線および他方がソースビット線として利用される。この場合、選択メモリセルのタイプ（種類）に応じて、グローバルビット線の対においてソースビット線およびドレインビット線の役割は交換する。したがって、各グローバルビット線ＧＢＬｊ−２ないしＧＢＬｊ＋４それぞれに対し、いずれがソースビット線およびグローバルビット線としても機能することができるように、充電用のスイッチング素子ＣＳＷｊ−２ないしＣＳＷｊ＋４と放電用（初期化用）のスイッチング素子ＧＳＷｊ−２ないしＧＳＷｊ＋４を配置する。

接続用のスイッチング素子ＳＷｊ−２、ＳＷｊ、ＳＷｊ＋２およびＳＷｊ＋４には、分離制御信号φｉｓ１が与えられ、スイッチング素子ＳＷｊ−１、ＳＷｊ＋１およびＳＷｊ＋３には、分離制御信号φｉｓ０が与えられる。スイッチング素子ＳＷｊ−１、ＳＷｊ＋１およびＳＷｊ＋３が、スイッチング素子スイッチング素子ＣＳＷｊ−１、ＣＳＷｊ＋１およびＣＳＷｊ＋３とスイッチング素子ＧＳＷｊ−１、およびＧＳＷｊ＋１およびＧＳＷｊ＋３の間にそれぞれ配置され、一方、スイッチング素子ＳＷｊ−２、ＳＷｊ−２、ＳＷｊ、ＳＷｊ＋２およびＳＷｊ＋４は、メモリアレイ（図１２には示さず）の境界領域に配置される。グローバルビット線を分割して、その分割グローバルビット線の寄生容量（配線容量）をドレイン書込電荷を蓄積する容量として利用する。この場合、分離されて非使用とされる分割グローバルビット線は、フローティング状態とせず、一定電圧レベルに固定する（ノイズの影響を抑制するため）。

このスイッチング素子ＳＷｊ−１、ＳＷｊ＋１およびＳＷｊ＋３を充電用のスイッチング素子ＣＳＷｊ−１、ＣＳＷｊ＋１およびＣＳＷｊ＋３と放電用のスイッチング素子ＧＳＷｊ−１、ＧＳＷｊ＋１およびＧＳＷｊ＋３の間に配置することにより、各分割グローバルビット線において、ソースビット線およびグローバルビット線いずれの場合においても充放電を行うことができ、ソース側容量およびドレイン側容量として利用することができる。

図１３は、グローバルビット線が分割状態とされたときのスイッチング素子の接続状態の一例を示す図である。図１３において、グローバルビット線ＧＢＬｊおよびＧＢＬｊ＋１が、複数の分割グローバルビット線に分割される状態を示す。具体的に、図１３において、メモリアレイ群ＭＧａ、ＭＧｂおよびＭＧｃに対応して、グローバルビット線ＧＢＬａが、分割グローバルビット線ＤＧＢＬａ０、ＤＧＢＬａ１およびＤＧＢＬａ２に分割され、グローバルビット線ＧＢＬｂが、分割グローバルビット線ＤＧＢＬｂ０、ＤＧＢＬｂ１、ＤＧＢＬｂ２に分割される。

電荷容量制御回路ＣＣＣａが、メモリアレイ群ＭＧａの上側の位置に配置され、メモリアレイ群ＭＧａおよびＭＧｂの間およびメモリアレイ群ＭＧｂおよびＭＧｃの間の領域それぞれに、電荷容量制御回路ＣＣＣｂおよびＣＣＣｃが配置される。メモリアレイ群ＭＧｃの下側の位置に、電荷容量制御回路ＣＣＣｄが配置される。

電荷容量制御回路ＣＣＣａは、分割グローバルビット線ＤＧＢＬａ０に対して設けられるスイッチング素子ＳＷｊ０と、分割グローバルビット線ＤＧＢＬｂ０に対して設けられるスイッチング素子ＳＷｊ＋１０と、分割グローバルビット線ＤＧＢＬｂ０に対して設けられるソース線放電用のスイッチング素子ＧＳＷｊ＋１０を含む。

電荷容量制御回路ＣＣＣｂは、分割グローバルビット線ＤＧＢＬａ０の端部に配置される充電用のスイッチング素子ＣＳＷｊ０および放電用のスイッチング素子ＧＳＷｊ０と、分割グローバルビット線ＤＧＢＬｂ０に対して設けられる充電用のスイッチング素子ＣＳＷｊ＋１０と、分割グローバルビット線ＤＧＢＬａ０およびＤＧＢＬｂ０に対して設けられるスイッチング素子ＳＷｊ１およびＳＷｊ＋１１と、放電用のスイッチング素子ＧＳＷｊ＋１１を含む。

電荷容量制御回路ＣＣＣｃは、分割グローバルビット線ＤＧＢＬａ１に対して設けられる充電用のスイッチング素子ＣＳＷｊ１と、分割グローバルビット線ＤＧＢＬａ１に対して設けられる放電用のスイッチング素子ＧＳＷｊ１と、分割グローバルビット線ＤＧＢＬｊ１に対して設けられる分離用のスイッチング素子ＳＷｊ２と、分割グローバルビット線ＤＧＢＬｂ１に対して設けられる充電用のスイッチング素子ＣＳＷｊ＋１１と、分割グローバルビット線ＤＧＢＬｂ１に対して設けられる分離用のスイッチング素子ＳＷｊ＋１２と、分割グローバルビット線ＤＧＢＬｂ２に対して設けられる放電用のスイッチング素子ＧＳＷｊ＋１２を含む。

電荷容量制御回路ＣＣＣｄは、分割グローバルビット線ＤＧＢＬａ２に対して設けられる充電用のスイッチング素子ＣＳＷｊ２と、分割グローバルビット線ＤＧＢＬａ２に対して設けられる放電用のスイッチング素子ＧＳＷｊ２と、分割グローバルビット線ＤＧＢＬｂ２に対して設けられる充電用のスイッチング素子ＣＳＷｊ＋１２と、分割グローバルビット線ＤＧＢＬｂ２に対して設けられる分離用のスイッチング素子ＳＷｊ＋１３と、図示しない下側の分割ビット線に対して設けられる放電用のスイッチング素子とを含む。

この図１３に示す配置において、分割グローバルビット線ＤＧＢＬａ１およびＤＧＢＬｂ２に対応して配置されるメモリセルＭＣに対する書込を行なう場合を考える。この場合、分割グローバルビット線ＤＧＢＬａ１およびＤＧＢＬｂ１の一方がドレインビット線、他方がソースビット線として用いられる。このメモリセルＭＣは、拡散配線ＤＬａおよびＤＬｂを介して、それぞれ、分割グローバルビット線ＤＧＢＬａ１およびＤＧＢＬｂ１に電気的に結合される。

データ書込時、グローバルビット線ＧＢＬｊがドレインビット線として用いられ、グローバルビット線ＧＢＬｊ＋１がソースビット線として用いられる場合、この分割グローバルビット線ＤＧＢＬａ１が書込電圧レベルに充電され、分割グローバルビット線ＤＧＢＬｂ１が、センス・ラッチ回路からの書込許可電圧（接地電圧）または書込阻止電圧Ｖｉｈｂの電圧レベルに充電される。この場合、放電用スイッチング素子ＧＳＷｊ＋１１はオフ状態であり、書込動作完了後のグローバルビット線ＧＢＬｊ＋１の初期化時に、接地電圧レベルを設定するために利用される。

したがって、ソースビット線として用いられるグローバルビット線に対する充電および放電用のスイッチング素子ＣＳＷおよびＧＳＷは共に非導通状態に設定され、ソースビット線の電圧レベルが、センスアンプから伝達される電圧レベルに維持される。

不使用の分割グローバルビット線は、インジェクション時、たとえば接地電圧レベルに固定される。この場合、各電荷容量制御回路ＣＣＣａ−ＣＣＣｄにおいて、分離用のスイッチング素子ＳＷ（ＳＷｊ（ＳＷｊ０−ＳＷｊ３），ＳＷｊ＋１（ＳＷｊ＋１０−ＳＷｊ＋１３））を分離状態に設定したときに、グローバルビット線ＧＢＬｊにおいては、分離用のスイッチング素子ＳＷｊの上部に配置される放電用のスイッチングトランジスタＧＳＷｊを導通状態に設定し、グローバルビット線ＧＢＬｊ＋１に対しては、分離用のスイッチング素子ＳＷｊ＋１の上部に配置される充電用のスイッチング素子ＣＳＷｊ＋１を非導通状態とする。また、このグローバルビット線ＧＢＬｊ＋１において不使用の分割グローバルビット線に対して設けられる電荷容量制御回路においては、放電用のスイッチング素子ＧＳＷｊ＋１０、ＧＳＷｊ＋１２がオン状態とされる。

これにより、分割グローバルビット線ＤＧＢＬｂ１が用いられる場合、スイッチング素子ＧＳＷｊ＋１１およびＣＳＷｊ１１をオフ状態に設定して、センス・ラッチ回路から伝達される電圧のレベルに設定した状態を維持することができ、また不使用の分割グローバルビット線ＤＧＢＬｂ０においては、電荷容量制御回路ＣＣＣａにより、放電用のスイッチング素子ＧＳＷｊ＋１０をオン状態として接地電圧レベルに維持することができる。

ここで、不使用のグローバルビット線ＤＧＢＬｂ２においても、放電用のスイッチングトランジスタＧＳＷｊ＋１２がオフ状態とされる。したがって、選択メモリアレイ群の位置に応じて、グローバルビット線の延びる方向が異なり、このグローバルビット線の長さが延びる方向に応じて制御の態様が、少し異なる。
分割ビット線が下方向に延びる場合と上方向に延びる場合とで、使用される分割グローバルビット線の電荷容量制御回路のスイッチング素子の導通・非導通状態を反対とするだけであり、確実に、非使用の分割グローバルビット線を所定のたとえば接地電圧レベルの電圧に固定でき、またソースビット線に対しては、センス・ラッチ回路から伝達される電圧レベルに維持することができる。

図１４は、図１０に示すセンス・ラッチ回路８の構成の一例を示す図である。図１４において、センス・ラッチ回路８は、グローバルビット線の対各々に対して設けられるセンスアンプを含む。図１４においては、センスアンプは、グローバルビット線ＧＢＬｊ−２およびＧＢＬｊ−１の対に対して設けられるセンスアンプＳＡ０と、グローバルビット線ＧＢＬｊおよびＧＢＬｊ＋１の対に対して設けられるセンスアンプＳＡ１と、グローバルビット線ＧＢＬｊ＋２およびＧＢＬｊ＋３の対に対して設けられるセンスアンプＳＡ２を含む。

これらのセンスアンプＳＡ０−ＳＡ２の各々は、一例として、交差結合型センスアンプの構成を備え、ＣＭＯＳインバータラッチにより実現される。したがって、センスアンプＳＡ０−ＳＡ２の各々は、レファレンスノードＮＲ（ＮＲ０−ＮＲ２）およびセンスノードＮＳ（ＮＳ０−ＮＳ２）に、相補なデータをラッチする。

センス・ラッチ回路８は、さらに、転送指示信号φｔｘに従ってセンスアンプＳＡ０−ＳＡ２のレファレンスノードＮＲの信号を転送する転送ゲートＴＸＲ０、ＴＸＲ１、およびＴＸＲ２と、センスアンプＳＡ０−ＳＡ２それぞれに対応して設けられ、対応のセンスアンプのレファレンスノードＮＲの電位に従って書込阻止用制御電圧Ｖｉｈｂを伝達する転送ゲートＴＺＲ０−ＴＺＲ２と、グローバルビット線プリチャージ信号φｓｐｒに従って、転送ゲートＴＺＲ０−ＴＺＲ２それぞれから伝達された信号をさらにノードＮＤ０−ＮＤ３へそれぞれ伝達する転送ゲートＴＹＲ０−ＴＹＲ２と、センスアンプＳＡ０−ＳＡ２それぞれに対応して設けられ、制御信号φｃに従って接地電圧ＶＳＳを転送する転送ゲートＱＴ０−ＱＴ２と、ノードＮＤａ−ＮＤｃ上の電圧に従って転送ゲートＱＴ０−ＱＴ２の伝達した接地電圧をさらに対応のセンスノードＮＳ０−ＮＳ２へ伝達する転送ゲートＴＱ０−ＴＱ２を含む。

センス・ラッチ回路８は、さらに、選択信号φｓｅｌ０に従ってノードＮＤａ−ＮＤｃをそれぞれ、グローバルビット線ＧＢＬｊ−２、ＧＢＬｊおよびＧＢＬｊ＋２に結合する転送ゲートＴＲｊ−２、ＴＲｊおよびＴＲｊ＋２と、転送選択信号φｓｅｌ１に従ってノードＮＤａ−ＮＤｃをそれぞれグローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１およびＧＢＬｊ＋３に結合する転送ゲートＴＲｊ＋１およびＴＲｊ＋３と、グローバルビット線ＧＢＬｊ−１およびＧＢＬｊをイコライズ指示信号φｅｑに従ってイコライズするイコライズトランジスタＥＱＴ０と、グローバルビット線ＧＢＬｊ＋１およびＧＢＬｊ＋２をイコライズ指示信号φｅｑに従ってイコライズするイコライズトランジスタＥＱＴ１と、グローバルビット線ＧＢＬｊ＋３と図示しないグローバルビット線ＧＢＬｊ＋４とをイコライズ指示信号φｅｑに従ってイコライズするイコライズトランジスタＥＱＴ２を含む。

隣接センスアンプに対して設けられるグローバルビット線の電位をイコライズすることにより、各グローバルビット線における初期電圧レベルを同じとして、動作時の電圧変化速度を互いに等しくする。

このセンス・ラッチ回路８は、さらに、グローバルビット線ＧＢＬｊ−２、ＧＢＬｊおよびＧＢＬｊ＋２に対応して設けられ、読出ソース線電圧設定信号φｒ０に従ってソースビット線へ圧Ｖｓｖを伝達する転送ゲートＳＴＲｊ−２、ＳＴＲｊおよびＳＴＲｊ＋２と、読出ソース線電圧設定信号φｒ１に従ってソース線電圧Ｖｓｖを伝達する転送ゲートＳＴＲｊ−１、ＳＴＲｊ＋１およびＳＴＲｊ＋３を含む。これらの転送ゲートＳＴＲｊ−２−ＳＴＲｊ＋３は、データ読出時（書込時のベリファイ動作を含む）、ソースビット線を所定の電圧レベル（接地電圧レベル）のソース線電圧Ｖｓｖに設定する。

図１４においては、さらに、データレジスタに含まれるデータレジスタ回路を示す。このデータレジスタ回路は、それぞれ、データを格納するレジスタ回路ＤＲＧａおよびＤＲＧｂと、書込データ指示信号Ｄ０とデータレジスタ回路ＤＲＧａの格納データとを受けるＥＸＮＯＲゲートＮＥＸａと、書込データ指示信号Ｄ１とデータレジスタ回路ＤＲＧｂの格納データを受けるＥＸＮＯＲゲートＮＥＸｂと、これらのＥＸＮＯＲゲートＮＥＸａおよびＮＥＸｂの出力信号を受けルＮＡＮＤゲートＮＧＴとを含む。ＮＡＮＤゲートＮＧＴの出力信号が対応のセンスアンプのリファレンスノードＮＲへ伝達される。

書込データ指示信号Ｄ０およびＤ１は、４値のうちのいずれかを示し、書込サイクルにおいて書込まれるデータ値を示す。

このデータレジスタ回路においては、データ書込み時に、格納データと書込指示信号Ｄ０およびＤ１とが一致すると、ＥＸＮＯＲゲートＮＥＸａおよびＮＥＸｂの出力信号がともに、Ｈレベルとなり、応じてＮＡＮＤゲートＮＧＴの出力信号がＬレベル（“０”）となる。一方、データ書込時において、書込データ指示信号Ｄ０およびＤ１とが一致しない場合には、ＥＸＮＯＲゲートＮＥＸａおよびＮＥＸｂのいずれかの出力信号がＬレベルとなり、応じてＮＡＮＤゲートＮＧＴの出力信号がＨレベルとなる。リファレンスノードＮＲの電圧レベルが、Ｌレベルのときにデータの書込みが実行されるように、接地電圧が転送され、Ｈレベルのときにデータの書込を禁止するように書込素子電圧Ｖｉｈｂが伝達される。

なお、１つのグローバルビット線に対して２つのメモリセルに対する書込が実行されるため、このメモリセルの選択のために、センスアンプ（またはＥＸＮＯＲゲートＮＥＸａおよびＮＥＸｂ）とデータレジスタ回路の間には、、コラム系のアドレス信号に従ってデータを転送する転送回路が設けられているものの、図１４においては、このデータレジスタからセンスアンプにデータを転送する選択転送ゲートは示していない。

センスアンプＳＡ０−ＳＡ２へは、図１０に示すデータレジスタ７からの格納データが並行して転送される。各センスアンプに対して、データ転送時、書込サイクル時において、書込データに応じて、データの書込を行なうメモリセルに対して、書込を指示するデータ“０”（Ｌレベルの信号）を転送し、データ書込を行なわないメモリセルに対するセンスアンプに対しては、書込禁止データ“１”（Ｈレベルの信号）が転送される。

次に、図１４に示すセンス・ラッチ回路の動作について説明する。データ書込時において、グローバルビット線ＧＢＬｊ−２、ＧＢＬｊおよびＧＢＬｊ＋２が、ドレインビット線として用いられ、グローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１、およびＧＢＬｊ＋３がソースビット線として用いられる場合を考える。データの書込は、先の図１１において示したように、メモリセルＭＣ０−ＭＣ３のうち１つのメモリセルＭＣｉに対して実行される。

今、図１５に示すように、図４に示すメモリセルＭＣ０に対するデータの書込を行なう場合を考える。図１５に示すように、メモリセルＭＣ０は、それぞれのドレインノードが、対応のグローバルビット線ＧＢＬｊ−２、ＧＢＬｊおよびＧＢＬｊ＋２に結合され、それぞれのソースノードが、図示しないアシストゲートおよびメモリセルＭＣ１を介してグローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１およびＧＢＬｊ＋３に結合される（図１１に示す選択信号ＳＤ１およびＳＤ０とアシストゲート選択信号ＡＧ０およびＡＧ１によりこの書込対象のメモリセルを選択する）。選択信号ＳＤ０およびＳＤ１は、データ書込時においては、例えば６Ｖの高電圧に設定され、対応の（分割）グローバルビット線からの書込高電圧を対応のドレイン拡散配線に転送することができる。

いま、グローバルビット線ＧＢＬｊ−２およびＧＢＬｊに接続されるメモリセルＭＣ０にデータの書込を行ない、グローバルビット線ＧＢＬｊ＋２に結合するメモリセルＭＣ０に対してはデータの書込を行なわない場合を考える（書込データの論理値が異なるため）。この場合、対応のセンスアンプＳＡ０およびＳＡ１にはデータ“０”が転送され、センスアンプＳＡ２には、データ“１”が転送される。図１５に示すように、センスアンプＳＡは、インバータラッチで構成され、リファレンスノードＮＲへは、対応のデータレジスタ回路からの信号が転送される。従って、センスアンプＳＡ０およびＳＡ１においては、レファレンスノードＮＲ０およびＮＲ１が、それぞれＬレベルに設定され、センスノードＮＳ０およびＮＳ１がそれぞれＨレベルに設定される。一方センスアンプＳＡ２においてはレファレンスノードＮＲ２がＨレベル、センスノードＮＳ２がＬレベルに設定される。

この状態で、書込阻止電圧Ｖｉｈｂを生成するために、制御電圧Ｖｃｎｔを、たとえば２Ｖの電圧レベルに設定し、また、グローバルビット線プリチャージ制御信号φｓｐｒを、０．５Ｖ＋Ｖｔｈｎの電圧レベルに設定する。ここで、Ｖｔｈｎは、転送ゲートＴＹＲ０−ＴＹＲ２のしきい値電圧である。

この状態において、センスアンプＳＡ０およびＳＡ１においては、レファレンスノードＮＲ０およびＮＲ１がＬレベルであり、転送ゲートＴＺＲ０およびＴＺＲ１はオフ状態であり、転送ゲートＴＹＲ０およびＴＹＲ１がオン状態となっても、ノードＮＤａ−ＮＤｃの電圧レベルは変化しない。一方センスアンプＳＡ２においては、レファレンスノードＮＲ２がＨレベルであり、転送ゲートＴＺＲ２が導通し、この書込阻止電圧Ｖｉｈｂが転送ゲートＴＺＲに対して転送ゲートＴＹＲ２へ転送される。このグローバルビット線プリチャージ信号φｓｐｒは、その電圧レベルが０．５Ｖ＋Ｖｔｈｎの電圧レベルであり、したがってノードＮＤ２の電圧レベルは、０．５Ｖ程度となる。これにより、グローバルビット線の寄生容量を充電し、センスアンプのラッチデータが反転するのを防止する（接続時のグローバルビット線容量によりセンスアンプＳＡ０ないしＳＡ２のラッチデータが反転するのを防止するため）。

このグローバルビット線のプリチャージの完了後、転送制御信号φｔｘを、２Ｖ＋Ｖｔｈｎの電圧レベルに上昇させ、転送ゲートＴＸＲ０−ＴＸＲ２を導通状態へ駆動する。これにより、センスアンプＳＡ０−ＳＡ２のレファレンスノードＮＲ０−ＮＲ２がそれぞれノードＮＤａ−ＮＤｃに結合される。ノードＮＤａおよびＮＤｂは、センスアンプＳＡ０およびＳＡ１のレファレンスノードＮＲ０およびＮＲ１の電圧レベルに従って、接地電圧（Ｖｓｓ＝０Ｖ）レベルに確実に駆動される（センスアンプのＣＭＯＳインバータのロー側電源ノードに接続されるＮチャネルＭＯＳトランジスタにより接地電圧レベルに駆動される）。

このとき、制御信号φｃがＨレベルとなり、選択ゲートＱＴ０−ＱＴ２がオン状態となる。この場合においても、選択ゲートＴＱ０およびＴＱ１が非導通状態であり、センスアンプＳＡ０およびＳＡ１のラッチデータは変化しない。一方、センスアンプＳＡ２においては、転送ゲートＴＸＲ２がオン状態となると、このセンスアンプＳＡ２の内部に含まれるＰチャネルＭＯＳトランジスタ（ＣＭＯＳインバータのハイ側電源ノードに結合されるＰチャネルＭＯＳトランジスタ）により、センスアンプの電源電圧に従ノードＮＤ２の電圧レベルがたとえば２Ｖの書込阻止電圧Ｖｉｈｂの電圧レベルにセットされる。このノードＮＤｃの電圧レベルが書込素子電圧レベルに駆動されるとき、転送ゲートＱＴ２およびＴＱ２により、センスアンプＳＡ２のセンスノードＮＳ２が、確実にＬレベルに維持される。

グローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１およびＧＢＬｊ＋３が、ソースビット線として用いられるため、図１１に示す選択信号ＳＤ１をたとえば６Ｖの電圧レベルに設定して、図１１に示す選択トランジスタＳＤＴ１０、ＳＤＴ１１およびＳＤＴ１２を導通状態に設定することにより、メモリセルＭＣ１に接続される拡散層へグローバルビット線を介して接地電圧または書込阻止電圧Ｖｉｈｂを伝達することができる。すなわち、このソース電圧転送ため、選択信号φｓｅｌ１がＨレベル（２Ｖ＋Ｖｔｈ以上の電圧レベル）に設定され、転送ゲートＴＲｊ−１、ＴＲｊ＋１、ＴＲｊ＋３を導通状態に設定し、ノードＮＤａ−ＮＤｃを、それぞれ、グローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１およびＧＢＬｊ＋３に結合する。これにより、書込対象のメモリセルの書込の許可／禁止をセンスアンプＳＡ０−ＳＡ２のラッチデータに従って設定することができる。ドレインビット線となるグローバルビット線ＧＢＬｊ−１、ＧＢＬｊおよびＧＢＬｊ＋２は、先の図１２に示す電荷容量制御回路を用いて充電動作が行なわれ書込電荷が供給される。

また、メモリセルＭＣ０のデータ読出時において、センス・ラッチ回路を読出データレジスタとして利用する場合、以下の読出動作が実行される。すなわち、転送ゲートＳＴＲｊ−１、ＳＴＲｊ＋１およびＳＴＲｊ＋３が導通状態とされ、グローバルビット線ＧＢＬｊ−１、ＧＢＬｊ＋１およびＧＢＬｊ＋３が接地電圧レベルに維持される。ドレインビット線となるグローバルビット線ＧＢＬｊ−２、ＧＢＬｊおよびＧＢＬｊ＋２は、読出電圧が供給されて、所定の電圧レベルに維持される。そのとき、選択信号φｓｅｌ０により、転送ゲートＴＲｊ−２、ＴＲｊおよびＴＲｊ＋２を導通状態とし、ドレインビット線となるグローバルビット線ＧＢＬｊ−２、ＧＢＬｊおよびＧＢＬｊ＋２をそれぞれノードＮＤａ、ＮＤｂおよびＮＤｃに結合する。

データ読出が行なわれると、ドレイングローバルビット線の電位が、対応のメモリセルの記憶データに応じて変化する（放電電流の有無に応じて）。これにより、ノードＮＤａ−ＮＤｃの電圧レベルが、所定のプリチャージ電圧レベルから低下する。制御信号φｃをオン状態とすることにより、センスアンプＳＡ０−ＳＡ２のセンスノードＮＳ０−ＮＳ２の電圧レベルはノードＮＤａ−ＮＤｃの電圧レベルに応じて決定される。すなわち、ノードＮＤａ−ＮＤｃがＨレベルの電圧レベルであれば、転送ゲートＴＱ０−ＴＱ２が導通し、センスノードＮＳ０−ＮＳ２が接地電圧レベルに維持される。一方ノードＮＤａ−ＮＤｃが、放電されてＬレベル（転送ゲートＴＱ０−ＴＱ２のしきい値電圧以下の電圧レベル）となると、センスノードＮＳ０−ＮＳ２は、プリチャージ電圧レベルである。センス動作時、このレファレンスノードＮＲ０−ＮＲ２を所定の電圧レベルにプリチャージすることにより、ノードＮＤ０−ＮＤ２の電圧レベルに応じてセンスノードの電圧レベルを正確に増幅してラッチすることができる。センスアンプＳＡ０−ＳＡ２のラッチデータは、ベリファイ動作に用いられてもよく、また、データ読出時において通常のデータ読出時において用いられてもよい。

また言うまでもなく、データ書込時においては、書込阻止電圧を発生してメモリセルの拡散配線を充電した後に、グローバルビット線の選択的な分割が実行される。

図１６は、この発明の実施の形態３におけるデータ書込時の選択メモリセルに対する容量分布を概略的に示す図である。グローバルビット線ＧＢＬａが、分割グローバルビット線ＤＧＢＬａ０、ＤＧＢＬａ１およびＤＧＢＬａ２…に分割され、グローバルビット線ＧＢＬｂが、分割グローバルビット線ＤＧＢＬｂ０、ＤＧＢＬｂ１、ＤＧＢＬｂ２に分割される。分割グローバルビット線ＤＧＢＬａ０−ＤＧＢＬａ２には、それぞれ寄生容量（配線容量）Ｃｐａ０、Ｃｐａ１およびＣｐａ２が存在し、分割グローバルビット線ＤＧＢＬｂ０、ＤＧＢＬｂ１およびＤＧＢＬｂ２には、配線の寄生容量Ｃｐｂ０、Ｃｐｂ１およびＣｐｂ２が存在する。

分割グローバルビット線ＤＧＢＬａ０およびＤＧＢＬａ１は、スイッチング素子ＳＷｊ０を介して結合され、分割グローバルビット線ＤＧＢＬａ１およびＤＧＢＬａ２の間にスイッチング素子ＳＷａ１が設けられる。分割グローバルビット線ＤＧＢＬｂ０およびＤＧＢＬｂ１は、スイッチング素子ＳＷｂ０を介して結合され、分割グローバルビット線ＤＧＢＬｂ１およびＤＧＢＬｂ２の間に、スイッチング素子ＳＷｂ１が設けられる。

メモリセルＭＣは、拡散配線ＤＬａおよびＤＬｂを介して分割グローバルビット線ＤＧＢＬａ１およびＤＧＢＬｂ１に結合される。この拡散配線ＤＬａおよびＤＬｂには、それぞれ寄生容量（基板領域との間のＰＮ接合容量）ＣｐｄａおよびＣｐｄｂが存在する。

したがって、図１６に示すように、スイッチング素子ＳＷａ０、ＳＷａ１、ＳＷｂ０およびＳＷｂ１を選択的に導通状態に設定することにより、メモリセルＭＣのドレインノードおよびソースノードの容量値を調整することができ、応じて、ドレイン側ノードの書込電荷蓄積量を調整することができる。またソース側ノードにおいても容量値を調整することにより、データ書込時のメモリセルＭＣを介して流れる電流量を調整でき、応じてメモリセルのフローティングゲートへの注入電荷量を調整することができる。

書込時においては、これらのソース側ノードの容量およびドレイン側ノードの容量の電圧が、同一電圧レベルとなる前に、ホットエレクトロンが発生しない電圧差のレベルとなれば（書込阻止電圧とドレイン書込高電圧の電圧差程度の電圧差が生じた場合）、書込は停止する。

図１７は、図８に示す書込電荷蓄積容量発生部の構成と蓄積電荷制御回路の対応を概略的に示す図である。図１７において、メモリセルＭＣ１のドレインノードＤＬＤに対して直列に、電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）が接続される。これらの電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）の各々は、書込電圧供給ノードＣＰＳに接続される充電用のスイッチング素子ＣＳＷと、容量素子を接続するためのスイッチング素子ＤＳＷと、容量素子Ｃｄを含む。容量素子Ｃｄが、分割グローバルビット線の配線容量に対応する。

メモリセルのドレインノードＤＬＤに対しては、また拡散配線による容量Ｃｄｉｆが存在する。また、メモリセルのソースノードＤＬＳに対しては、拡散配線による容量Ｃｓが存在する。

なお、メモリセルＭＣ０およびＭＣ１が含まれるメモリアレイの位置に応じて、電源容量制御回路ＣＣＣＣ０−ＣＣＣ（Ｍ−１）の接続順序が異なる。

図１８は、図９に示すスイッチング列と電荷容量制御回路の対応を概略的に示す図である。この図１８においては、ドレインノードＤＬＤおよびソースノードＤＬＳの両方の容量値を制御する。したがって、電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）は、充電用のスイッチング素子ＣＳＷと、分割グローバルビット線で構成される容量素子Ｃｄと、ドレインノードへの接続用のスイッチング素子ＤＳＷと、ソース側の容量を接続するためのスイッチング素子ＳＳＷと容量Ｃｓとを含む。これらの容量ＣｓおよびＣｄは、それぞれ、分割グローバルビット線の配線容量で形成される。ドレインノードＤＬＤおよびソースノードＤＬＳそれぞれに、拡散配線による寄生容量ＣｄｉｆｄおよびＣｄｉｆｓが存在する。図１８に示す構成においても、メモリセルが存在するメモリアレイの位置に応じて、この電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）の接続順序は異なる。

なお、容量素子の接続の制御については、後に説明するが、図１０に示す制御回路によ、選択メモリアレイの位置および書込データの値に従ってスイッチ制御が実行される。

以上のように、この発明の実施の形態３に従えば、メモリセルへの書込電荷蓄積容量として、グローバルビット線の配線容量および拡散配線の寄生容量を利用しており、別途書込電荷を蓄積するための容量素子を配置する必要がなく、メモリアレイを配置するメモリマットの占有面積を低減することができる。

［実施の形態４］
データの書込方式としては、種々の方式を考えることができ、可能なデータ書込方式として以下の書込方式を考えることができる。

［書込方式１］
図５および図６に示す動作波形図に見られるように、先の実施の形態１においては、グローバルビット線からドレイン拡散配線の容量を充電し、（分割）グローバルビット線容量およびドレイン拡散配線容量に蓄積された電荷を用いて書込電荷を生成している。

すなわち、図１９に示すように、合成電荷容量制御回路ＣＣＣＧにおいて、スイッチング素子ＣＳＷをａ導通状態として、ノードＤＬＤのドレイン拡散配線容量Ｃｄｉｆｄおよびグローバルビット線容量Ｃｄｃを所定の電圧レベルに充電する。次いで、スイッチング素子ＣＳＷを非導通状態として、アシストゲート線ＡＧＬにたとえば１．５Ｖの電圧を供給して、これらの容量ＣｄｉｆｄおよびＣｄｃに蓄積された電荷により、ドレイン電流Ｉｄを生成し、アシストゲートＡＧＴにおける反転層により高電界を生成して、メモリセルＭＣ１のフローティングゲートＦＧにソースサイドインジェクション方式に従って電荷を注入する。

ここで、合成電荷容量制御回路ＣＣＣＧは、先の実施の形態３において示す電荷容量制御回路ＣＣＣ０ないしＣＣＣ（Ｍ−１）のうち、分割グローバルビット線が用いられる電荷容量制御回路の全体を示す。したがって、グローバルビット線容量Ｃｄｃは、この選択メモリセルのドレインノードＤＬＤに接続される分割グローバルビット線の容量の合成容量に対応する。

この書込方式の場合、グローバルビット線に蓄積される電荷を利用しており、「グローバルビット線一定電荷書込方式」とここでは称す。なお、このメモリセルＭＣ１に対して、書込を禁止する場合には、ソースノードＤＬＳに対して接地電圧に代えて書込阻止電圧Ｖｉｈｂが与えられる。

［書込方式２］
図２０は、第２の書込方式を示す図である。この図２０に示す構成において、メモリセルに関連する部分の構成は図１９に示す構成と同じであり、ドレインノードＤＬＤに対し合成電荷容量制御回路ＣＣＣＧが設けられる。この合成電荷容量制御回路ＣＣＣＧにおいて、スイッチング素子ＣＳＷにより、容量ＣｄｃおよびＣｄｉｆｄを書込電圧レベルにまで充電する動作は、先の図１１に示す構成と同じである。

この場合、スイッチング素子ＤＳＷおよびＣＳＷ共に非導通状態に設定し、アシストゲート線ＡＧＬに、ハイレベルの電圧（たとえば１．５Ｖ）を与え、アシストゲートＡＧＴにおいて反転層を形成する。この場合、ドレイン拡散配線の容量Ｃｄｉｆｄに蓄積された電荷により、ドレイン書込電流Ｉｄが生成され、メモリセルＭＣ１のフローティングゲートＦＧに対する電荷注入が行なわれる。

すなわち、図２１に示すように、期間Ｐ１において、ワード線ＷＬを正の書込高電圧ＶＰＰレベルに駆動し、また書込電圧供給ノードＣＰＳをドレイン書込電圧ＶＷＤの電圧レベルに上昇させる。このとき、スイッチング素子ＤＳＷをオン状態とし、容量ＣｄｉｆｄおよびＣｄｃを結合する。次いで、期間Ｐ２において、スイッチング素子ＣＳＷをオフ状態とし、容量素子Ｃｄｃへの充電動作を完了する。このとき、また、スイッチング素子ＤＳＷをオフ状態とし、容量Ｃｄｃを、ドレインノードＤＬＤから分離する。

次いで、期間Ｐ３において、アシストゲート線ＡＧＬを、たとえば１．５Ｖの電圧レベルに上昇させ、アシストゲートＡＧＴにおいて反転層を形成する。したがって、拡散配線容量Ｃｉｆｄに蓄積された電荷により、ドレイン書込電流Ｉｄが形成されて、ソースノードＤＬＳへ流れ、メモリセルＭＣ１のフローティングゲートＦＧへの電子の注入が行なわれる。この場合においても書込禁止状態のときには、ソースノードＤＬＳは、書込阻止電圧Ｖｉｈｂの電圧レベルに設定される。

この拡散配線容量Ｃｄｆｄの蓄積電荷のみを用いて書込ドレイン電流Ｉｄを生成する書込方式を、「ローカルビット線一定電荷書込方式」と称する。このローカルビット線一定電荷書込方式を用いる場合、１回の書込サイクル（インジェクション）におけるフローティングゲートへの注入電子量は少なくでき、応じて、しきい値電圧の移動量を小さくすることができ、高精度で、しきい値電圧を徐々に変化させて書込を行なうことができる。また、このローカルビット線一定電荷書込方式を用いれば、しきい値電圧が初期状態の次に低いしきい値電圧状態のデータを書込む場合において、高精度で電子の注入を行うことができる。

［書込方式３］
図２２は、第３の書込方式実行時のスイッチング素子の接続状態を示す図である。この図２２に示す構成においては、合成電荷容量制御回路ＣＣＣＧにおいて、スイッチング素子ＣＳＷおよびＧＳＷが書込時共に導通状態に設定される。図２３の信号波形図に示すように、先ず、電源およびワード線立ち上げ期間Ｐ１が実行される。次いで、期間Ｐ２において、スイッチング素子ＤＳＷおよびＣＳＷを介して書込電圧供給ノードＣＰＳから容量ＣｄｃおよびＣｄｉｆｄが充電される。この状態で、期間Ｐ３において、アシストゲート線ＡＧＬの電圧レベルを上昇させる。この場合、メモリセルＭＣ１に対するドレイン電流Ｉｄは、書込電圧供給ノードＣＰＳから与えられ、ドレインノードＤＬＤは、ほぼ一定電圧レベルに維持される。この書込方式を、直流電流によりソースサイドインジェクション書込であり、「ＤＣ書込方式」と称す。

このＤＣ書込方式を行なう場合においても容量Ｃｄｃの値を小さくすることができ、グローバルビット線全体の容量を充電する場合に比べて、容量充電に要する時間を短くすることができ、従って、図２３に示す期間Ｐ２を、従来の定電圧書込方式の構成に比べて短くすることができる。また、スイッチング素子ＣＳＷは、先の実施の形態３において具体的回路構成として示したように、ＭＯＳトランジスタからなる転送ゲートで実現される。したがって、スイッチング素子ＣＳＷを実現するＭＯＳトランジスタのゲート電圧を比較的低い電圧レベルに設定することにより、書込初期時におけるメモリセルＭＣ１のしきい値電圧の低い状態で、大きな突入電流が流れるのを防止することができる。

なお、書込方式２および３においても、このメモリセルＭＣ１へのデータの書込を禁止する場合には、ソースノードＤＬＳへは、書込阻止電圧Ｖｉｈｂが与えられる。

［書込方式４］
図２４は、書込方式４に従うデータ書込時におけるスイッチング素子の接続状態を示す図である。この図２４に示す構成においては、メモリセルＭＣ０のソースノードＤＬＳに拡散容量Ｃｄｉｆｓが接続される。ソースノードＤＬＳは、データ書込時には、接地電圧レベル、またデータ書込禁止状態時には書込阻止電圧Ｖｉｈｂレベルに維持される。ドレインノードＤＬＤに対する合成電荷容量制御回路ＣＣＣＧの構成は、先の書込方式１から３の場合と同様であり、また、以下の書込方式においても、その構成は同様であり、対応する部分には同一参照番号を付し、詳細説明は省略する。

この書込方式４においては、図５および図６に示す動作波形図に従って電荷の蓄積および転送が行なわれる。すなわち、ワード線ＷＬが高電圧ＶＰＰレベルに維持されて、容量素子ＣｄｉｆｄおよびＣｄｃの充電が行なわれる。また、スイッチング素子ＣＳＷが非導通状態に設定された状態で、アシストゲートＡＧＴの下層に反転層を形成する。

この場合、メモリセルＭＣ１のドレイン電流Ｉｄは、容量素子ＣｄｉｆｄおよびＣｄｃにより与えられ、この総電流量は、実効的に、容量素子Ｃｄｉｆｓの充電電圧と容量素子ＣｄｉｆｄおよびＣｄｃの合成容量の電圧値とが等しくなる状態までの期間流れる電荷量で表わされる。この図２４に示すデータ書込方式は、容量間の電荷分配により書込電流を生成しており、この容量接続による電荷の移動（配分）を以下、チャージシェアと称し、このチャージシェアによる電荷の移動時に流れる電流によるソースサイドインジェクション方式による書込を、「グローバルビット線・ローカルソース・チャージシェア書込」方式と称する。

［書込方式５］
図２５は、書込方式５によるデータ書込時のスイッチング素子の接続状態を示す図である。回路構成は、図２４に示す構成と同じである。ドレイン側容量素子ＣｄｉｆｄおよびＣｄｃの充電が、図２１に示す動作波形と同様にして行なわれる。ワード線ＷＬは高電圧ＶＰＰレベルである。この状態で、スイッチング素子ＳＷおよびＤＳＷをともに非導通状態に設定し、アシストゲートＡＧＴに反転層を形成して電流経路を形成する。

この場合、ドレイン電流Ｉｄは、ソースノードＤＬＳの拡散配線容量ＣｄｉｆｓとドレインノードＤＬＤの拡散配線容量Ｃｄｆｄの間のチャージシェアにより生成される。これらの拡散配線ＣｄｉｆｓおよびＣｄｉｆｄによるチャージシェアによる書込電流の生成によるデータ書込を、「ローカルビット線・ローカルソース・チャージシェア書込」方式と称する。

［書込方式６］
図２６は、書込方式６に従うデータ書込時のスイッチング素子の接続状態を示す図である。図２６に示す構成において、回路構成は、図２５に示す構成と同じであり、対応する部分には同一参照番号を付す。

この図２６に示す構成の場合、アシストゲートＡＧＴが反転層を形成する状態においても、スイッチング素子ＣＳＷおよびＤＳＷは、導通状態に維持される。したがって、図２３に示す信号波形と同様の動作により、ドレイン側容量素子ＣｄｉｆｄおよびＣｄｃの充電が行なわれた後、アシストゲートＡＧＴにおいて反転層が形成され、ドレイン電流Ｉｄが流れる。この場合には、書込実行時、書込電圧供給ノードＣＰＳからの書込電流に従ってドレイン電流Ｉｄが生成される。メモリセルＭＣ１のフローティングゲートＦＧへの電子の注入時、ソースノード拡散配線容量Ｃｄｉｆｓの電圧が、書込阻止電圧レベルになると、書込が禁止される。したがって、書込電圧供給ノードＣＰＳからの書込電圧に従ってメモリセルＭＣ１へのいわゆる定電圧書込が行なわれるものの、ソースノードＤＬＳの拡散配線容量Ｃｄｉｆｓにより、メモリセルＭＣ１のしきい値電圧の小さいときに突入電流が流れても、ソースノードＤＬＳの電圧レベルが応じて上昇し、この急激なドレイン電流Ｉｄの増大は抑制され、安定なデータ書込を実現することができる。

［書込方式７］
図２７は、実施の形態４における書込方式７によるデータ書込時のスイッチング素子の接続状態を示す図である。図２７に示す構成においては、ソースノードＤＬＳに、ソース側合成電荷容量制御回路ＣＣＣＧｓが接続され、また、ドレインノードＤＬＤに対しても、ドレイン合成電荷容量制御回路ＣＣＣＧｄが設けられる。これらの電荷容量制御回路ＣＣＣＣＧｓおよびＣＣＣＧｄが、実施の形態２における電荷容量制御回路ＣＣＣ０−ＣＣＣ（Ｍ−１）の合成回路（書込電荷供給に関連する回路の全体）に対応する。

ドレイン側合成電荷容量制御回路ＣＣＣＧｄにおいて、分割グローバルビット線の合成容量Ｃｄｃおよびドレイン拡散配線の容量ＣｄｉｆｄがドレインノードＤＬＤに接続され、ソースノードＤＬＳにおいても、分割グローバルビット線の合成容量Ｃｓｃおよびソース拡散配線容量Ｃｄｉｆｓが接続される。

充電動作は、先の書込方式１から６と同じであり、スイッチング素子ＣＳＷを導通状態として、容量素子ＣｄｉｆｄおよびＣｄｃを充電する。このとき、ワード線ＷＬが高電圧ＶＰＰレベルである。この後、アシストゲート線ＡＧＬを書込時のハイレベルに設定する。この書込方式７においては、インジェクション時において、スイッチング素子ＤＳＷは導通状態とし、一方、ソースノードＤＬＳのスイッチング素子ＳＳＷは非導通状態に設定される。したがって、この場合、ドレインノードＤＬＤの容量ＣｄｉｆｄおよびＣｄｃに蓄積された電荷がドレイン電流Ｉｄとしてソース側拡散配線容量Ｃｄｉｆｓに流れる（データ書込時）。この書込方式７は、先のグローバルビット線・ローカルソース・チャージシェア書込方式（図２４参照）と同じである。

このメモリセルＭＣ１に対する書込が禁止される場合には、ソースノードＤＬＳには、書込阻止電圧が伝達されて、拡散配線容量Ｃｄｉｆｓに保持される。

［書込方式８］
図２８は、この発明の実施の形態４における書込方式８に従うデータ書込時のスイッチング素子の接続状態を示す図である。この図２８に示す構成においても、容量素子の分布としては、図２７に示す構成と同様の構成が用いられ、対応する部分には同一の参照符号を付し、詳細説明は省略する。

図２９は、図２８に示す電荷容量制御部の動作を示す信号波形図である。図２９に示す動作期間Ｐ１ないしＰ３は、先の実施の形態１において用いたものと同じである。期間Ｐ１において、ワード線の選択、書込電圧の立上げが行われ、また、スイッチング素子ＳＳＷおよびＤＳＷがともにオン状態に設定され、グローバルビット線容量ＣｄｃおよびＣｓｃが、それぞれドレインノードＤＬＤおよびＤＬＳにそれぞれ結合される。

期間Ｐ２において、スイッチング素子ＣＳＷを導通状態として、容量素子ＣｄｉｆｄおよびＣｄｃの充電が行なわれる。

次いで、期間Ｐ３においてスイッチング素子ＣＳＷを非導通状態に設定し、ドレイン側容量素子ＣｄｉｆｄおよびＣｄｃとソース側容量素子ＣｄｉｆｓおよびＣｓの間で電荷の分配（チャージシェア）を行なう。アシストゲート線ＡＧＬをハイレベルに設定して反転層を形成して電荷の流れる経路を形成する。

したがって、ドレイン電流Ｉｄは、ドレイン側容量ＣｄｉｆｄおよびＣｄｃとソース側容量ＣｄｉｆｓおよびＣｓｃの間で再配分が完了した時点で終了する。この書込方式８は、「グローバルビット線・グローバルソース・チャージシェア書込方式」と称す。

［書込方式９］
図３０は、書込方式９に従うデータ書込時の容量の接続形態を示す図である。この図３０に示す容量素子の分布は、図２７および図２８に示すものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図３１は、図３０に示す容量分布における電荷容量制御回路の動作を示す信号波形図である。以下、図３１を参照して、図３０に示す書込電荷蓄積動作について説明する。

図３０に示す構成においては、期間Ｐ１において、ワード線ＷＬを選択状態の高電圧ＶＰＰレベルに駆動し、また書込電圧ＶＷＤを生成して、書込電圧供給ノードＣＰＳへ供給する。また、この期間Ｐ１において、また、スイッチング素子ＳＳＷおよびＤＳＷが導通状態（オン状態）に設定され、容量ＣｓｃおよびＣｄｃがソースノードＤＬＳおよびドレインノードＤＬＤにそれぞれ結合される。

期間Ｐ２において、スイッチング素子ＣＳＷを導通状態（オン状態）に設定して、ドレインノードＤＬＤの充電を行ない。容量素子ＣｄｉｆｄおよびＣｄｃを書込電圧ＶＷＤレベルまで充電する。次いで、スイッチング素子ＳＳＷ、ＤＳＷおよびＣＳＷはすべて非導通状態（オフ状態）に設定し、充電動作を完了する。

期間Ｐ３において、アシストゲート線ＡＧＬの電圧レベルを上昇させ、アシストゲートにおいて反転層を形成し、メモリセルＭＣ１およびＭＣ０を介してドレイン電流ＩＤを流す。この場合、拡散配線容量ＣｄｉｆｄおよびＣｄｉｆｓの間で電荷の分配が行なわれるだけであり、書込方式は、先の「ローカルビット線・ローカルソース・チャージシェア書込方式」と同じである。

この場合においても、データの書込を禁止する場合には、ソース側のスイッチングＳＳＷを導通状態に設定することにより、センスアンプからの書込阻止電圧を伝達して、メモリセルの書込を禁止する状態に設定する。

［書込方式１０］
図３２は、書込方式１０に従うデータ書込時の容量の接続状態を示す図である。この図３２においても、接続容量の構成は、先の図２７および図２８に示す構成と同じであり、対応する部分には同一参照番号を付す。

図３３は、図３２に示す電荷容量制御回路の動作を示す信号波形図である。以下、図３３を参照して、図３２に示す構成のデータ書込時の動作について説明する。

期間Ｐ１においては、先の図３０および図３１に示す書込方式９の場合と同様、ワード線ＷＬの選択、および書込電圧ＶＷＤの立上げが行なわれ、また、スイッチング素子ＤＳＷおよびＳＳＷが導通状態（オン状態）に設定される。

次に期間Ｐ２において、スイッチング素子ＣＳＷが導通状態（オン状態）により充電が行なわれ、容量素子ＣｄｉｆｄおよびＣｄｃが充電される。この期間Ｐ２において、充電完了後、スイッチング素子ＤＳＷを非導通状態（オフ状態）に設定し、また、スイッチング素子ＣＳＷも非導通状態（オフ状態）に設定する。スイッチング素子ＳＳＷは導通状態を維持する。

この状態で、期間Ｐ３において、アシストゲート線ＡＧＬの電圧レベルを上昇させ、反転差を形成してドレイン電流Ｉｄを流す。この場合、拡散配線容量Ｃｄｉｆｄから拡散配線容量Ｃｄｉｆｓおよびグローバルビット線合成容量Ｃｓｃへ電荷が流れる。したがって、ソースノードＤＬＳの容量値は、ドレインノードＤＬＤの容量よりも大きいため、より多くの電荷を書込電流として流すことができる（書込方式９に比べて）。

この方式は、容量間の電荷分配による書込、すなわちチャージシェアによるソースサイドインジェクション書込であり、この方式は、「ローカルビット線・グローバルソース・チャージシェア書込」方式と称す。

［書込方式１１］
図３４は、この発明の実施の形態３における書込方式１１に従うデータ書込時の容量の接続の態様を示す図である。この図３４においても、ソースノードＤＬＳおよびドレインノードＤＬＤそれぞれに対して、合成電荷容量制御回路ＣＣＣＧｄおよびＣＣＣＧｓが設けられる。メモリセルに関連する部分の構成は、先の図３２等において示すものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この書込方式１１においては、電子の注入動作時（インジェクション時）、スイッチング素子ＣＳＷおよびＤＳＷを、ともに導通状態に設定する。このとき、ソース側の合成電荷容量制御回路ＣＣＣＧｓにおけるスイッチング素子ＳＳＷの接続態様は、書込方式７から１０におけるいずれの態様が用いられてもよい。書込電圧供給ノードＣＰＳからの直流電流がドレイン電流Ｉｄとして供給され、メモリセルＭＣ１のフローティングゲートＦＧへのソースサイドインジェクション方式による電子の注入が実行される。

このインジェクション時においても、ソースノードＤＬＳにおいて、容量素子が結合されており、グローバルビット線配線容量およびソース拡散配線は接地ノードから分離されている。それにより、大きな突入電流が流れるのを防止することができる。また、ソース側の合成電荷容量制御回路ＣＣＣＧｓにおいてスイッチング素子ＳＳＷを選択的にその状態を設定して、合成容量Ｃｓｃの容量値を調整することにより、ドレイン電流Ｉｄによる電子の注入量を調整することができる（ソースノードＤＬＳの電圧が書込阻止電圧レベルにまで上昇すると書込は停止するため、このフローティングゲートへの注入電子量を、ソース側の容量の容量値により決定することができる）。

したがって、書込方式１から書込方式１１のいずれかに従って、ソースサイドインジェクション方式に従って電子の注入を行なうことにより、書込データの値に応じた最適な量の電子注入量を設定することができ、きめ細かく注入電子量を設定でき、高精度で、しきい値電圧の分布幅を調節することができる。

［実施の形態５］
図３５から図３７は、この発明の実施の形態５に従うデータ書込時の容量素子の接続状態を示す図である。以下、図３５から３７の容量接続によるデータ書込動作を、図３８に示す動作タイミング図を参照して説明する。

この実施の形態５においては、メモリセルＭＣ０およびＭＣ１が、アシストゲートＡＧＴを挟んで直列に接続される。メモリセルＭＣ１のドレインノードＤＬＤには、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１が直列に接続され、各スイッチング素子ＤＳＷ０−ＤＳＷｎ−１に対応して、容量素子Ｃ０−Ｃｎ−１が接続される。これらの容量素子Ｃ０−Ｃｎ−１それぞれに対応して、書込電圧供給ノードＣＰＳからの電圧を供給するスイッチング素子ＣＳＷ０−ＣＳＷｎ−１が設けられる。メモリセルＭＣ０のソースノードＤＬＳは、接地ノードに結合される。

ドレインの容量値制御回路の構成としては、実施の形態３において示した電荷容量制御回路が用いられてもよく、また、ドレインビット線に対して容量素子がスイッチング素子列とともに接続されても良い。

今、容量素子Ｃ０に蓄積される電荷を利用して、メモリセルＭＣ１に対し、ソースサイドインジェクション方式に従って電子を注入する動作について説明する。

図３８に示す期間Ｐ１において、ワード線ＷＬが選択状態へ駆動され、また、ドレイン書込電圧Ｃｖｗｄの生成が行なわれ、書込電圧供給ノードＣＰＳの電圧レベルが上昇する。この状態で、スイッチング素子ＤＳＷ０を導通状態とし、容量素子Ｃ０を、ドレインノードＤＬＤに接続する。スイッチング素子ＤＳＷ１−ＤＳＷｎ−１はすべて非導通状態である。図３８の波形図においては、これらのスイッチング素子ＤＳＷ１−ＤＳＷｎ−１は、スイッチング素子ＤＳＷｉでその状態を代表的に示す。

次に、期間Ｐ２において示すように、スイッチング素子ＣＳＷ０が導通状態（オン状態）となり、容量素子Ｃ０へ充電電流Ｉｃが供給されて書込電圧レベルに充電される。この充電動作より、ドレインノードＤＬＤの電圧レベルが上昇する。図３８に示す期間Ｐ２において、スイッチング素子ＣＳＷ１−ＣＳＷｎ−１はすべて非導通状態である。図３８において、これらのスイッチング素子ＣＳＷ１−ＣＳＷｎ−１は、また、スイッチング素子ＣＳＷｉでその状態を代表的に示す。

次に、図３６に示すように、スイッチング素子ＣＳＷ０を非導通状態に設定する。この状態は、図３８に示す期間Ｐ３に対応し、アシストゲート線ＡＧＬの電圧レベルも書込時のハイレベルに駆動され、容量素子Ｃ０に蓄積された電荷が、ソースノードＤＬＳに向かって流れる。この書込電流により、メモリセルＭＣ１のフローティングゲートに対する書込が実行される。

図３８に示す期間Ｐ３においては、図３６に示すようにスイッチング素子ＣＳＷ１−ＣＳＷｎ−１（ＣＳＷｊ）が導通状態（オン状態）に設定され、容量素子Ｃ１−Ｃｎ−１の充電が行なわれる。スイッチング素子ＤＳＷ１−ＤＳＷｎ−１は、図３６に示すように、非導通状態である。

期間Ｐ３が経過すると、ワード線ＷＬの非活性化が行なわれ、データ書込終了処理が行なわれ、ベリファイ動作が行なわれる。ベリファイ動作が行なわれ、メモリセルＭＣ１のしきい値電圧が所定の電圧レベルに到達していない場合、再度電子の注入が行なわれる。このとき、図３８において期間Ｐ４において、このベリファイ動作が行なわれる場合、ワード線ＷＬがベリファイ電圧レベルに駆動され、またドレインノードＤＬＤのレベルもこのベリファイ時のメモリセル電流により変化するが、図３８においては示していない。

このベリファイ動作により、再書込（電子注入；インジェクション）が行なわれる場合、再度、図３８に示すように、期間Ｐ５においてワード線ＷＬが選択状態へ駆動され、書込高電圧ＶＰＰレベルに設定される。このとき、図３７に示すように、図３８の期間Ｐ５においては、スイッチング素子ＣＳＷ０−ＣＳＷｎ−１はすべて非導通状態である。一方、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１をすべて導通状態（オン状態）に設定し、容量素子Ｃ０−Ｃｎ−１の間で電荷を移動させる（チャージシェア動作）。したがって、図３８に示すように期間Ｐ５において、図３７に示すドレインノードＤＬＤの電圧レベルが上昇する。このときドレインノードＤＬＤの電圧レベルは、容量素子Ｃ０−Ｃｎ−１の充電変化による電圧レベルに設定され、最初に、与えられる書込電圧よりも少し低い電圧レベルとなる。

次いで図３８に示すように、期間Ｐ６において、スイッチング素子ＤＳＷ１−ＤＳＷｎ−１（ＤＳＷｊ）を非導通状態に設定し、容量素子Ｃ１−Ｃｎ−１を容量素子Ｃ０から切り離す。このときまた、期間Ｐ６において、スイッチング素子ＣＳＷ１−ＣＳＷｎ−１を導通状態（オン状態）に設定し、容量素子Ｃ１−Ｃｎ−１の充電動作を行なう。

この期間Ｐ６において、再びアシストゲート線ＡＧＬをハイレベルに設定し、容量素子Ｃ０の蓄積電荷に従ってメモリセルＭＣ１のフローティングゲートへの電子の注入を行なう。

すなわち、ベリファイ動作により再インジェクションを行なう必要があると判定されたメモリセルに対しては、図３６および図３７に示す状態を再度実行し、しきい値電圧が所定値以上となるまでこの動作が繰返される。

この再インジェクションの場合、図３８に示す期間Ｐ５において、ワード線ＷＬの再選択時、容量素子Ｃ０−Ｃｎ−１の間の電子の移動により、高速で、ドレインノードＤＬＤの電圧レベルを電荷再分配による書込電圧レベルに設定することができ、スイッチング素子ＣＳＷ２を介してのドレインノードＤＬＤの充電期間をなくすことができ、ベリファイ後の再書込サイクルのサイクル時間を短くすることができる（スイッチング素子ＣＳＷ０の充電動作のとき、充電電流に対するＲＣ遅延による充電時間が必要となる）。

図３８に示す動作タイミングにおいては、１回目の書込時においては、図３５から図３７に示す動作を行ない、再書込時以降の書込動作に対しては、図３６および図３７に示す動作を繰返す。ベリファイ動作回数が増加するごとに、対象のメモリセルのしきい値電圧は順次増大しており、この書込電圧をベリファイ動作後、その電圧レベルを、容量素子の電荷分配により低くすることにより、しきい値電圧が高くなり過ぎるのを防止することができ（上限値を超えるのを防止でき）、ベリファイ回数を低減することができ、応じて書込に要する期間を短くすることができる。

図３９は、図３５から図３７に示すスイッチング素子ＣＳＷ０−ＣＳＷｎ−１、ＤＳＷ０−ＤＳＷｎ−１およびＣ０−Ｃｎ−１の構成の一例を示す図である。図３９において、容量素子ＣｋがＭＯＳキャパシタで構成され、そのゲートが、スイッチング素子ＣＳＷｋを介して書込電圧供給ノードＣＰＳに結合される。同様、このＭＯＳキャパシタＣｋのゲート電極が、スイッチング素子ＤＳＷｋを介してグローバルビット線（分割グローバルビット線）ＧＢＬに結合される。スイッチング素子ＤＳＷｋおよびＣＳＷｋは、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、それぞれ制御信号φｘｋおよびφｐｋに従って選択的に導通状態となる。

したがってベリファイ動作がメモリセルの書込サイクル（インジェクション）ごとに行なわれる場合においても、スイッチング素子ＤＳＷｋを制御信号φｘｋに従って非導通状態に設定することにより、グローバルビット線ＧＢＬにベリファイ電流が流れる場合でも、容量素子Ｃｋに対する充電動作を行なうことができる。

制御信号φｐｋおよびφｘｋは、書込電圧よりも高い電圧レベルに設定する必要がある（たとえば６Ｖ）。しかしながら、これらのスイッチング素子ＤＳＷｋおよびＣＳＷｋは、ＰチャネルＭＯＳトランジスタで構成されてもよい。ここで、ｋは、０からｎ−１である。

また、容量素子Ｃ０−Ｃｎ−１として、実施の形態３に示すように、分割グローバルビット線の寄生容量を利用する場合、この図３５に示す動作を実行した後、図３６および図３７に示す動作を所定回数繰返し実行する。すなわち図３８に示す期間Ｐ１−Ｐ４実行した後、期間Ｐ５およびＰ６の動作を、所定回数連続的に実行する。この場合、図３８に示すタイミング図においてワード線ＷＬが連続的に書込サイクルが完了するまで選択状態に駆動され、またスイッチング素子ＤＳＷ０も常時、導通状態に維持されてもよい。すなわち、ローカルビット線および拡散配線の容量を利用する場合には、期間Ｐ４において、ワード線の非選択状態に駆動およびベリファイ動作は行なわれないため、これらのワード線ＷＬおよびスイッチング素子ＤＳＷ０の状態をベリファイ動作が行なわれるまで、維持されてもよい。

なお、このデータ書込時、相互に接続される容量素子の数は、しきい値電圧の変化量、すなわち書込データの論理値に応じて適宜選択される。

また、上述の図３５から３７に示す構成においては、ソースノードＤＬＳにおいては容量は接続されていない。しかしながら、固定値の容量素子がこのソースノードＤＬＳに接続されてもよく、また、合成容量の容量値が変更可能なスイッチング素子および容量素子列が用いられてもよい。

［変更例］
図４０は、この発明の実施の形態５の変更例の容量接続の状態を示す図である。この図４０に示す構成は、図３７に示す状態の変更例である。すなわち、ベリファイ動作完了後または２回目の書込時において、容量素子Ｃ０−Ｃｎ−１を接続して容量素子Ｃ０の電荷を充電するときに、対応のスイッチング素子ＣＳＷ０をオン状態とする。したがって、この場合、図４１に示すように、期間Ｐ５において、容量素子Ｃ０は、容量素子Ｃ１−Ｃｎ−１の充電電荷と書込電圧供給ノードＣＰＳからの充電電流とが供給され、容量素子Ｃ０の充電時間を短くすることができる。応じて、ドレインノードＤＬＤの電圧レベルを高速で書込高電圧レベルに設定することができる。

したがって、図３５に示す動作を行なって、図４１に示す期間Ｐ１−Ｐ３の動作を実行し、このとき、図３７に示す動作を行なって、容量素子ＣＳＷ１−ＣＳＷｎ−１（ＣＳＷｉ）の充電動作を行なった後、図４０に示すように、容量素子Ｃ０の充電を行なうことにより、ドレインノードＤＬＤの充電時間を短くすることができ、また正確にドレインノードＤＬＤを、書込電圧レベルに充電することができる。

なお、この変更例の構成においても、ソースノードＤＬＳに対して、容量素子または可変容量素子が接続されてもよい。

以上のように、この発明の実施の形態５に従えば、メモリセルへの再書込時においては、書込動作時に充電された容量素子の充電電荷を利用しており、この再書込時に要するドレインノードの充電時間に要する時間を短縮することができ、応じて書込に要する時間を短縮することができる。

なお、このスイッチング素子の導通制御は、図１１に示す制御回路により、選択メモリアレイの位置および書込データの値に従って実行される。

［実施の形態６］
図４２から図４４は、この発明の実施の形態６における書込阻止電圧の充電動作時の容量接続を模式的に示す図である。この図４２から図４４においては、ドレインノードＤＬＤに対し、スイッチング素子ＤＳＷ０−ＤＳＷｎ−１が直列に接続され、それぞれに対応して容量素子Ｃｄ０−Ｃｄｎ−１が分割グローバルビット線の配線容量として存在する。これらの容量素子Ｃｄ０−Ｃｄｎ−１それぞれに対応してスイッチング素子ＤＳＷ０−ＤＳＷｎ−１が配置される。

メモリセルＭＣ０のソースノードＤＬＳにおいては、スイッチング素子ＳＳＷ０−ＳＳＷｍ−１が直列に接続され、それぞれに分割グローバルビット線の配線容量Ｃｓ０−Ｃｓｍ−１が接続される。分割グローバルビット線配線容量Ｃｓｍ−１に対し、転送ゲートＴＸＲを介してセンスアンプＳＡが結合される。このセンスアンプＳＡのハイ側電源ノードＳＶＰからの電圧が書込阻止電圧として伝達される。この転送ゲートＴＸＲは、図１４に示す転送ゲートＴＸＲ０−ＴＸＲ２のいずれかに対応する。またセンスアンプＳＡも、図１４に示すセンスアンプＳＡ０−ＳＡ２のいずれかに対応する。

センスアンプが接続するスイッチング素子の位置は、選択メモリセルを含む選択メモリアレイの位置に応じて異なる（分割グローバルビット線は、選択メモリアレイ群から下方向に接続され、最下部の分割グローバルビット線が利用されてさらにビット線容量を増大させる場合、選択アレイの上方向に分割グローバルビット線を延長する）。

メモリセルＭＣ１のドレインノードＤＬＤに拡散配線容量Ｃｄｉｆｄが存在し、またソースノードＤＬＳに対しても拡散配線容量Ｃｄｉｆｓが存在する。メモリセルＭＣ１およびＭＣ０とその間のアシストゲートＡＧＴの接続は、これまでの実施の形態と同じである。

センスアンプＳＡからの書込阻止電圧を伝達する場合、スイッチング素子ＳＳＷ０−ＳＳＷｍ−１はすべて導通状態に設定し、また、センスアンプのリファレンスノードに結合される転送ゲートＴＸＲも導通状態に設定する。それにより、転送ゲートＴＸＲおよびスイッチング素子ＳＳＷｍ−１−ＳＳＷ０を介して、センスアンプＳＡのハイ側電源ノードＳＶＰから配線容量Ｃｄｉｆｓに、書込阻止電圧が伝達される。

一方、ドレインノードＤＬＳ側においては、スイッチング素子ＣＳＷ０およびＤＳＷ０を導通状態として、グローバルビット線の配線容量Ｃｄ０および拡散配線容量Ｃｄｉｆｄを充電する。ここでは、１つの分割グローバルビット線、すなわち配線容量Ｃｄ０を利用する場合を示す。したがって、この場合、スイッチング素子ＤＳＷ１−ＤＳＷｎ−１は非導通状態であり、またスイッチング素子ＣＳＷ１−ＣＳＷｎ−１もすべて非導通状態である。

ソースノードＤＬＳの書込阻止電圧による充電と、ドレイン側ノードＤＬＤの書込電圧レベルの充電は並行して実行されてもよく、ソースノードＤＬＳおよびドレインノードＤＬＤの充電動作は、別々のサイクルでシーケンシャルに実行されてもよい。

図４２においては、ソースノードＤＬＳとドレインノードＤＬＤの充電動作は、並行して同一サイクルで行なわれる状態を示す。

次いで、図４３に示すように、スイッチング素子ＳＳＷ０を非導通状態に設定し、またドレインノードＤＬＤにおいてはスイッチング素子ＤＳＷ０を導通状態または非導通状態に設定して、チャージシェア書込、すなわち容量ＣｄｉｆｓおよびＣｄｉｆｄ（およびＣｄ０））の間で電荷を再分配して書込電流を生じさせる。この場合、図４３に示すように、スイッチング素子ＣＳＷ０を導通状態に設定して、ＤＣ電流書込が実行されてもよい。

図４４は、書込電流生成後のチャージシェアの実行時のスイッチング素子の他の状態を示す図である。この図４４に示す状態においては、スイッチング素子ＳＳＷ１が非導通状態に設定され、一方スイッチング素子ＳＳＷ０が導通状態に設定される。また、スイッチング素子ＤＳＷ０が非導通状態とされ、ドレイン側ノードＤＬＤ側に設けられるスイッチング素子がすべて非導通状態に設定される。この場合には、容量Ｃｄｉｆｄと容量ＣｄｉｆｓおよびＣｓ０の合成容量との間での電荷の分配が実行される。

図４３および図４４のいずれかの構成を利用することにより、ソース側において拡散配線容量のみをソース側容量として利用する場合および分割グローバルビット線の寄生容量Ｃｓをもソースノード側容量として利用する場合を実現することができる。これは、ドレイン側ノードＤＬＤの電荷容量制御回路の動作についても同様である。

このメモリセルＭＣ１のしきい値電圧が所定値より低い場合には、最書込、すなわち再インジェクションを実行する。この場合、ソース側の分割グローバルビット線がベリファイ動作に利用されない場合、未使用のグローバルビット線の容量Ｃｓ（未使用の分割グローバルビット線の合成容量）には、センスアンプＳＡの書込阻止電圧が充電されている。したがって、この場合、図４５に示すように、転送ゲートＴＸＲおよびスイッチング素子ＳＳＷ０−ＳＳＷｍ−１をすべて導通状態に設定し、ソース拡散配線容量Ｃｄｉｆｓを充電する。この場合、ドレイン側のグローバルビット線においては、ベリファイ動作時に、書込電流が供給されて、読出が行なわれるため、充電用のスイッチング素子ＣＳＷおよび接続用のスイッチング素子ＤＳＷをド通状態として、再度、充電を行なう必要がある。

ベリファイ動作時に、ソース側のグローバルビット線を利用しない場合の構成を、図４６に示す。すなわち、図４６に示すように、ベリファイ動作時データ読出を行なう場合、アシストゲートＡＧＴの反転層を形成し、この反転層に接地電圧レベルに設定する。同様、メモリセルＭＣ０に対するソースノード側のスイッチング素子ＳＳＷ０は非導通状態に設定し、ソース側拡散配線容量Ｃｄｉｆｓを、接地ノードに接続する。この場合、同様このメモリセルＭＣ０に隣接するアシストゲートにより、ソースノードＤＬＳが接地ノードに結合される。

したがって、このソース側のグローバルビット線の容量Ｃｓ０−Ｃｓｍ−１へは、充電電荷を残した状態で、アシストゲート下部の反転層を接地電圧に固定することにより、ドレイン側グローバルビット線から流れるベリファイ読出電流に従ってメモリセルに電流を流すことができ、このソース側のグローバルビット線の電位に影響は生じない。これにより、各書込サイクルで、しきい値電圧が所定値以上であるかの判定を行なうベリファイ動作ごとに、書込阻止電圧をソース側拡散配線容量Ｃｄｉｆｓに伝達することができる。

アシストゲートＡＧＴの反転層を接地電圧に固定する場合には、図１１に示す構成において、ソース配線ＩＬに対して接地用のトランジスタを配置する。

グローバルビット線がドレイン側およびソース側いずれにおいても、ベリファイ動作時利用される場合（アシストゲートの反転層がソース側グローバルビット線に接続される場合）、ベリファイ用のセンスアンプは、書込データをラッチするセンス・ラッチ回路のセンスアンプＳＡと別途設けられてもよく、センスアンプＳＡがベリファイ用センスアンプとして利用されてもよい。

また、先の実施の形態のように、このドレイン側ノードの容量の電荷分配による再充電動作をインジェクションごとに行う動作と並行してソースノード側の拡散配線容量Ｃｄｉｆｓの充電も行なう場合、所定回数繰返しこの動作を行なった後にベリファイ動作を行なう。この場合には、グローバルビット線ドレイン側およびソース側いずれにおいても、ベリファイ時に利用して、センスアンプＳＡをベリファイ用のセンスアンプとして利用することができる。

また、図４７に示すように、この書込阻止電圧の再充電時、転送ゲートＴＸＲを導通状態に設定し、センスアンプＳＡからのハイ側センス電源ノードＳＶＰから電圧を供給してもよい。

実施の形態６に従う書込阻止電圧の再充電方法は、実施の形態２から５に示すソース側容量との間でのチャージシェアを行なう書込方式およびソースノードの一定値の容量（ソース側配線容量）へドレイン側から直流的に電荷を供給するＤＣ書込方式に適用することができる。アシストゲートを用いて、メモリセル（ＭＣ１）のソースノードを接地電圧レベルに固定する場合、ソース拡散配線を接地ノードに結合する場合と同様、ソースノードには、有意の容量値を有する容量は存在しない。

以上のように、この発明の実施の形態６に従えば、電子をフローティングゲートに再注入を行なう動作時、フォロアビット線の配線容量の充電電荷を利用しており、高速で書込阻止電圧を用いてソース側ノードを書込阻止電圧レベルに設定することができる。また、センスアンプと切り離した状態で、書込阻止電圧を伝達する場合、センスアンプハイ側電源ノードからの電流は消費されないため、消費電流を低減することができる。

［実施の形態７］
図４８は、この発明の実施の形態７に従う書込動作を示すフロー図である。この図４８に示す状態書込動作は、先の図７に示すシーケンスＷＯＦに対応する。以下、図４８に示す動作フローを参照して、この発明の実施の形態８に従うデータ書込について説明する。

まず、書込データの値に応じてドレイン側の容量値が設定される（ステップＳＰ１０）。この場合、書込データの値に応じてしきい値電圧の変化量が異なるため、それに応じてドレイン側の容量値を、分割グローバルビット線を選択的に接続して設定する。このドレイン側容量値設定時においては、選択メモリセルを含むメモリアレイ群を示すアレイ群アドレスと書込データの値とに従って、いくつの分割グローバルビット線を接続するかを決定する。分割グローバルビット線の接続方向は、この選択メモリアレイ群の位置に応じて下方向に分割グローバルビット線がその容量値の増大時延在するように設定される。最下部の分割グローバルビット線、すなわちセンスアンプに結合する分割グローバルビット線にまで、書込電荷充電に利用される分割グローバルビット線が延在した後は、この選択メモリアレイ群の上側へ順次分割グローバルビット線を接続して延在させる。

ドレイン側容量値設定動作と並行してまたはそれに遅れて、書込阻止電圧のセットが行なわれる（ステップＳＰ１１）。このステップＳＰ１１において、先の実施の形態６に示す方法に従って、選択メモリセルのソースノードの書込阻止電圧による充電が行なわれる。センスアンプからグローバルビット線を介してソースノードに書込阻止電圧が伝達される。この後、ソース側容量として利用される分割グローバルビット線が選択的にソースノード（ＤＬＳ）に接続される。

次いで、書込ドレイン電圧を、設定されたドレイン側容量値、すなわち接続されるグローバルビット線を介して充電して、ドレイン書込電圧を生成する（ステップＳＰ１２）。書込阻止電圧セットを行なうステップＳＰ１１と、書込ドレイン電圧を充電するステップＳＰ１２は、並行して実行されてもよく、また書込ドレイン電圧充電後に、書込阻止電圧の設定が行なわれてもよい。

この選択メモリセルのドレイン電圧およびソース電圧の設定が完了した後、アシストゲートに反転層を形成して、フローティングゲートへの電子の注入（インジェクション）が行なわれる（ステップＳＰ１３）。

次いで、インジェクションを行なった回数が、予め設定された回数に到達しているかが判定される（ステップＳＰ１４）。すなわち、先の実施の形態５に示す動作が繰返し実行される。このインジェクションの回数が、設定数未満の場合には、再度、ステップＳＰ１０からの動作が実行され、ドレイン容量値の設定、ドレインノードの充電が行われる。このとき、先の実施の形態５に示す方法に従って、ドレイン側容量素子の相互接続による電荷分配が利用されてもよい。

ステップＳＰ１４において、このインジェクション回数が設定回数に到達したと判定されると、選択メモリセルすなわち書込されたメモリセルのしきい値電圧が所定の電圧範囲にあるかの判定を行なう書込ベリファイ動作が実行される（ステップＳＰ１５）。この書込ベリファイステップＳＰ１５において、しきい値電圧が所定の範囲内にないと判定され、しきい値電圧不良Ｆａｉｌと判定されると、再び、ステップＳＰ１０からの動作が実行され、再インジェクションが実行される。このベリファイ動作は、インジェクションごとに実行されてもよい。

ステップＳＰ１５において、書込対象のメモリセルのしきい値電圧が所定の範囲内にあると判定され、しきい値電圧正常Ｐａｓｓと判定されると、次のレベルのデータの書込を行なうか、またはすべてのデータの書込が完了したとして書込が終了する（ステップＳＰ１６）。

この一連の処理により、しきい値電圧の電荷ステップを、書込データの値に応じて設定してかつこの単位ステップごとに上昇させることができ、高精度の書込を行なうことができる。すなわちしきい値電圧が大きい状態に対応するデータの書込時においては、ドレイン側容量値を大きくして、１回のインジェクションによるしきい値電圧の変化量を大きくする。この単位しきい値電圧変化量を大きくすることにより、１回のインジェクションにおけるしきい値電圧変化量を大きくすることができ、少ない回数で大きいしきい値電圧に対応するデータの書込を行なうことができる。また、このとき、１回のインジェクションのしきい値電圧変化量が大きい場合でも、しきい値電圧は、インジェクションごとに単位変化量ずつ変化するため、高精度でしきい値電圧の分布範囲を抑制することができる（上限値を超える状態を抑制することができる）。

［変更例］
図４９は、この発明の実施の形態７の変更例のデータ書込フローを示す図である。この図４９に示すデータ書込フローは、個々のステップで行なわれる動作は、図４８に示すデータ書込動作と同じであり、対応する部分には同一ステップ番号を付す。この図４９に示すフロー図においては、インジェクションの回数判定ステップＳＰ１４において、インジェクションが設定回数に到達していない間は、ステップＳＰ１１に戻り、再び書込阻止電圧をセットする（ステップＳＰ１１）。この状態においては、ドレイン側の容量値の再設定は行なわれず、ドレイン側容量の大きさは同じである。ドレインノードの充電動作としては、先の書込方式１ないし１１のいずれの方法が用いられても良い。

ベリファイ動作ごとに、ドレイン側の容量値を再設定し、ベリファイ不良Ｆａｉｌが生じるごとにドレイン側容量値を再設定させる。この場合、インジェクションごとにドレイン側容量値を設定する構成に比べて、データ書込に要する時間を短縮することができる。

この場合、ベリファイごとにドレイン容量値を変化させて、書込電荷量をベリファイごとに増分または減分しても良い。ベリファイ動作ごとにしきい値電圧の変化量を調整して再インジェクション時のしきい値変化量を調整して高精度かつ効率的な再書き込みを実現することができる。

すなわち、例えば、インジェクションごとまたはベリファイ動作ごとに、ドレイン側容量値を変化させ、１回のデータ書込サイクル（インジェクション）における注入電荷量を調整し、しきい値電圧の変化量を順次小さくする。すなわち、図５０において示すように、しきい値電圧Ｖｔｈａ（初期状態に対応）からしきい値電圧変化量をΔＶｔｈａ、ΔＶｔｈｂおよびΔＶｔｈｃと順次小さくして、電子の注入（インジェクション）を実行する。、インジェクションを複数回繰返すことにより、しきい値電圧の上限値を越える過書込状態が生じるのを防止することができ、高精度の書込を実現することができる。

この発明の実施の形態７において、ドレイン側の容量値のみを変化させている。しかしながら、チャージシェアによる書込またはＤＣ書込方式による書込を行なう場合、ソースノードの容量も利用する。この場合、同様に、図４８または図４９に示すステップＳＰ１０においてソース側の容量値も、変化させることができ、ソースノードの容量値を順次小さくすれば、メモリセルのドレイン電流も小さくなり、１回の書込注入量を低減することができる。

また、これに代えて、ベリファイごとにしきい値電圧変化量を大きくするようにして際インジェクションを行っても良い。

なお、この図４８および図４９に示す各ステップＳＰ１０からＳＰ１６における判定動作は、図１０に示す制御回路により実行が制御される。

［実施の形態８］
図５１は、この発明の実施の形態８に従うデータ書込時のワード線の電圧変化を概略的に示す図である。この図５１において、ワード線ＷＬの書込電圧を電圧ＶＰＰ０に設定して書込を行なった後に、メモリセルのしきい値電圧が所定の範囲内にあるかのベリファイ動作が行なわれる。この書込において、インジェクションが複数回繰返し実行されてもよい。図５１においてはワード線ＷＬの電圧が書込ベリファイ電圧レベルに設定される状態を示す。しきい値電圧の下限値および上限値に対して、ベリファイ電圧を設定して、ドレイン電流が流れるか否かを検出して、書込ベリファイを行う。

このベリファイ動作により、しきい値電圧不良と判定されると、ワード線ＷＬの電圧レベルＶＰＰ０を、ΔＶｐだけ上昇させる。以降、ベリファイ動作による再書込実行時、ワード線ＷＬの電圧レベルを、ΔＶｐだけ上昇させる。したがってＮ回書込が行なわれるときには、ワード線ＷＬのプログラム電圧は、ΔＶｐ・（Ｎ−１）＋ＶＰＰ０の電圧レベルとなる。

ワード線ＷＬ上のプログラム電圧ＶＰＰの電圧レベルが上昇すると、選択メモリセルにおいて、垂直方向の電界が増大し、注入効率が増大する。これにより、書込サイクル時各１回のインジェクション時における注入電子量を増大させることができ、所定のしきい値電圧に少ない回数で到達させることができる。

この場合、書込ベリファイごとに、ワード線ＷＬ上の電圧レベルを順次低下させる構成が用いられてもよい。

図５２は、このワード線書込電圧発生部の構成の一例を概略的に示す図である。図５２において、ワード線書込電圧発生用に、図１０に示す回路を利用するため、図５２においては、図１０に示す回路と対応する部分に同一参照符号を用いて回路の対応関係を示す。

図５２において、電源回路３は、書込時ワード線プログラム電圧ＶＰＰ０を生成する高電圧発生回路３ａと、制御回路８からの書込データを格納する書込データレジスタ３ｂと、書込データレジスタ３ｂに格納されたデータをデコードし、デコード結果に従って基準電圧Ｖｒｅｆを生成するデコーダ３ｃを含む。

高電圧発生回路３ａは、最も高いワード線プログラム電圧ＶＰＰｆを生成する。高電圧発生回路３ａは、チャージポンプ回路と、そのチャージポンプ回路の出力電圧を（分圧回路を通して）基準電圧Ｖｒｅｆと比較し、その比較結果に従って高電圧発生動作を制御するレベル検出回路を一例として含む。レベル検出を行って発生電圧レベルを調整する構成により、高電圧発生回路３ａが生成するワード線プログラム電圧ＶＰＰｆの電圧レベルを、書込データの値に応じて設定することができる。

電圧切替回路４は、高電圧発生回路３ａからの高電圧および負電圧のいずれかを選択する回路を含むが、図５２には示していない。図５２においては、電圧切替回路４のワード線プログラム電圧に関連する部分を示す。電圧切換回路４は、高電圧発生回路３ａの生成する高電圧ＶＰＰｆを分圧する分圧回路４ａと、制御回路８に含まれる回数カウンタ８ｂのカウント値に従って分圧回路４ａの出力電圧を選択してワード線書込電圧ＶＰＰを生成するマルチプレクサ４ｂを含む。

回数カウンタ８ｂは、制御回路８に含まれる書込動作を制御するシーケンスコントローラ８ａからのベリファイ動作指示信号に従ってその回数をカウントする。したがって、分圧回路４ａは、たとえば抵抗分圧回路で構成され、高電圧ＶＰＰｆを抵抗分割する。初期値として、電圧ＶＰＰ０をマルチプレクサ４ｂが選択し、以降回数カウンタ８ｂのカウント値に従って順次分圧回路４ａの生成する高電圧側の電圧を選択して、ワード線プログラム電圧ＶＰＰの電圧レベルを上昇させる。

この場合、高電圧ＶＰＰｆの電圧は、書込データに応じて変更されており、したがって、分圧比が一定であれば、各データの値に応じて電圧変化幅ΔＶｐの値も応じて異なる。

これに代えて、分圧回路４ａにおいては、書込データレジスタ３ａのラッチするデータに応じて、その分圧比すなわち分圧電圧の変化幅（ステップ）が変更されてもよい。また、マルチプレクサ４ｂが選択する分圧回路４ａの出力ノードが、書込データの値に応じて設定されていれば、各書込データの値に応じて、分圧回路４ａの分圧比を変更することができる。この構成の場合、分圧回路４ａの最小分圧ステップがΔＵの場合、書込データに応じて、その最小電圧ステップΔＵの整数倍数すなわちｎ・ΔＵずつ電圧ステップを変更することができる。

さらに、これに代えて、デコーダ３ｃが生成する基準電圧Ｖｒｅｆの電圧レベルが、回数カウンタ８ｂのカウント値に従って順次高くされる構成が用いられてもよく（基本基準電圧の複数の異なるレベルの分圧電圧の１つを、インジェクション回数に従って選択する）、また他の構成が用いられてもよい。

［変更例］
図５３は、この発明の実施の形態８の変更例における書込電圧の変化シーケンスを示す図である。この図５３に示すデータ書込方式においては、ドレインビット線に供給される書込電圧ＶＷＤの電圧レベルを、書込が行なわれるごとに、所定値ΔＶｐｄずつ上昇させる。したがって、Ｎ回書込が行なわれたとき、この書込電圧ＶＷＤの電圧レベルは、Ｖｐｄ＋ΔＶｐｄ・（Ｎ−１）となる。ドレイン書込高電圧ＶＷＤの電圧レベルを上昇させることにより、ドレイン−ソース間の電圧差が大きくなり、この場合、ドレイン側容量に蓄積される電荷量も増大する。応じて、この電圧ΔＶｐｄ上昇に応じて、各インジェクションにおける注入電荷量が増大し、応じて、しきい値電圧の変化幅を大きくすることができ、高速でしきい値電圧分布を収束させることができる。

この図５３に示す書込シーケンスにおいて、書込は、インジェクションごとに、この書込高電圧ＶＷＤの電圧レベルが変更されてもよく、また、所定回数インジェクションを行なった後にベリファイ動作が行なわれ、このベリファイ動作を含む書込動作サイクルごとに、書込高電圧ＶＷＤの電圧レベルが変更されてもよい。

［変更例２］
図５４は、この発明の実施の形態８に従う書込動作時の書込高電圧の変化シーケンスの変更例を示す図である。この図５４に示す書込シーケンスにおいては、データ書込時のドレイン書込電圧ＶＷＤの電圧レベルが、書込が行なわれるごとに、所定値ΔＶｐｄずつ低くされる。初回のドレイン書込高電圧ＶＷＤの電圧レベルをＶｐｄとすると、Ｎ回目のドレイン書込高電圧ＶＷＤの電圧レベルが、Ｖｐｄ−ΔＶｐｄ・（Ｎ−１）となる。

この図５４に示す書込シーケンスの場合、書込サイクルが行なわれるごとに、その注入電子量が少なくなり、しきい値電圧の変化量を低減することができる。これにより、より細かい精度でしきい値電圧調整を行うことができ、しきい値電圧分布のばらつきを抑制することができる。

図５３および図５４に示すドレイン書込電圧を生成する構成としては、図５２に示す構成と同様の構成を適用することができる。すなわち、図５５に示すように、電源回路３において、デコーダ３ｄにより、書込データレジスタ３ｂからの書込データに従って書込用基準電圧Ｖｒｅｆｗを生成する。電源回路の高電圧発生回路３ｅが、この基準電圧Ｖｒｅｆｗに従って、基準電圧Ｖｒｅｆｗで規定される電圧レベルの書込高電圧Ｖｐｄを生成する。書込高電圧ＶＷＤの電圧レベルが書込データの値に応じて調整される。

電圧切換回路４において、分圧回路４ｃにより、高電圧Ｖｐｄを抵抗分割し、マルチプレクサ４ｄにより、制御回路８に含まれる回数カウンタ８ｂからの書込回数カウント数に従って分圧回路４ｃの複数の出力ノードの１つの電圧を選択して、ドレイン書込電圧ＶＷＤを生成する。ドレイン書込高電圧ＶＷＤは、先の実施の形態における書込電圧供給ノードＣＰＳへ与えられる。マルチプレクサ４ｄが、第１回目の書込動作時に、分圧回路４ｃの複数の分圧電圧出力ノードのうち中心値の電圧を初期時に選択して電圧Ｖｐｄを出力すれば、図５３および図５４に示すように、書込動作サイクル（インジェクションごと、または所定回数のインジェクションおよびベリファイ）ごとに、書込高電圧ＶＷＤの電圧レベルを、電圧ΔＶｐｄずつ上昇させるおよび減分させるいずれの方向にも変化させることができる。

なお、ワード線書込高電圧ＶＰＰおよびドレイン書込高電圧ＶＷＤをデータの値および書込動作ごとに変化させても良い。

また、書込データの値ごとに、書込高電圧ＶＷＤの電圧レベルを変更することにより、同一のドレイン側容量を用いても、ドレインノードの電荷蓄積量を調整することができる。従って、ドレイン書込電圧ＶＷＤおよびドレイン側蓄積電荷容量の容量値をともに調整することにより、きめ細かく、インジェクション時の注入電子量を調整することができ、しきい値電圧の変化幅を高精度で制御することができる。

以上のように、この発明の実施の形態８に従えば、書込時、ワード線書込電圧およびドレイン側書込電圧の少なくとも一方を書込動作サイクルごとに変更しており、高精度で、かつ高速の書込を実現することができる。

この発明は、ソースサイドインジェクション方式による電子の注入を行なって注入電子量により情報を記憶する不揮発性半導体記憶装置に適用することができる。この場合、電荷蓄積層としては、フローティングゲートに限定されず、たとえばＯＮＯ膜（酸化膜・窒化膜・酸化膜構造）のシリコン窒化層に電荷を蓄積する絶縁膜電荷トラップ型メモリセル構造であっても適用することができる。

また、メモリセル構造としては、アシストゲートを用いて、メモリセルのソース線をで得た読出時反転層により形成するとともに、データ書込時にチャネル電流およびソース高電界を生成する構成が用いられている。しかしながら、このアシストゲートを利用する構成に代えて、メモリセルに直列に接続され、ワード線電圧に従ってメモリセルに対して電流が流れる経路を形成する選択トランジスタが用いられるメモリセル構造であってもよい。この選択トランジスタは、メモリセルトランジスタのドレイン側（ビット線側）およびソース側のいずれに配置されていても良い。

この発明に従う半導体記憶装置のメモリセルの配列の一例を示す図である。 図１に示すメモリセル列におけるデータ書込時の印加電圧を示す図である。 この発明に従うメモリセルの記憶データとしきい値電圧との対応を示す図である。 この発明の実施の形態１に従うデータ書込部の構成を概略的に示す図である。 図４に示す構成のデータ書込時の動作を示す信号波形図である。 図４に示す構成のデータ書込時の他のシーケンスを概略的に示す図である。 この発明の実施の形態１に従う半導体記憶装置のデータ書込時の動作を示すフロー図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の他の構成を概略的に示す図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 図１０に示すメモリアレイの構成の一例を示す図である。 図１０に示す電荷容量制御回路の構成を概略的に示す図である。 図１２に示す電荷容量制御回路を用いた際の分割グローバルビット線に対する接続を模式的に示す図である。 図１０に示すセンス・ラッチ回路の構成を概略的に示す図である。 図１４に示すセンス・ラッチ回路のデータ書込時の動作時の電圧とメモリセルとの接続を模式的に示す図である。 この発明の実施の形態３におけるデータ書込時の容量分布を概略的に示す図である。 図１０に示す電荷容量制御回路とスイッチング素子との対応関係を示す図である。 図１０に示す電荷容量制御回路とドレイン側容量素子およびソース側容量素子との対応関係を概略的に示す図である。 この発明の実施の形態４に従う不揮発性半導体記憶装置のデータ書込時の第１の書込方式を示す図である。 この発明の実施の形態４に従う第２の書込方式の容量素子の接続を示す図である。 図２０に示す構成のデータ書込時の信号波形を示す図である。 この発明の実施の形態４における第３の書込方式におけるスイッチング素子の値を示す図である。 図２２に示す構成のデータ書込時の動作を示す信号波形図である。 この発明の実施の形態４における第４の書込方式時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態４における第５の書込方式によるデータ書込時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態４における第７の書込方式によるデータ書込時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態４における第８の書込方式によるデータ書込時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態４における第９の書込方式によるデータ書込時の容量素子の接続態様を模式的に示す図である。 図２８に示す構成のデータ書込時の動作を示す信号波形図である。 この発明の実施の形態４における第１０の書込方式によるデータ書込時の容量素子の接続態様を模式的に示す図である。 図３０に示す構成のデータ書込時の動作を示す信号波形図である。 この発明の実施の形態４における第１１の書込方式によるデータ書込時の容量素子の接続態様を模式的に示す図である。続態様を模式的に示す図である。 図３２に示す構成の書込動作を示す信号波形図である。 この発明の実施の形態４に従う第１２の書込方式における容量接続の態様を模式的に示す図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置の書込時のドレイン側の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態５におけるデータ書込時のインジェクション時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態５における再インジェクション時の容量素子の接続態様を模式的に示す図である。 図３５から図３７に示す構成の動作を示す信号波形図である。 この発明の実施の形態５における容量制御部の構成の一例を示す図である。 この発明の実施の形態５における書込電圧再充電時の容量素子の接続態様を模式的に示す図である。 図４０に示す構成のデータ書込時の動作を示す信号波形図である。 この発明の実施の形態６に従う書込阻止電圧伝達時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態６における書込阻止電圧伝達時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態６における電子注入時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態５における書込阻止電圧伝達時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態６における書込阻止電圧伝達時の容量素子の接続態様を模式的に示す図である。 この発明の実施の形態６における書込阻止電圧再充電時の容量素子の接続態様の他の例を示す図である。 この発明の実施の形態７に従う不揮発性半導体記憶装置のデータ書込時の動作を示すフロー図である。 この発明の実施の形態７に従う不揮発性半導体記憶装置のデータ書込時の他の動作シーケンスを示すフロー図である。 図４８および図４９に示すデータ書込時の書込サイクルごとのしきい値電圧変化量を概略的に示す図である。 この発明の実施の形態８に従う不揮発性半導体記憶装置の書込時のワード線プログラム電圧の変化シーケンスを模式的に示す図である。 図５１に示すワード線プログラム電圧を発生する部分の構成の一例を概略的に示す図である。 この発明の実施の形態８に従うドレイン書込電圧変化シーケンスの一例を示す図である。 この発明の実施の形態８に従うドレイン書込電圧変化シーケンスの他の例を示す図である。 図５３および図５４に示すドレイン書込電圧を発生する部分の構成の一例を概略的に示す図である。

符号の説明

ＣＣＣ０−ＣＣＣ（Ｍ−１） 電荷容量制御回路、ＣＣＣＧｄ ドレイン側合成電荷容量制御回路、ＣＣＣＧｓ ソース側合成電荷容量制御回路、ＤＬａ−ＤＬｃ 拡散層配線、ＡＧＴｊ，ＡＧＴｂ，ＡＧＴ アシストゲート、ＡＧＬ アシストゲート線、ＭＣ０−ＭＣ３、ＭＣ メモリセル、ＣＳＷ０−ＣＳＷｎ−１ 充電用スイッチング素子、ＤＳＷ０−ＤＳＷｎ−１ ドレイン側接続用スイッチング素子、ＳＳＷ０−ＳＳＷｍ−１ ソース側スイッチング素子、ＷＬ ワード線、ＭＡ０−ＭＡ（Ｎ−１） メモリアレイ、ＸＤ０−ＸＤ（Ｍ−１） ワード線デコーダ、７ データレジスタ、８ センス・ラッチ回路、３ 電源回路、４ 電圧切換回路、２ 制御回路、ＧＢＬｊ−２−ＧＢＬｊ＋４，ＧＢＬ グローバルビット線、ＤＧＢＬ 分割グローバルビット線。

Claims (7)

1. 行列状に配列され、各々が記憶データに応じて流す電流量が異なる少なくとも３値以上のデータを記憶する複数の不揮発性メモリセル、
   各前記メモリセル列に対応して配置される複数の第１の信号線、
   各前記メモリセル列に対応して前記複数の第１の信号線と別に配置される複数の第２の信号線、および
   メモリセルへのデータ書込時、前記第１および第２の信号線の少なくとも一方の容量値を書込データの値に応じて変更する容量制御回路、および
   前記データ書込時、前記第１および第２の信号線の一方の蓄積電荷を書込電流として選択メモリセルに供給する書込制御回路を備え、前記第１および第２の信号線の他方が前記選択メモリセルを介して与えられる書込電流を受ける、不揮発性半導体記憶装置。
2. 前記容量制御回路は、
   前記複数の第１の信号線の容量を変更する、請求項１記載の不揮発性半導体記憶装置。
3. 前記容量制御回路は、
   前記複数の第１の信号線および第２の信号線の容量をともに変更する、請求項１記載の不揮発性半導体記憶装置。
4. 前記複数の第１の信号線は、データ書込時、対応の容量の充電電荷を書込電流として供給し、
   前記複数の第２の信号線は、前記データ書込時、対応の列のメモリセルがデータ書込をされるとき、対応の第１の信号線からの書込電流が流れ込む、請求項２または３記載の不揮発性半導体記憶装置。
5. 前記複数の第１および第２の信号線は、複数の導電線を備え、
   前記複数の導電線は、各々が、データ書込時において選択メモリセルの位置に応じて前記第１の信号線または第２の信号線として用いられる、請求項１から４のいずれかに記載の不揮発性半導体記憶装置。
6. 各前記メモリセル行に対応して配置される複数のワード線と、
   前記データ書込時、書込サイクル数が増大する毎に前記ワード線の電圧レベルを変更する書込ワード線電圧制御回路とをさらに備える、請求項１記載の不揮発性半導体記憶装置。
7. 前記データ書込時、前記第１および第２の信号線のうち書込電圧の供給される信号線に対して書込サイクル毎に前記書込電圧を変更する書込電圧制御回路をさらに備える、請求項１記載の不揮発性半導体記憶装置。

Images