[実施の形態1]
図1は、この発明が適用される不揮発性半導体記憶装置のメモリセルの配列を概略的に示す図である。図1において、メモリセルMCa−MCdがワード線WLに接続される。メモリセルMCaおよびMCbの間にアシストゲートAGTaが配設され、メモリセルMCcおよびMCdの間にアシストゲートAGTbが配置される。これらのアシストゲートAGTaおよびAGTbには、それぞれアシストゲート選択信号AG0およびAG1が与えられる。
メモリセルMCa−MCdは、フローティングゲートを有する積層ゲート型トランジスタで構成され、アシストゲートに接続するノードと対向するノードが、低抵抗の不純物拡散層で構成される拡散配線DL(DLa−DLc)に接続される。
アシストゲートAGTaおよびAGTbは、それぞれ、拡散配線DLa−DLcと同一方向に列方向に連続的に延在し、アシストゲート選択信号AG0およびAG1に従ってゲート直下の基板領域表面に反転層を形成する。これらのアシストゲートATGaおよびATGbは、ソース/ドレイン領域は有していない。単に、アシストゲート選択信号AG0およびAG1に従って下層の基板領域表面に反転層を形成するだけである。しかしながら、図1においては、このアシストゲートATGaおよびATGbを、反転層が形成されるため、通常のMOSトランジスタの記号で示す。
メモリアレイの全体の構成は後に詳細に説明するが、拡散配線DLa−DLcは、さらに、選択ゲートを介して選択的にメタル配線(グローバルビット線)に接続される。
データ読出時においては、アシストゲートAGTaまたAGTbが選択状態とされ、その下部に反転層を形成し、その反転層がソース線として機能する。選択メモリセルは、その対応の拡散配線DLが、グローバルビット線(メタル配線)に接続される。たとえば、メモリセルMCbが選択されてデータの読出を行なう場合、アシストゲート選択信号AG0が選択状態のHレベルとなり、一方、アシストゲート選択信号AG1は、非選択状態のLレベルとなる。したがって、アシストゲートAGTaの下部に反転層が形成され、メモリセルMCbに対するソース線が形成される。拡散配線DLbが、グローバルビット線に接続される。この拡散配線DLbに読出電流を供給し、アシストゲートAGTaの反転層を介して記憶データに応じて電流を流す。この拡散配線DLbに流れる電流量を検出することにより、メモリセルMCbの記憶データを読出す。
この場合、アシストゲート選択信号AG1が非選択状態であり、アシストゲートAGTb下部には、反転層が形成されず、メモリセルMCcにおいては、ワード線WLが選択されても、読出電流は流れない。また、拡散配線DLaは、フローティング状態または接地電圧レベルに設定され、メモリセルMCaには電流は流れない。これにより、メモリセルMCbの記憶データに応じて拡散配線DLbに電流を流すことができ、正確に、メモリセルデータを読出すことができる。
データ書込時においては、電子をメモリセルトランジスタのソースサイドからフローティングゲートへ注入するソースサイドインジェクション(SSI)方式に従ってフローティングゲートへの電子の注入が行なわれる。ここで、「書込」動作は、フローティングゲートへの電子の注入を示す。
図2は、図1に示すメモリセルの配列の断面構造およびデータ書込時の各ノードにおける印加電圧を示す図である。図2においては、さらに、メモリセルMCeおよびMCfと、これらのメモリセルMCeおよびMCfの間に配置されるアシストゲートAGTcを示す。
拡散配線DLa、DLb、DLcは、各々、半導体基板領域(ウェル領域)WELL表面に間をおいて形成される不純物領域で構成され、メモリセルのトランジスタのソース/ドレイン領域としても作用する。メモリセルMCa−MCfはそれぞれの一方側の導通ノード(ソース/ドレインノード)が隣接して配置される拡散配線DLa、DLb、およびDLcにより形成される。図2においては、メモリセルMCfに対して設けられる拡散層配線DLeも併せて示す。
これらのメモリセルMCa−MCfは、各々、フローティングゲートFGを含み、それぞれのコントロールゲートが、フローティングゲートFG上層に形成されるワード線WLにより形成される。
アシストゲートAGTa、AGTbおよびAGTcは、それぞれ、アシストゲート線AGLで構成され、このアシストゲート線AGLが、隣接メモリセルのフローティングゲートFGの間に配置される。このアシストゲート線AGLに印加される電圧に従って基板領域WELL表面に反転層IVLが形成される。以下の説明において、アシストゲートATGという用語は、アシストゲート線AGLと下部の反転層とを含む構成を参照するものとして用いる。
データ書込時においては、ワード線WLに正の書込高電圧Vppが供給される。メモリセルMCaにデータを書込む場合には、拡散配線DLaにドレイン書込電圧Vwdが供給され、拡散配線DLbが接地電圧VSSに設定される。アシストゲートAGTaのアシストゲート線AGLへは、たとえば0.6Vないし1.5V程度のゲート書込(プログラム)電圧Vpgが供給される。アシストゲートAGTaおよびAGTcは、図1に示すアシストゲート選択信号AG0を共通に受けており、したがって、アシストゲートAGTaおよびAGTcのアシストゲート線AGLには、ともに同じ電圧レベルのゲート書込電圧Vpgが供給され、その下部の基板領域表面に反転層IVLが形成される。一方、アシストゲートAGTbのアシストゲート線AGLへは選択電圧が印加されず、接地電圧レベルに維持され、その下部には反転層は形成されない。
メモリセルMCeへのデータの書込を禁止する場合には、拡散配線DLcに書込阻止電圧Vihbが供給される。データ書込時の供給電圧の電圧レベルとしては、ワード線書込電圧Vppは、たとえば15Vであり、アシストゲート書込電圧Vpgは、たとえば0.6Vないし1.5Vであり、ドレイン書込電圧Vwdは、たとえば4.5Vであり、書込阻止電圧Vihbは、たとえば2Vである。
この状態においては、拡散配線DLaから反転層IVLを介して拡散配線DLbに電流が流れる。図2においては、電子−eの流れを示す。ゲートプログラム電圧Vpgの電圧レベルは、たとえば1.5Vであり、アシストゲートのしきい値電圧より少し高い電圧レベルであり、アシストゲートAGTaの反転層IVLは、その抵抗値が比較的高い。したがって、拡散配線DLaから流れる電流は、アシストゲートAGTaの反転層IVL近傍の高電界より、ホットエレクトロンを生じ、ワード線WLの高電圧による垂直方向の電界によりワード線方向に引き寄せられ、その上部のフローティングゲート(斜線で示す)へ注入される。この電子の注入により、メモリセルMCaのしきい値電圧が高くなる(メモリセルトランジスタはNチャネル型トランジスタである)。このメモリセルMCaのソース側から電子をフローティングゲートへ注入する書込動作が、ソースサイドインジェクション(SSI)方式の書込と呼ばれる。
一方、メモリセルMCeについては、アシストゲートAGTeにおいて反転層IVLが形成されており、拡散配線DLcから拡散配線DLdに電流が流れる。しかしながら、この拡散配線DLdには、書込阻止電圧Vihbが供給されており、拡散配線DLcおよびDLdの電圧差は小さく、ホットエレクトロンが発生するほど電子は加速されず、メモリセルMCeのフローティングゲートへの電子の注入は生じない。これにより、メモリセルMCeへのデータの書込は禁止される。
メモリセルMCa−MCfのしきい値電圧は、それぞれのフローティングゲートFGに注入される電子の量に応じて決定される。したがって、拡散配線DLaに供給される書込電圧Vwdを容量素子Cdaに充電し、その充電電荷を書込電流として利用することにより、メモリセルMCaのフローティングゲートFGに注入される電子の量を調整することができ、応じてしきい値電圧の変化量を調整することができる。
したがって、この書込電圧Vwdが伝達される拡散配線DLaおよびDLcに接続する容量CdaおよびCdbの容量値を書込データの値に応じて調整することにより、選択メモリセルのフローティングゲートへの注入される電子の量を調整することができ1回の書込における注入電子量を調整することができる。これにより、多値データ書込時に、容量CdaおよびCdbの充電電荷量を調整することにより、多値データを、それぞれのしきい値電圧の分布幅を小さくして書込むことができる。
図3は、この多値データとして4値のデータが用いられる場合の各データの値としきい値電圧との関係を示す図である。縦軸にしきい値電圧Vthを示し、横軸に、メモリセルのビット数を示す。
図3において、データ“11”を記憶する状態は消去状態に対応し、そのしきい値電圧分布の中心値は、Vth0である。データ“10”、“00”、および“01”を記憶する状態は、書込状態(プログラム状態)であり、それぞれのしきい値電圧の分布の中心しきい値電圧は、Vth1、Vth2およびVth3である。これらの4値データのそれぞれ対応するしきい値電圧分布の上限値および下限値は予め定められており、それぞれの上限値および下限値のしきい値電圧領域内にメモリセルのしきい値電圧が存在するようにデータの書込(電子の注入;インジェクション)が行なわれる。
この図3に示すように、データ書込時においては、消去状態に全メモリセルを設定し、しきい値電圧Vthを最も低い状態に設定する。この状態から、書込動作(1)、(2)および(3)を書込データに応じて書込対象のメモリセルに対して実行することにより、それぞれのしきい値電圧が上昇する。したがって、データ“01”を書込む書込動作(1)においては、しきい値電圧が最も大きく変化し、“00”を書込む書込動作(2)おいて次いでしきい値電圧の変化量が大きく、データ“10”を書込む書込動作(3)が、最もしきい値電圧の変化量が小さい。このしきい値電圧の変化量は、フローティングゲートへの注入電子量により決定され、したがって、図2に示す容量CdaおよびCdbの容量値を調整して、拡散配線の充電電荷量を各書込動作に応じて調整することにより、しきい値電圧分布の幅を小さくして、データの書込を行なうことができる。
図4は、この発明の実施の形態1に従う書込容量制御部の構成を概略的に示す図である。図4においては、データ書込時のメモリセルMC0およびMC1の接続を代表的に示す。メモリセルMC0およびMC1のコントロールゲートがワード線WLに接続される。このメモリセルMC0のソースノードDLSが(拡散配線を介して)接地電圧VSSを受ける。メモリセルMC0およびMC1の間にアシストゲートAGTが配置され、このアシストゲートAGTのコントロールゲートは、アシストゲート線AGLの一部を構成する。
メモリセルMC1のドレインノードDLBに対し、直列にスイッチング素子DSW0−DSWn−1が接続される。スイッチング素子DSW0−DSWn−1の対応のノードND0−NDn−1と接地ノードの間に容量素子Cd0−Cdn−1が配置される。ノードND0−NDn−1それぞれに対して、導通時、書込電圧供給ノードCPSに結合する充電用スイッチング素子CSW0−CSWn−1が接続される。
この図4に示す接続においては、メモリセルMC0に対するデータの書込が行なわれ、メモリセルMC1のドレインノード(拡散配線)DLDから電流が流れる。メモリセルMC0に書込まれるデータは多値データであり、書込データの値に応じて、ドレインノードDLDに接続される容量素子C0−Cn−1の数を、スイッチング素子DSW0−DSWn−1を選択時に導通/非導通状態にして調整する。これにより、ドレインノードDLDに結合される容量素子の容量値を調整し、応じて、充電電荷量を調整する。
たとえば、図3に示す書込動作(1)の場合には、最も多くの量の電子注入が行なわれるため、スイッチング素子DSW0−DSWn−1のうち最も多くの数のスイッチング素子を選択的にオン状態(導通状態)とし、ドレインノードDLDに接続される容量素子の数を多くする。図3に示す書込動作(3)の場合には、スイッチング素子DSW0−DSWn−1のうちオン状態(導通状態)とするスイッチング素子の数を最も少なくする。図3に示す書込動作(1)、(2)および(3)に用いられる書込電荷蓄積容量の容量値をCc1、Cc2、およびCc3とすると、次式の関係が成立する。
Cc1≧Cc2≧Cc3
各書込サイクルにおいて容量素子の充電電荷が、メモリセルに供給される。メモリセルMC0のフローティングゲートへの注入電子量は、このドレインノードDLDに付随する容量の蓄積電荷量により決定される。したがって、注入効率によるばらつきは生じるものの、各書込においてフローティングゲートに注入される電子量はほぼ同じとなり、図3に示す書込動作(1)、(2)および(3)それぞれにおいて1回の書込サイクルにおけるしきい値電圧のばらつきは小さく、しきい値電圧の分布幅を小さくすることができる。したがって、書込動作(1)、(2)および(3)においてベリファイ動作を行なった場合、書換サイクル数を低減することができ、書込時間を短縮することができる。また、しきい値電圧の分布幅が小さくなるため、多値データをも高精度で記憶することができる。
図5は、図4に示す回路のデータ書込時の動作を示す信号波形図である。この図5においては、図3に示す書込動作(1)を行ない、容量素子Cd0−Cdn−1すべての充電電荷を利用する場合の動作を示す。
まず、ワード線立上げおよび電源立上げの期間P1において、ワード線WLを選択状態の書込高電圧レベルへ駆動し、また、書込電圧供給ノードCPSの電圧レベルを、書込電圧レベルに上昇させる。この期間P1において、ワード線WLが書込高電圧レベルに駆動された後、スイッチング素子DSW0−DSWn−1を、選択的に導通状態(オン状態)に設定する。書込動作(1)を行ない、データ“01”の書込を行なうため、スイッチング素子DSW0−DSWn−1をすべて導通状態とする。ワード線WLが書込高電圧レベルの選択状態へ駆動された後に、このスイッチング素子DSW0−DSWn−1を順次導通状態に設定するのは、ドレインノード(拡散配線)DLDの容量変化が、ワード線WLの選択動作に悪影響を及ぼすのを防止するためである。また、順次スイッチング素子DSW0−DSWn−1を導通状態とするのは、容量素子接続による容量値変化時のノイズの影響による内部ノードの電圧変化が生じるのを防止するためである。
ドレインノード(拡散配線)DLDに必要な数の容量(Cd0−Cdn−1)が接続されると、ドレイン電荷蓄積期間P2において、充電用スイッチング素子CSW0−CSWn−1を導通状態とし、書込電圧供給ノードCPSからドレイン書込電圧を、容量素子Cd0−Cdn−1に充電する。この期間P2における充電動作時には、スイッチング素子DSW0−DSWn−1はすべてオン状態となっており、ドレインノードDLDの電圧レベルも、この充電動作に応じて上昇する。
このドレイン電荷を蓄積する期間P2が完了すると、次いで、アシストゲート線AGLの電圧レベルを上昇させ、アシストゲートAGTにおいて反転層を形成する。これにより、メモリセルMC1、アシストゲートAGTおよびメモリセルMC0を介してドレインノードDLDからソースノードDLSを介して接地ノードへ電荷が流れる。
アシストゲートAGTの反転層の高抵抗により、メモリセルMC1のソース側に高電界が形成され、ソースサイドインジェクション方式に従って電子のフローティングゲートへの注入が行なわれ、メモリセルMC1のしきい値電圧が上昇する。このとき、容量素子Cd0−Cdn−1の放電に伴い、ドレインノードDLDの電圧レベルも低下し、ドレインノードDLDの電圧レベルがある電圧レベル以下に低下すると、チャネルホットエレクトロンは形成されず、電子の注入は停止される。電荷注入期間P3において、最終的に、このドレインノードDLDの充電電荷はすべて接地ノードへ放電される。
電荷の注入を行なう期間P3が完了すると、次いで、期間P4において、書込終了に必要な動作が行われ、アシストゲート線AGLを非選択状態へ駆動し、アシストゲートAGTにおける反転層を消滅させる。これにより、メモリセルMC1およびMC0が電気的に分離され、ドレインノードDLDからの放電は完全に停止され、書込動作が完了する。また、選択ワード線WLを非選択状態へ駆動する。また、データが正確に書込まれたかの判定を行なう書込ベリファイ動作が行なわれる(書込みごとにベリファイを行う場合)。
この電荷注入期間P3においては、充電用のスイッチング素子CSW0−CSWn−1はすべて非導通状態にあり、書込電圧供給ノードCPSは、対応のノードND0−NDn−1と分離されている。したがって、単に容量素子Cd0−Cdn−1に蓄積された電荷がドレインノードDLDへ供給されるだけであり、書込開始時に、メモリセルMC1のしきい値電圧が小さい場合においても、大きな電流が流れるのを防止することができる。
図6は、図3に示す書込動作(3)を行なう場合の動作波形を示す図である。この図6に示すデータ書込動作時は、図5に示す書込動作と以下の点で異なる。すなわち、ワード線の書込電源立上げ期間P1において、スイッチング素子DSW0およびDSW1が導通状態に設定され、残りのスイッチング素子(DSW2(図示せず)からDSWn−1)を非導通状態に維持する。これにより、ドレインノードDLDに、容量素子Cd0およびCd1が直列に結合される。
ドレイン電荷蓄積期間P2において、容量素子Cd0およびCd1が書込に利用されるだけであるため、充電用スイッチング素子CSW0およびCSW1が導通状態に設定され、容量素子Cd0およびCd1およびドレインノードDLDの充電が行なわれる。書込電圧供給ノードCPSには、内部に含まれる書込電圧発生回路から書込電圧が供給される。したがって、容量素子Cd0−Cdn−1に対する充電電流量は、書込電圧発生回路の駆動電流量に決定される。この場合、2つの容量素子Cd0およびCd1のみが充電されるだけであり、2つの容量素子に、ドレイン書込電圧発生回路の供給する電流を全て利用して充電動作を行なうことができる。したがって、図6に示すように、すべての容量素子Cd0−Cdn−1を充電する場合に比べて、容量素子Cd0およびCd1を充電する場合、その充電に要する期間P2の時間幅を短くすることができる。したがって、使用される容量素子の数、または書込データの値に応じて、すなわち書込時に使用される電荷蓄積量に応じて、ドレイン電荷蓄積期間P2の時間幅を調節する。これにより、データ全てを書込むのに要する書込時間全体の長さを短くすることができる。
また、電荷注入期間(インジェクション期間)P3において、アシストゲート線AGLを選択状態へ駆動し、図4に示すアシストゲートAGTに反転層を形成する。この場合においても、メモリセルMC1のフローティングゲートへの注入電荷(電子)量は、少ないため、この電子注入(インジェクション)に要する期間P3も短くすることができる。データの書込(電子のフローティングゲートへの注入)は、ドレインノードDLDとソースノードDLSの電圧差がある一定値以下となり、チャネルホットエレクトロンが生成されなくなると、自動的に停止する。この場合、電荷注入期間P3の時間幅を、注入電荷量に応じて調整することにより、正確に、電子がフローティングゲートへ注入される期間を決定することができ、注入電子量、すなわちフローティングゲートの蓄積電子量を調整することができ、データ書込後のしきい値電圧の分布幅の小さい高精度の書込を実現することができる。
これら期間P2およびP3の時間幅の調整は、書込データの値に応じて行われればよい。また、スイッチング素子GSW0−GSWn−1およびCSW0−CSWn−1のうちの導通状態に設定されるスイッチング素子も、書込データの値に応じて設定されればよい。
図7は、この発明の実施の形態1におけるデータ書込時の動作を示すフロー図である。以下、図7を参照して、この発明の実施の形態1に従うデータ書込時の動作について説明する。
まず、データ書込時、外部から、書込コマンドがアドレスとともに与えられる(ステップSP1)。これにより、データの書込が指定され、また、データ書込の先頭アドレスが指定される。
次いで、書込データが与えられる(ステップSP2)。この書込データは、書込単位のデータ数、書込データが転送され、たとえばページサイズのデータの書込を行なう場合、1ページ分の書込データが転送される。書込データが内部の書込データレジスタに格納される。
全書込データの転送が完了すると、次いで、書込実行コマンドが与えられ、内部で書込動作が開始される(ステップSP3)。
この書込実行コマンドにより、先ず、内部で消去動作が行われ、データ“11”が全メモリセルに書き込まれる。
次いで、ステップSP2において書込まれてデータレジスタ(SRAM:スタティック・ランダム・アクセス・メモリ)に格納されたデータが、センスアンプラッチ(SL)に転送される(ステップSP4)。まず、データ“01”の書込(書込動作(1))が実行されるため、各メモリセル列に対応して配置されるセンスアンプラッチSLに、データ“01”を転送する。この場合、このデータの書込を受けるメモリセル以外に対しては、後に詳細に説明するように、書込禁止を示すデータ(書込阻止電圧)が転送される。
次いで、実際に選択メモリセルに対するデータの書込を行なうしきい値調整シーケンスWOFが実行される。このしきい値調整シーケンスWOFにおいては、まず、書込電源を立上げる(ステップSPP1)。この書込電源は、ワード線へ与えられるワード線書込電圧、メモリセルのドレインノードへ与えられるドレイン書込電圧、書込時のアシストゲート線へ与えられるゲートプログラム電圧などをそれぞれ発生する内部電圧発生回路を含む。この書込電源の各電圧発生回路は、たとえば、キャパシタのチャージポンプ動作を利用する回路などを用いて構成される。
書込電源が立上げられた後、書込ワード線を選択状態へ駆動し、また書込非対象のメモリセルへのデータ書込を禁止するための書込阻止電圧(Vihb)を伝達して、ソースノードの電圧を接地電圧および書込阻止電圧のいずれかに設定する(ステップSPP2)。
次いで、ドレインノードへ伝達される電荷を蓄積する電荷蓄積容量を設定する(ステップSPP3)。この電荷蓄積容量の設定は、図6に示す期間P1において、各ドレインスイッチング素子(DSW0−DSWn−1)を選択的に導通状態に設定することにより行われる。書込電源に含まれるドレイン書込電圧発生部からのドレイン側容量素子(Cd0、…)およびドレインノードの寄生容量への電荷の蓄積が行われる。
このドレイン電荷の蓄積が完了すると、次いでメモリセルへのデータの書込が行なわれる(ステップSPP5)。この電荷注入ステップSPP5において、アシストゲート線の電圧を選択状態へ駆動して、メモリセル電流を流して、選択メモリセルのフローティングゲートへの電子の注入を行なう。
この電荷注入が完了すると、次いで、書込終了処理が行なわれ、書込ワード線の電圧レベルを立下げ、また、書込が正常に行なわれたかを判定を行なうための書込ベリファイ電圧が設定される(ステップSPP6)。
この書込ベリファイ電圧に従って書込データを読出し、このデータ“01”が書込まれたメモリセルのしきい値電圧が、データ“01”のしきい値電圧分布領域の条件を満たしているかの判定が行なわれる(ステップSPP8)。
判定ステップSPP8において、メモリセルのしきい値電圧が分布領域内にないと判定されると、再び、ステップSPP1からの動作が、書込不良メモリセルに対して実行される。この場合、メモリセルのしきい値電圧が正常と判定されたメモリセルに対しては、書込が禁止される(書込阻止電圧が設定されるまたは対応のセンスラッチのラッチデータが書込完了状態に設定される)。
この判定ステップSPP8によりメモリセルのしきい値電圧が所定の分布領域内(領域の下限しきい値電圧以上、かつ上限しきい値電圧以下の範囲)にあると判定されると、データ“01”についてのしきい値変更シーケンスWOFが完了する。
次いで、データレジスタ(SRAM)に格納されたデータ“00”がセンスラッチ(SL)へ転送される(ステップSP5)、以下、その転送データ“00”に従って、データ“01”書込時と同様の、しきい値変更シーケンスWOFが実行される。このデータ“00”書込時においては、電荷蓄積容量設定ステップSPP3において、用いられる蓄積容量の数が低減され、またドレイン電荷蓄積ステップSPP4においては、この電荷蓄積時間が短くされる。またさらに、電荷注入ステップSPP5においても、この電荷注入期間が短くされる。しきい値変更シーケンスWOFにおいて、ステップSPP1−SPP3が、図5および6に示すワード線立上げおよび電源立上げ期間P1に対応し、ドレイン電荷蓄積ステップSPP4が、ドレイン電荷蓄積期間P2に対応する。電荷注入ステップSPP5が、P3に対応する。ステップSPP6が、この書込終了処理および書込ベリファイへの処理期間P4に対応する。
このデータ“00”においてしきい値調整シーケンスWOFが完了すると、次いでデータ“10”の書込が行なわれる(ステップSP6)。このステップSP6においては、データレジスタ(SRAM)に格納されたデータ“10”が、センスアンプラッチ(SL)へ転送される。ステップSP6が完了すると、データ“01”および“00”と同様のしきい値調整シーケンスWOFが実行される。このデータ“10”に対して判定ステップSPP8において、メモリセルのしきい値電圧がすべて正常である(OK)と判定されると、書込電源系を立下げ(非活性状態とし)、このデータの書込が終了する(ステップSP7)。
なお、メモリセルに接続されるドレインノードの電荷蓄積容量は、ドレイン拡散層それぞれに個別に接続されるたとえばMOSキャパシタなどを利用して実現されてもよく、また拡散配線の寄生容量を利用してもよい。この電荷蓄積容量を可変とする構成については、後に詳細に説明する。
また、メモリセルの構造としては、アシストゲートを用いるいわゆるAG_ANDフラッシュメモリに限定されず、メモリセルと直列に選択トランジスタが接続されるメモリセル構造であっても同様に適用することができる。
また、電荷を蓄積する電荷蓄積層としては、フローティングゲートに限定されず、ONO膜(酸化膜−窒化膜−酸化膜)の窒化膜に電荷を蓄積する電荷トラップ絶縁膜が、電荷蓄積層として用いられても良い。
以上のように、この発明の実施の形態1に従えば、多値データを記憶するメモリセルに対して、書込データの値に応じて電荷蓄積量を調整してその蓄積電荷により書込電流を生じさせて、メモリセルのフローティングゲートなどの電荷蓄積層へ注入している。したがって、1回の書込サイクルにおいてメモリセルの電荷蓄積層へ注入される電子量は正確に調整することができ、データ書込後のメモリセルのしきい値電圧の分布幅を小さくすることができ、高精度の書込を行なうことができ、また書込に要する時間を短縮することができる(ベリファイ回数を低減することができるため)。
[実施の形態2]
図8は、この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図8に示す構成は、以下の点で、図4に示す構成と異なる。すなわち、図8に示す構成においては、メモリセルMC0のソースノードDLSに対しても、容量素子Csが接続されられる。図8に示す構成の他の構成は、図4に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この発明の実施の形態2においては、ドレインノードDLDの容量Cd(CD0−Cdn−1のうちの利用合成容量)と、ソースノード(拡散配線)DLSに接続される容量Csの間で電荷を分配させることにより、メモリセルのソース/ドレイン間に電流を流して、ソースサイドインジェクション方式によりデータの書込を行なう。ドレインノードDLDに接続される電荷蓄積容量の調整の態様は、先の実施の形態1と同じである。
今、ドレインノードDLDに接続される容量の大きさをCd、ソースノードDLSに接続される容量の大きさをCsとする。ソースノードDLSの容量Csは、最初は、放電状態にあるとする。ドレインノード容量Cdの蓄積電荷量がQとし、また、ドレイン書込電圧をVcpsすると、このドレインノードDLDの蓄積電荷量Qは次式で表わされる。
Q=Vcps・Cd
このドレインノードの電荷Qが、電荷分配により容量Csとの間で共有される。したがって、電荷保存則から、次式が成立する。
Q=Vcps・Cd=Vsd(Cd+Cs)
ここで、Vsdは、電荷分配後の、ソースノードDLSおよびドレインノードDLDの電圧を示す。
したがって、ドレインノードDLDの電荷変化量Qdは、次式で表される。
Qd=Vcps・Cd−Vsd・Cd
=(Vcps−Vsd)・Cd
=Vcps・Cs/(Cd+Cs)
ソースノードDLSの容量値Cs、ドレインノードの容量値Cdおよびドレイン書込電圧Vcpsは、それぞれ正確な値に設定することができる。したがって、ドレインノードDLDからソースノードDLSへ移動する電荷量Qdを正確に設定することができ、1回の書込サイクルにおけるメモリセルのフローティングゲートへの注入電子量を正確に設定することができる。これにより、より高精度で、しきい値電圧の分布幅を制限して、データの書込を行なうことができる。
なお、移動電荷が全てフローティングゲートに注入されるのではなく、ドレインノードDLDおよびソースノードDLSの電圧差が小さくなり、ホットエレクトロンが生成されなくなると、電子の注入は行われなくなる。この場合でも、書込(注入)停止電圧となるドレインおよびソース電圧を予測することができ、注入電子量を算出することができる。
[変更例1]
図9は、この発明の実施の形態2に従う不揮発性半導体記憶装置の第1の変更例の構成を概略的に示す図である。図9に示す構成は、以下の点で、図8に示す不揮発性半導体記憶装置の構成と異なる。すなわち、図9に示す構成においては、ソースノードDLSに接続される容量素子として、複数の容量素子Cs0−Csm−1が設けられる。これらの容量素子Cs0−Csm−1に対応して、ソース容量値調整用のスイッチング素子SSW0−SSWm−1が配置され、かつ直列に接続される。図9に示す不揮発性半導体記憶装置の他の構成は、図8に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照符号を付してその詳細説明は省略する。
この図9に示す構成の場合、ソースノードDLSに接続される容量素子の数を調整することにより、このソースノードDLSに接続する容量素子の容量値を調整することができる。したがって、この図8に示す構成に比べて、ドレインノードDLDからソースノードDLSへ転送される電荷量をより細かく調整することができる。すなわち、前述の式から、ドレイン側ノードDLDからソース側ノードDLSへ移動する電荷量Qdは、1/((1/Cd)+(1/Cs))に比例するため、これらのドレインノード容量Cdおよびソースノード容量Csの容量値を調整することにより、移動電荷量を調整することができる。すなわち、ドレインノード容量Cdに比べてソース側ノードCsが十分に大きいければ、ドレイン側ノードDLDの蓄積電荷を大きく転送することができ、一方、ソース側ノード容量Csが、ドレインノード側容量Cdよりも小さい場合には、ドレインノードからソースノードへの転送電荷量は少なくなる。ソースノードDLSが接地ノードに結合される場合は、ソース容量が無限大の状態に対応する。
これにより、1回の書込(以下、フローティングゲートに対して電子を注入する動作;一回の書込を以下、インジェクションと称す)における転送電荷量を高精度に調整することができ、注入電子量を調整することができ、しきい値電圧のばらつきを低減することができる。
以上のように、この発明の実施の形態2に従えば、メモリセルのソース側およびドレイン側に容量を接続し、容量間の電子分配により書込電流を生成しており、より細かく書込電荷量を調整することができ、しきい値電圧のばらつきを抑制することができ、高精度の書込を実現することができる。
[実施の形態3]
図10は、この発明の実施の形態3に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図10に示す不揮発性半導体記憶装置は、先に示す実施の形態1および実施の形態2の構成を実現することができる。
図10において、不揮発性半導体記憶装置は、各々が複数(図10においては4つ)のメモリアレイを含むメモリアレイ群MG0−MG(M−1)を含む。メモリアレイ群MG0は、メモリアレイMA0−MA3を含み、メモリアレイ群MG(M−1)は、メモリアレイMA(N−4)−MA(N−1)を含む。これらのメモリアレイMA0−MA(N−1)各々においては、その内部構成は後に詳細に説明するが、メモリセルが行列状に配列される。各メモリセル行に対応してワード線が配設され、各メモリセル列に対応してビット線が隣接列により共有されるように配設される。図10においては、メモリアレイMA0−MA(N−1)のメモリセル列に共通に配設されるグローバルビット線GBLを代表的に示す。メモリアレイのビット線(またはアシストゲート線)が、選択ゲートを介して対応のグローバルビット線に結合される。
メモリアレイ群MG0−MG(M−1)それぞれに対応して、ワード線デコーダXD0−XD(M−1)が配設される。これらのワード線デコーダXD0−XD(M−1)は、選択時、対応のメモリアレイ群のメモリアレイのうち1つのメモリアレイにおいてワード線を選択状態へ駆動する。
メモリアレイ群MG0−MG(M−1)に対して電荷容量制御回路CCC0−CCC(M−1)が設けられる。
電荷容量制御回路CCC0−CCC(M−1)により、選択メモリセルのドレインノードおよびソースノードの電荷蓄積容量の容量値を書込データの値に応じて調整する。
この不揮発性半導体記憶装置は、さらに、外部からの制御信号/CE、/WE、/RE、ALE、CLEおよびR/Bを受け、かつデータI/O0−I/O7を入出力するインターフェイス回路1と、インターフェイス回路1からの制御信号を受け、指定された動作モードに従って必要な制御信号を生成する制御回路2と、この制御回路2の制御の下に、内部電圧を生成する電源回路3と、制御回路2からの制御に従って電源回路3が発生する電圧の電圧レベルおよび電圧の極性を切換える電圧切替回路4を含む。
電源回路3は、書込、読出、およびベリファイに必要な内部電圧を生成する。電圧切替回路4は、動作モードに応じて、電源回路3が生成する内部電圧を、制御回路2が指定する電圧レベルに設定する。図10においては、電圧切替回路4は、ドレイン書込電圧VWD、ワード線書込電圧VPP、および負電圧VNNを発生する状態が一例として示される。負電圧VNNは、消去モード時において用いられる。電圧VPPおよびVNNが、ワード線デコーダXD0−XD(M−1)へ与えられ、書込モード時には、選択ワード線が正の高電圧VPPに設定され、消去モード時には、選択ワード線が負電圧VNNに設定される。ドレイン書込電圧VWDは、データ書込時に電荷容量制御回路の書込電圧供給ノード(CPS)へ供給される。
制御信号/CEは、チップイネーブル信号であり、この不揮発性半導体記憶装置が選択され、データアクセスに関連する動作がこの半導体記憶装置に対して行われることを示す。制御信号/WEは、ライトイネーブル信号であり、データ書込モードが指定されたことを示す。制御信号/REは、リードイネーブル信号であり、データ読出が指定されたことを示す。
制御信号ALEは、アドレスラッチ信号であり、インターフェイス回路1に含まれるアドレスバッファに対して、与えられれたアドレス信号(通常データ入出力端子を介して与えられる)をラッチする指示およびラッチタイミングを与える。
制御信号CLEは、コマンドラッチイネーブル信号であり、同様、外部からのコマンドをインターフェイス回路1に含まれるコマンドバッファに取込ませるモードを指定しかつラッチタイミングを与える。
制御信号R/Bは、レディ/ビジー信号であり、データ書込の準備ができたことおよび内部でデータの書込およびベリファイ動作が行なわれ、外部からのアクセスを受付けられない状態を示す。
インターフェイス回路1には、データI/O0−I/O7を送受する入出力バッファ、またアドレス信号をラッチするアドレスバッファ、コマンドをラッチするコマンドバッファ、および入出力制御(書込および読出のデータの転送方向を決定する)を行なう入出力制御回路が含まれ、それぞれ上述の制御信号に従って動作タイミングが与えられる。
このインターフェイス回路1との間でデータバス6を介して内部データを転送するデータレジスタ7が設けられる。データレジスタ7は、選択されたメモリアレイの選択行のメモリセルから読出されるデータを受けてラッチするとともに、データ書込時、選択メモリセルへの書込データをラッチする。データレジスタにおいては、各メモリセル列に対応してレジスタ回路が配置され、対応の列(グローバルビット線)とデータを授受する。
データ書込時、図3に示す書込動作(1)から(3)を実行するために、データレジスタ7からのデータを取込みラッチするセンス・ラッチ回路8が設けられる。センス・ラッチ回路8は、メモリアレイMA0−MA(M−1)の各列に対応して設けられるセンスアンプを含み、データ書込時、データレジスタ7から転送されるデータを受けてラッチする。データ書込時においては、データレジスタ7は、各列ごとにデータの書込を実行するかまたは禁止するデータを格納データに従って生成してセンス・ラッチ回路8に転送する。センス・ラッチ回路8においては、データレジスタ7からの書込禁止指示に従って、各書込動作(1)から(3)においてデータ書込を禁止するための書込阻止電圧を生成する。
この図10に示す不揮発性半導体記憶装置においては、電荷容量制御回路CCC0−CCC(M−1)により、書込電荷量を蓄積する容量の容量値を調整する。この場合、これらの電荷容量制御回路CCC0−CCC(M−1)それぞれにおいて、ドレイン側および・またはソース側容量の容量値の調整が行なわれてもよいものの、本発明においては、センス・ラッチ回路8に結合されるグローバルビット線および拡散配線(ソース拡散配線およびドレイン拡散配線)の寄生容量を利用し、これらの長さを調整することにより、容量値を調整し、メモリマット(メモリアレイ配置領域)のレイアウト面積を低減する。以下各部の具体的構成について説明する。
図11は、図10に示すメモリアレイMA0−MA(M−1)の構成を概略的に示す図である。これらのメモリアレイMA0−MA(M−1)は同じ構成を有するため、図11においては、メモリアレイMAにより、これらのメモリアレイMA0−MA(M−1)を代表的に示す。
図11において、メモリアレイMAは、行列状に配列されるメモリセルMCを含む。メモリセルMCは、データ書込時の接続形態により4種類のメモリセルMC0−MC3が存在する。データ書込時においては、同一種類のメモリセルに対して並行してデータの書込が実行される。
メモリセルMC0およびMC1の間にアシストゲートAGT1が配設され、メモリセルMC2およびMC3の間にアシストゲートAGT0が配設される。これらのメモリセルMC0、アシストゲートAGT1、メモリセルMC1、MC2、アシストゲートAGT0およびメモリセルMC3が、1つの単位として、繰返し行方向(ワード線延在方向)に沿って配置される。各メモリセル列においては同じ種類のメモリセルMCi(i=0−3)が配置される。
メモリセル各行に対応してワード線WLが配設され、メモリセルMC0−MC3のコントロールゲートが共通に対応のワード線WLに接続される(各メモリセルのコントロールゲートがワード線WLの一部を構成する)。図11においては、ワード線WLとして、256本のワード線WL0−WL255が配設される場合を一例として示す。列方向に整列して配置されるアシストゲートAGT1は、アシストゲート線AGL1を共有し、選択時、その下部の半導体基板領域表面に形成される反転層INV1が連続的に列方向に延在して形成される。アシストゲートAGT0も、アシストゲート線AGL0を共有し、選択時、その下部に形成される反転層INV0が連続的に列方向に延在して形成される。従って、図11においては各列ごとにアシストゲートが個別的に分離して配置されるように示すものの、列方向に整列して配置されるように示すアシストゲートAGT0およびAGT1は、各々、列方向に連続的に延在する反転層形成領域とアシストゲート線AGLとにより形成されるが列方向に設定されるチャネル幅を有する1つのMOSトランジスタで実現される。
これらの反転層INV0およびINV1が対をなしてソース配線IL(IL1、IL2、およびIL3)にそれぞれ結合される。メモリセルMC1およびMC2各々の一方導通ドに対して拡散層DL1が共通に設けられ、この拡散層DL1が列方向に連続的に延在し、拡散配線を形成する。同様、メモリセルMC3およびMC0の各々の一方導通ノードが拡散層DL0に共通に結合され、この拡散層DL0は、列方向に連続的に延在して、拡散配線を形成する。
メモリアレイMA上に、列方向に延在してグローバルビット線GBLが設けられる。図11において、グローバルビット線GBLj−2からGBLj+4が配設される状態を一例として示す。このグローバルビット線GBLj−2からGBLj+4は、図10に示すメモリアレイMA0−MA(N−1)に共通に配設される。グローバルビット線GBLは、選択メモリセルの位置(種類)に応じて、ソース側ビット線またはドレイン側ビット線として選択的に利用される。
このメモリアレイMAにおいて、さらに、拡散配線選択信号(ドレイン選択信号)SD0に従って拡散層DL0をそれぞれグローバルビット線GBLj−2、GBLj、GBLj+2およびGBLj+4に結合する選択トランジスタSDT00、SDT01、SDT02、およびSDT03と、拡散配線選択信号SDT1に従って、拡散層DL1を、それぞれ対応の列に配設されるグローバルビット線GBLj−1、GBLj+1、GBLj+3に結合する選択トランジスタSDT10、SDT11、およびSDT12が設けられる。
また、アシストゲートAGT0およびAGT1を選択的に導通状態とする(反転層を形成する)状態に設定するために、アシストゲート選択信号AG0がアシストゲート線AGL0へ与えられ、すなわち対応のアシストゲートAGT0へ与えられる。一方、アシストゲートAGT1を選択的に導通状態にするために、アシストゲート選択信号AG1が、アシストゲート線AGL1へ与えられ、すなわち、アシストゲートAGT1へ与えられる。
アシストゲートの反転層を、さらに、グローバルビット線に接続して、データ読出を行なうために、選択信号SS0に従って、ソース配線IL1、IL2およびIL3を、それぞれグローバルビット線GBLj−1、GBLj+1およびGBLj+3に結合する選択トランジスタSST00、SST01およびSST02が設けられ、同様、選択信号SS1に従ってソース配線IL1、IL2およびIL3を、グローバルビット線GBLj−2、GBLj、およびGBLj+2にそれぞれ結合する選択トランジスタSST10、SST11、SST12が設けられる。
図11に示すメモリアレイMAにおいて、書込動作(書込ベリファイ動作を含む)および読出動作においては、メモリセルMC0、MC1、MC2およびMC3それぞれにその電流経路が設定されてデータの書込/読出が行なわれる。すなわち、1つのロウアドレスが指定されると、1つのワード線(たとえばワード線WL0)が選択状態へ駆動される。この選択ワード線WL0に接続される4種類のメモリセルMC0−MC3のうちから、ロウアドレスに従って選択メモリセルを特定し、その選択メモリセルの種類に応じて、選択メモリセルとグローバルビット線の接続経路形態が決定される。データ書込時においては、選択メモリセルに対して配置されるグローバルビット線の対において一方がドレインビット線として用いられ、他方がソースビット線として用いられる。この場合、メモリセルの選択位置により、対をなすグローバルビット線のいずれがソースビット線として利用され、他方がドレインビット線として利用されるかが決定される。この決定されたグローバルビット線の機能に応じてデータ書込時の印加電圧の伝達経路が設定される。
消去動作時においては、1つのワード線に接続するすべてのメモリセルMC0−MC3に対する消去が同時に実行される(一括消去)。選択メモリセルにおいて各基板領域(ウェル領域WELL)とフローティングゲートの間でトンネル電流により電子の放出を実行する。選択ワード線のみが、電子を放出することのできる電圧レベル(負電圧VNN)に設定されて、消去動作が行なわれる。
図12は、図10に示す電荷容量制御回路CCC0−CCC(M−1)の構成の一例を示す図である。これらの電荷容量制御回路CCC0−CCC(M−1)は、同一構成を有するため、図12においては、電荷容量制御回路CCCにより、これらの電荷容量制御回路CCC0−CCC(M−1)を代表的に示す。
図12において、電荷容量制御回路CCCは、グローバルビット線GBLj−2からGBLj+4それぞれに対応して設けられ、導通時、対応のグローバルビット線へ書込電圧供給ノードCPB上の電圧を対応のグローバルビット線に伝達する給電用スイッチング素子CSWJ−2ないしCSWj+4と、グローバルビット線GBLj−2ないしGj+4それぞれに対応して設けられ、導通時、ソース電圧伝達線SLV上の電圧を対応のグローバルビット線に伝達するソース側容量調整用のスイッチング素子GSWj−2ないしGSWj+4と、グローバルビット線GBLj−2ないしGBLj+4それぞれに対応して設けられ、対応のグローバルビット線を選択的に分離するスイッチング素子SWj−2からSWj+4を含む。
スイッチング素子CSWj−2ないしCSWj+4は、図9に示す充電用のスイッチング素子CSW0−CSWn−1に対応する。スイッチング素子CSWj−2、CSWj、CSWj+2およびCSWj+4には、導通制御信号φc1が与えられ、スイッチング素子CSWj−1、CSWj+1およびCSWj+3へは、導通制御信号φc0が与えられる。
スイッチング素子GSWj−2ないしGSWj+4は、図9に示す構成においては示されていないものの、ソース側容量素子Cs0−Csm−1をそれぞれ接地電圧レベルに放電させるためのスイッチング素子である。スイッチング素子GSWj−2、GSWj、GSWj+2およびGSWj+4のゲートには、導通制御信号φd0が与えられ、スイッチング素子GSWj−1、GSWj+1およびGSWj+3のゲートへは、導通制御信号φd1が与えられる。
グローバルビット線GBLj−2ないしGBLj+4においては、選択メモリセル各々に対してグローバルビット線が対をなして用いられ、グローバルビット線の対において、一方がドレインビット線および他方がソースビット線として利用される。この場合、選択メモリセルのタイプ(種類)に応じて、グローバルビット線の対においてソースビット線およびドレインビット線の役割は交換する。したがって、各グローバルビット線GBLj−2ないしGBLj+4それぞれに対し、いずれがソースビット線およびグローバルビット線としても機能することができるように、充電用のスイッチング素子CSWj−2ないしCSWj+4と放電用(初期化用)のスイッチング素子GSWj−2ないしGSWj+4を配置する。
接続用のスイッチング素子SWj−2、SWj、SWj+2およびSWj+4には、分離制御信号φis1が与えられ、スイッチング素子SWj−1、SWj+1およびSWj+3には、分離制御信号φis0が与えられる。スイッチング素子SWj−1、SWj+1およびSWj+3が、スイッチング素子スイッチング素子CSWj−1、CSWj+1およびCSWj+3とスイッチング素子GSWj−1、およびGSWj+1およびGSWj+3の間にそれぞれ配置され、一方、スイッチング素子SWj−2、SWj−2、SWj、SWj+2およびSWj+4は、メモリアレイ(図12には示さず)の境界領域に配置される。グローバルビット線を分割して、その分割グローバルビット線の寄生容量(配線容量)をドレイン書込電荷を蓄積する容量として利用する。この場合、分離されて非使用とされる分割グローバルビット線は、フローティング状態とせず、一定電圧レベルに固定する(ノイズの影響を抑制するため)。
このスイッチング素子SWj−1、SWj+1およびSWj+3を充電用のスイッチング素子CSWj−1、CSWj+1およびCSWj+3と放電用のスイッチング素子GSWj−1、GSWj+1およびGSWj+3の間に配置することにより、各分割グローバルビット線において、ソースビット線およびグローバルビット線いずれの場合においても充放電を行うことができ、ソース側容量およびドレイン側容量として利用することができる。
図13は、グローバルビット線が分割状態とされたときのスイッチング素子の接続状態の一例を示す図である。図13において、グローバルビット線GBLjおよびGBLj+1が、複数の分割グローバルビット線に分割される状態を示す。具体的に、図13において、メモリアレイ群MGa、MGbおよびMGcに対応して、グローバルビット線GBLaが、分割グローバルビット線DGBLa0、DGBLa1およびDGBLa2に分割され、グローバルビット線GBLbが、分割グローバルビット線DGBLb0、DGBLb1、DGBLb2に分割される。
電荷容量制御回路CCCaが、メモリアレイ群MGaの上側の位置に配置され、メモリアレイ群MGaおよびMGbの間およびメモリアレイ群MGbおよびMGcの間の領域それぞれに、電荷容量制御回路CCCbおよびCCCcが配置される。メモリアレイ群MGcの下側の位置に、電荷容量制御回路CCCdが配置される。
電荷容量制御回路CCCaは、分割グローバルビット線DGBLa0に対して設けられるスイッチング素子SWj0と、分割グローバルビット線DGBLb0に対して設けられるスイッチング素子SWj+10と、分割グローバルビット線DGBLb0に対して設けられるソース線放電用のスイッチング素子GSWj+10を含む。
電荷容量制御回路CCCbは、分割グローバルビット線DGBLa0の端部に配置される充電用のスイッチング素子CSWj0および放電用のスイッチング素子GSWj0と、分割グローバルビット線DGBLb0に対して設けられる充電用のスイッチング素子CSWj+10と、分割グローバルビット線DGBLa0およびDGBLb0に対して設けられるスイッチング素子SWj1およびSWj+11と、放電用のスイッチング素子GSWj+11を含む。
電荷容量制御回路CCCcは、分割グローバルビット線DGBLa1に対して設けられる充電用のスイッチング素子CSWj1と、分割グローバルビット線DGBLa1に対して設けられる放電用のスイッチング素子GSWj1と、分割グローバルビット線DGBLj1に対して設けられる分離用のスイッチング素子SWj2と、分割グローバルビット線DGBLb1に対して設けられる充電用のスイッチング素子CSWj+11と、分割グローバルビット線DGBLb1に対して設けられる分離用のスイッチング素子SWj+12と、分割グローバルビット線DGBLb2に対して設けられる放電用のスイッチング素子GSWj+12を含む。
電荷容量制御回路CCCdは、分割グローバルビット線DGBLa2に対して設けられる充電用のスイッチング素子CSWj2と、分割グローバルビット線DGBLa2に対して設けられる放電用のスイッチング素子GSWj2と、分割グローバルビット線DGBLb2に対して設けられる充電用のスイッチング素子CSWj+12と、分割グローバルビット線DGBLb2に対して設けられる分離用のスイッチング素子SWj+13と、図示しない下側の分割ビット線に対して設けられる放電用のスイッチング素子とを含む。
この図13に示す配置において、分割グローバルビット線DGBLa1およびDGBLb2に対応して配置されるメモリセルMCに対する書込を行なう場合を考える。この場合、分割グローバルビット線DGBLa1およびDGBLb1の一方がドレインビット線、他方がソースビット線として用いられる。このメモリセルMCは、拡散配線DLaおよびDLbを介して、それぞれ、分割グローバルビット線DGBLa1およびDGBLb1に電気的に結合される。
データ書込時、グローバルビット線GBLjがドレインビット線として用いられ、グローバルビット線GBLj+1がソースビット線として用いられる場合、この分割グローバルビット線DGBLa1が書込電圧レベルに充電され、分割グローバルビット線DGBLb1が、センス・ラッチ回路からの書込許可電圧(接地電圧)または書込阻止電圧Vihbの電圧レベルに充電される。この場合、放電用スイッチング素子GSWj+11はオフ状態であり、書込動作完了後のグローバルビット線GBLj+1の初期化時に、接地電圧レベルを設定するために利用される。
したがって、ソースビット線として用いられるグローバルビット線に対する充電および放電用のスイッチング素子CSWおよびGSWは共に非導通状態に設定され、ソースビット線の電圧レベルが、センスアンプから伝達される電圧レベルに維持される。
不使用の分割グローバルビット線は、インジェクション時、たとえば接地電圧レベルに固定される。この場合、各電荷容量制御回路CCCa−CCCdにおいて、分離用のスイッチング素子SW(SWj(SWj0−SWj3),SWj+1(SWj+10−SWj+13))を分離状態に設定したときに、グローバルビット線GBLjにおいては、分離用のスイッチング素子SWjの上部に配置される放電用のスイッチングトランジスタGSWjを導通状態に設定し、グローバルビット線GBLj+1に対しては、分離用のスイッチング素子SWj+1の上部に配置される充電用のスイッチング素子CSWj+1を非導通状態とする。また、このグローバルビット線GBLj+1において不使用の分割グローバルビット線に対して設けられる電荷容量制御回路においては、放電用のスイッチング素子GSWj+10、GSWj+12がオン状態とされる。
これにより、分割グローバルビット線DGBLb1が用いられる場合、スイッチング素子GSWj+11およびCSWj11をオフ状態に設定して、センス・ラッチ回路から伝達される電圧のレベルに設定した状態を維持することができ、また不使用の分割グローバルビット線DGBLb0においては、電荷容量制御回路CCCaにより、放電用のスイッチング素子GSWj+10をオン状態として接地電圧レベルに維持することができる。
ここで、不使用のグローバルビット線DGBLb2においても、放電用のスイッチングトランジスタGSWj+12がオフ状態とされる。したがって、選択メモリアレイ群の位置に応じて、グローバルビット線の延びる方向が異なり、このグローバルビット線の長さが延びる方向に応じて制御の態様が、少し異なる。
分割ビット線が下方向に延びる場合と上方向に延びる場合とで、使用される分割グローバルビット線の電荷容量制御回路のスイッチング素子の導通・非導通状態を反対とするだけであり、確実に、非使用の分割グローバルビット線を所定のたとえば接地電圧レベルの電圧に固定でき、またソースビット線に対しては、センス・ラッチ回路から伝達される電圧レベルに維持することができる。
図14は、図10に示すセンス・ラッチ回路8の構成の一例を示す図である。図14において、センス・ラッチ回路8は、グローバルビット線の対各々に対して設けられるセンスアンプを含む。図14においては、センスアンプは、グローバルビット線GBLj−2およびGBLj−1の対に対して設けられるセンスアンプSA0と、グローバルビット線GBLjおよびGBLj+1の対に対して設けられるセンスアンプSA1と、グローバルビット線GBLj+2およびGBLj+3の対に対して設けられるセンスアンプSA2を含む。
これらのセンスアンプSA0−SA2の各々は、一例として、交差結合型センスアンプの構成を備え、CMOSインバータラッチにより実現される。したがって、センスアンプSA0−SA2の各々は、レファレンスノードNR(NR0−NR2)およびセンスノードNS(NS0−NS2)に、相補なデータをラッチする。
センス・ラッチ回路8は、さらに、転送指示信号φtxに従ってセンスアンプSA0−SA2のレファレンスノードNRの信号を転送する転送ゲートTXR0、TXR1、およびTXR2と、センスアンプSA0−SA2それぞれに対応して設けられ、対応のセンスアンプのレファレンスノードNRの電位に従って書込阻止用制御電圧Vihbを伝達する転送ゲートTZR0−TZR2と、グローバルビット線プリチャージ信号φsprに従って、転送ゲートTZR0−TZR2それぞれから伝達された信号をさらにノードND0−ND3へそれぞれ伝達する転送ゲートTYR0−TYR2と、センスアンプSA0−SA2それぞれに対応して設けられ、制御信号φcに従って接地電圧VSSを転送する転送ゲートQT0−QT2と、ノードNDa−NDc上の電圧に従って転送ゲートQT0−QT2の伝達した接地電圧をさらに対応のセンスノードNS0−NS2へ伝達する転送ゲートTQ0−TQ2を含む。
センス・ラッチ回路8は、さらに、選択信号φsel0に従ってノードNDa−NDcをそれぞれ、グローバルビット線GBLj−2、GBLjおよびGBLj+2に結合する転送ゲートTRj−2、TRjおよびTRj+2と、転送選択信号φsel1に従ってノードNDa−NDcをそれぞれグローバルビット線GBLj−1、GBLj+1およびGBLj+3に結合する転送ゲートTRj+1およびTRj+3と、グローバルビット線GBLj−1およびGBLjをイコライズ指示信号φeqに従ってイコライズするイコライズトランジスタEQT0と、グローバルビット線GBLj+1およびGBLj+2をイコライズ指示信号φeqに従ってイコライズするイコライズトランジスタEQT1と、グローバルビット線GBLj+3と図示しないグローバルビット線GBLj+4とをイコライズ指示信号φeqに従ってイコライズするイコライズトランジスタEQT2を含む。
隣接センスアンプに対して設けられるグローバルビット線の電位をイコライズすることにより、各グローバルビット線における初期電圧レベルを同じとして、動作時の電圧変化速度を互いに等しくする。
このセンス・ラッチ回路8は、さらに、グローバルビット線GBLj−2、GBLjおよびGBLj+2に対応して設けられ、読出ソース線電圧設定信号φr0に従ってソースビット線へ圧Vsvを伝達する転送ゲートSTRj−2、STRjおよびSTRj+2と、読出ソース線電圧設定信号φr1に従ってソース線電圧Vsvを伝達する転送ゲートSTRj−1、STRj+1およびSTRj+3を含む。これらの転送ゲートSTRj−2−STRj+3は、データ読出時(書込時のベリファイ動作を含む)、ソースビット線を所定の電圧レベル(接地電圧レベル)のソース線電圧Vsvに設定する。
図14においては、さらに、データレジスタに含まれるデータレジスタ回路を示す。このデータレジスタ回路は、それぞれ、データを格納するレジスタ回路DRGaおよびDRGbと、書込データ指示信号D0とデータレジスタ回路DRGaの格納データとを受けるEXNORゲートNEXaと、書込データ指示信号D1とデータレジスタ回路DRGbの格納データを受けるEXNORゲートNEXbと、これらのEXNORゲートNEXaおよびNEXbの出力信号を受けルNANDゲートNGTとを含む。NANDゲートNGTの出力信号が対応のセンスアンプのリファレンスノードNRへ伝達される。
書込データ指示信号D0およびD1は、4値のうちのいずれかを示し、書込サイクルにおいて書込まれるデータ値を示す。
このデータレジスタ回路においては、データ書込み時に、格納データと書込指示信号D0およびD1とが一致すると、EXNORゲートNEXaおよびNEXbの出力信号がともに、Hレベルとなり、応じてNANDゲートNGTの出力信号がLレベル(“0”)となる。一方、データ書込時において、書込データ指示信号D0およびD1とが一致しない場合には、EXNORゲートNEXaおよびNEXbのいずれかの出力信号がLレベルとなり、応じてNANDゲートNGTの出力信号がHレベルとなる。リファレンスノードNRの電圧レベルが、Lレベルのときにデータの書込みが実行されるように、接地電圧が転送され、Hレベルのときにデータの書込を禁止するように書込素子電圧Vihbが伝達される。
なお、1つのグローバルビット線に対して2つのメモリセルに対する書込が実行されるため、このメモリセルの選択のために、センスアンプ(またはEXNORゲートNEXaおよびNEXb)とデータレジスタ回路の間には、、コラム系のアドレス信号に従ってデータを転送する転送回路が設けられているものの、図14においては、このデータレジスタからセンスアンプにデータを転送する選択転送ゲートは示していない。
センスアンプSA0−SA2へは、図10に示すデータレジスタ7からの格納データが並行して転送される。各センスアンプに対して、データ転送時、書込サイクル時において、書込データに応じて、データの書込を行なうメモリセルに対して、書込を指示するデータ“0”(Lレベルの信号)を転送し、データ書込を行なわないメモリセルに対するセンスアンプに対しては、書込禁止データ“1”(Hレベルの信号)が転送される。
次に、図14に示すセンス・ラッチ回路の動作について説明する。データ書込時において、グローバルビット線GBLj−2、GBLjおよびGBLj+2が、ドレインビット線として用いられ、グローバルビット線GBLj−1、GBLj+1、およびGBLj+3がソースビット線として用いられる場合を考える。データの書込は、先の図11において示したように、メモリセルMC0−MC3のうち1つのメモリセルMCiに対して実行される。
今、図15に示すように、図4に示すメモリセルMC0に対するデータの書込を行なう場合を考える。図15に示すように、メモリセルMC0は、それぞれのドレインノードが、対応のグローバルビット線GBLj−2、GBLjおよびGBLj+2に結合され、それぞれのソースノードが、図示しないアシストゲートおよびメモリセルMC1を介してグローバルビット線GBLj−1、GBLj+1およびGBLj+3に結合される(図11に示す選択信号SD1およびSD0とアシストゲート選択信号AG0およびAG1によりこの書込対象のメモリセルを選択する)。選択信号SD0およびSD1は、データ書込時においては、例えば6Vの高電圧に設定され、対応の(分割)グローバルビット線からの書込高電圧を対応のドレイン拡散配線に転送することができる。
いま、グローバルビット線GBLj−2およびGBLjに接続されるメモリセルMC0にデータの書込を行ない、グローバルビット線GBLj+2に結合するメモリセルMC0に対してはデータの書込を行なわない場合を考える(書込データの論理値が異なるため)。この場合、対応のセンスアンプSA0およびSA1にはデータ“0”が転送され、センスアンプSA2には、データ“1”が転送される。図15に示すように、センスアンプSAは、インバータラッチで構成され、リファレンスノードNRへは、対応のデータレジスタ回路からの信号が転送される。従って、センスアンプSA0およびSA1においては、レファレンスノードNR0およびNR1が、それぞれLレベルに設定され、センスノードNS0およびNS1がそれぞれHレベルに設定される。一方センスアンプSA2においてはレファレンスノードNR2がHレベル、センスノードNS2がLレベルに設定される。
この状態で、書込阻止電圧Vihbを生成するために、制御電圧Vcntを、たとえば2Vの電圧レベルに設定し、また、グローバルビット線プリチャージ制御信号φsprを、0.5V+Vthnの電圧レベルに設定する。ここで、Vthnは、転送ゲートTYR0−TYR2のしきい値電圧である。
この状態において、センスアンプSA0およびSA1においては、レファレンスノードNR0およびNR1がLレベルであり、転送ゲートTZR0およびTZR1はオフ状態であり、転送ゲートTYR0およびTYR1がオン状態となっても、ノードNDa−NDcの電圧レベルは変化しない。一方センスアンプSA2においては、レファレンスノードNR2がHレベルであり、転送ゲートTZR2が導通し、この書込阻止電圧Vihbが転送ゲートTZRに対して転送ゲートTYR2へ転送される。このグローバルビット線プリチャージ信号φsprは、その電圧レベルが0.5V+Vthnの電圧レベルであり、したがってノードND2の電圧レベルは、0.5V程度となる。これにより、グローバルビット線の寄生容量を充電し、センスアンプのラッチデータが反転するのを防止する(接続時のグローバルビット線容量によりセンスアンプSA0ないしSA2のラッチデータが反転するのを防止するため)。
このグローバルビット線のプリチャージの完了後、転送制御信号φtxを、2V+Vthnの電圧レベルに上昇させ、転送ゲートTXR0−TXR2を導通状態へ駆動する。これにより、センスアンプSA0−SA2のレファレンスノードNR0−NR2がそれぞれノードNDa−NDcに結合される。ノードNDaおよびNDbは、センスアンプSA0およびSA1のレファレンスノードNR0およびNR1の電圧レベルに従って、接地電圧(Vss=0V)レベルに確実に駆動される(センスアンプのCMOSインバータのロー側電源ノードに接続されるNチャネルMOSトランジスタにより接地電圧レベルに駆動される)。
このとき、制御信号φcがHレベルとなり、選択ゲートQT0−QT2がオン状態となる。この場合においても、選択ゲートTQ0およびTQ1が非導通状態であり、センスアンプSA0およびSA1のラッチデータは変化しない。一方、センスアンプSA2においては、転送ゲートTXR2がオン状態となると、このセンスアンプSA2の内部に含まれるPチャネルMOSトランジスタ(CMOSインバータのハイ側電源ノードに結合されるPチャネルMOSトランジスタ)により、センスアンプの電源電圧に従ノードND2の電圧レベルがたとえば2Vの書込阻止電圧Vihbの電圧レベルにセットされる。このノードNDcの電圧レベルが書込素子電圧レベルに駆動されるとき、転送ゲートQT2およびTQ2により、センスアンプSA2のセンスノードNS2が、確実にLレベルに維持される。
グローバルビット線GBLj−1、GBLj+1およびGBLj+3が、ソースビット線として用いられるため、図11に示す選択信号SD1をたとえば6Vの電圧レベルに設定して、図11に示す選択トランジスタSDT10、SDT11およびSDT12を導通状態に設定することにより、メモリセルMC1に接続される拡散層へグローバルビット線を介して接地電圧または書込阻止電圧Vihbを伝達することができる。すなわち、このソース電圧転送ため、選択信号φsel1がHレベル(2V+Vth以上の電圧レベル)に設定され、転送ゲートTRj−1、TRj+1、TRj+3を導通状態に設定し、ノードNDa−NDcを、それぞれ、グローバルビット線GBLj−1、GBLj+1およびGBLj+3に結合する。これにより、書込対象のメモリセルの書込の許可/禁止をセンスアンプSA0−SA2のラッチデータに従って設定することができる。ドレインビット線となるグローバルビット線GBLj−1、GBLjおよびGBLj+2は、先の図12に示す電荷容量制御回路を用いて充電動作が行なわれ書込電荷が供給される。
また、メモリセルMC0のデータ読出時において、センス・ラッチ回路を読出データレジスタとして利用する場合、以下の読出動作が実行される。すなわち、転送ゲートSTRj−1、STRj+1およびSTRj+3が導通状態とされ、グローバルビット線GBLj−1、GBLj+1およびGBLj+3が接地電圧レベルに維持される。ドレインビット線となるグローバルビット線GBLj−2、GBLjおよびGBLj+2は、読出電圧が供給されて、所定の電圧レベルに維持される。そのとき、選択信号φsel0により、転送ゲートTRj−2、TRjおよびTRj+2を導通状態とし、ドレインビット線となるグローバルビット線GBLj−2、GBLjおよびGBLj+2をそれぞれノードNDa、NDbおよびNDcに結合する。
データ読出が行なわれると、ドレイングローバルビット線の電位が、対応のメモリセルの記憶データに応じて変化する(放電電流の有無に応じて)。これにより、ノードNDa−NDcの電圧レベルが、所定のプリチャージ電圧レベルから低下する。制御信号φcをオン状態とすることにより、センスアンプSA0−SA2のセンスノードNS0−NS2の電圧レベルはノードNDa−NDcの電圧レベルに応じて決定される。すなわち、ノードNDa−NDcがHレベルの電圧レベルであれば、転送ゲートTQ0−TQ2が導通し、センスノードNS0−NS2が接地電圧レベルに維持される。一方ノードNDa−NDcが、放電されてLレベル(転送ゲートTQ0−TQ2のしきい値電圧以下の電圧レベル)となると、センスノードNS0−NS2は、プリチャージ電圧レベルである。センス動作時、このレファレンスノードNR0−NR2を所定の電圧レベルにプリチャージすることにより、ノードND0−ND2の電圧レベルに応じてセンスノードの電圧レベルを正確に増幅してラッチすることができる。センスアンプSA0−SA2のラッチデータは、ベリファイ動作に用いられてもよく、また、データ読出時において通常のデータ読出時において用いられてもよい。
また言うまでもなく、データ書込時においては、書込阻止電圧を発生してメモリセルの拡散配線を充電した後に、グローバルビット線の選択的な分割が実行される。
図16は、この発明の実施の形態3におけるデータ書込時の選択メモリセルに対する容量分布を概略的に示す図である。グローバルビット線GBLaが、分割グローバルビット線DGBLa0、DGBLa1およびDGBLa2…に分割され、グローバルビット線GBLbが、分割グローバルビット線DGBLb0、DGBLb1、DGBLb2に分割される。分割グローバルビット線DGBLa0−DGBLa2には、それぞれ寄生容量(配線容量)Cpa0、Cpa1およびCpa2が存在し、分割グローバルビット線DGBLb0、DGBLb1およびDGBLb2には、配線の寄生容量Cpb0、Cpb1およびCpb2が存在する。
分割グローバルビット線DGBLa0およびDGBLa1は、スイッチング素子SWj0を介して結合され、分割グローバルビット線DGBLa1およびDGBLa2の間にスイッチング素子SWa1が設けられる。分割グローバルビット線DGBLb0およびDGBLb1は、スイッチング素子SWb0を介して結合され、分割グローバルビット線DGBLb1およびDGBLb2の間に、スイッチング素子SWb1が設けられる。
メモリセルMCは、拡散配線DLaおよびDLbを介して分割グローバルビット線DGBLa1およびDGBLb1に結合される。この拡散配線DLaおよびDLbには、それぞれ寄生容量(基板領域との間のPN接合容量)CpdaおよびCpdbが存在する。
したがって、図16に示すように、スイッチング素子SWa0、SWa1、SWb0およびSWb1を選択的に導通状態に設定することにより、メモリセルMCのドレインノードおよびソースノードの容量値を調整することができ、応じて、ドレイン側ノードの書込電荷蓄積量を調整することができる。またソース側ノードにおいても容量値を調整することにより、データ書込時のメモリセルMCを介して流れる電流量を調整でき、応じてメモリセルのフローティングゲートへの注入電荷量を調整することができる。
書込時においては、これらのソース側ノードの容量およびドレイン側ノードの容量の電圧が、同一電圧レベルとなる前に、ホットエレクトロンが発生しない電圧差のレベルとなれば(書込阻止電圧とドレイン書込高電圧の電圧差程度の電圧差が生じた場合)、書込は停止する。
図17は、図8に示す書込電荷蓄積容量発生部の構成と蓄積電荷制御回路の対応を概略的に示す図である。図17において、メモリセルMC1のドレインノードDLDに対して直列に、電荷容量制御回路CCC0−CCC(M−1)が接続される。これらの電荷容量制御回路CCC0−CCC(M−1)の各々は、書込電圧供給ノードCPSに接続される充電用のスイッチング素子CSWと、容量素子を接続するためのスイッチング素子DSWと、容量素子Cdを含む。容量素子Cdが、分割グローバルビット線の配線容量に対応する。
メモリセルのドレインノードDLDに対しては、また拡散配線による容量Cdifが存在する。また、メモリセルのソースノードDLSに対しては、拡散配線による容量Csが存在する。
なお、メモリセルMC0およびMC1が含まれるメモリアレイの位置に応じて、電源容量制御回路CCCC0−CCC(M−1)の接続順序が異なる。
図18は、図9に示すスイッチング列と電荷容量制御回路の対応を概略的に示す図である。この図18においては、ドレインノードDLDおよびソースノードDLSの両方の容量値を制御する。したがって、電荷容量制御回路CCC0−CCC(M−1)は、充電用のスイッチング素子CSWと、分割グローバルビット線で構成される容量素子Cdと、ドレインノードへの接続用のスイッチング素子DSWと、ソース側の容量を接続するためのスイッチング素子SSWと容量Csとを含む。これらの容量CsおよびCdは、それぞれ、分割グローバルビット線の配線容量で形成される。ドレインノードDLDおよびソースノードDLSそれぞれに、拡散配線による寄生容量CdifdおよびCdifsが存在する。図18に示す構成においても、メモリセルが存在するメモリアレイの位置に応じて、この電荷容量制御回路CCC0−CCC(M−1)の接続順序は異なる。
なお、容量素子の接続の制御については、後に説明するが、図10に示す制御回路によ、選択メモリアレイの位置および書込データの値に従ってスイッチ制御が実行される。
以上のように、この発明の実施の形態3に従えば、メモリセルへの書込電荷蓄積容量として、グローバルビット線の配線容量および拡散配線の寄生容量を利用しており、別途書込電荷を蓄積するための容量素子を配置する必要がなく、メモリアレイを配置するメモリマットの占有面積を低減することができる。
[実施の形態4]
データの書込方式としては、種々の方式を考えることができ、可能なデータ書込方式として以下の書込方式を考えることができる。
[書込方式1]
図5および図6に示す動作波形図に見られるように、先の実施の形態1においては、グローバルビット線からドレイン拡散配線の容量を充電し、(分割)グローバルビット線容量およびドレイン拡散配線容量に蓄積された電荷を用いて書込電荷を生成している。
すなわち、図19に示すように、合成電荷容量制御回路CCCGにおいて、スイッチング素子CSWをa導通状態として、ノードDLDのドレイン拡散配線容量Cdifdおよびグローバルビット線容量Cdcを所定の電圧レベルに充電する。次いで、スイッチング素子CSWを非導通状態として、アシストゲート線AGLにたとえば1.5Vの電圧を供給して、これらの容量CdifdおよびCdcに蓄積された電荷により、ドレイン電流Idを生成し、アシストゲートAGTにおける反転層により高電界を生成して、メモリセルMC1のフローティングゲートFGにソースサイドインジェクション方式に従って電荷を注入する。
ここで、合成電荷容量制御回路CCCGは、先の実施の形態3において示す電荷容量制御回路CCC0ないしCCC(M−1)のうち、分割グローバルビット線が用いられる電荷容量制御回路の全体を示す。したがって、グローバルビット線容量Cdcは、この選択メモリセルのドレインノードDLDに接続される分割グローバルビット線の容量の合成容量に対応する。
この書込方式の場合、グローバルビット線に蓄積される電荷を利用しており、「グローバルビット線一定電荷書込方式」とここでは称す。なお、このメモリセルMC1に対して、書込を禁止する場合には、ソースノードDLSに対して接地電圧に代えて書込阻止電圧Vihbが与えられる。
[書込方式2]
図20は、第2の書込方式を示す図である。この図20に示す構成において、メモリセルに関連する部分の構成は図19に示す構成と同じであり、ドレインノードDLDに対し合成電荷容量制御回路CCCGが設けられる。この合成電荷容量制御回路CCCGにおいて、スイッチング素子CSWにより、容量CdcおよびCdifdを書込電圧レベルにまで充電する動作は、先の図11に示す構成と同じである。
この場合、スイッチング素子DSWおよびCSW共に非導通状態に設定し、アシストゲート線AGLに、ハイレベルの電圧(たとえば1.5V)を与え、アシストゲートAGTにおいて反転層を形成する。この場合、ドレイン拡散配線の容量Cdifdに蓄積された電荷により、ドレイン書込電流Idが生成され、メモリセルMC1のフローティングゲートFGに対する電荷注入が行なわれる。
すなわち、図21に示すように、期間P1において、ワード線WLを正の書込高電圧VPPレベルに駆動し、また書込電圧供給ノードCPSをドレイン書込電圧VWDの電圧レベルに上昇させる。このとき、スイッチング素子DSWをオン状態とし、容量CdifdおよびCdcを結合する。次いで、期間P2において、スイッチング素子CSWをオフ状態とし、容量素子Cdcへの充電動作を完了する。このとき、また、スイッチング素子DSWをオフ状態とし、容量Cdcを、ドレインノードDLDから分離する。
次いで、期間P3において、アシストゲート線AGLを、たとえば1.5Vの電圧レベルに上昇させ、アシストゲートAGTにおいて反転層を形成する。したがって、拡散配線容量Cifdに蓄積された電荷により、ドレイン書込電流Idが形成されて、ソースノードDLSへ流れ、メモリセルMC1のフローティングゲートFGへの電子の注入が行なわれる。この場合においても書込禁止状態のときには、ソースノードDLSは、書込阻止電圧Vihbの電圧レベルに設定される。
この拡散配線容量Cdfdの蓄積電荷のみを用いて書込ドレイン電流Idを生成する書込方式を、「ローカルビット線一定電荷書込方式」と称する。このローカルビット線一定電荷書込方式を用いる場合、1回の書込サイクル(インジェクション)におけるフローティングゲートへの注入電子量は少なくでき、応じて、しきい値電圧の移動量を小さくすることができ、高精度で、しきい値電圧を徐々に変化させて書込を行なうことができる。また、このローカルビット線一定電荷書込方式を用いれば、しきい値電圧が初期状態の次に低いしきい値電圧状態のデータを書込む場合において、高精度で電子の注入を行うことができる。
[書込方式3]
図22は、第3の書込方式実行時のスイッチング素子の接続状態を示す図である。この図22に示す構成においては、合成電荷容量制御回路CCCGにおいて、スイッチング素子CSWおよびGSWが書込時共に導通状態に設定される。図23の信号波形図に示すように、先ず、電源およびワード線立ち上げ期間P1が実行される。次いで、期間P2において、スイッチング素子DSWおよびCSWを介して書込電圧供給ノードCPSから容量CdcおよびCdifdが充電される。この状態で、期間P3において、アシストゲート線AGLの電圧レベルを上昇させる。この場合、メモリセルMC1に対するドレイン電流Idは、書込電圧供給ノードCPSから与えられ、ドレインノードDLDは、ほぼ一定電圧レベルに維持される。この書込方式を、直流電流によりソースサイドインジェクション書込であり、「DC書込方式」と称す。
このDC書込方式を行なう場合においても容量Cdcの値を小さくすることができ、グローバルビット線全体の容量を充電する場合に比べて、容量充電に要する時間を短くすることができ、従って、図23に示す期間P2を、従来の定電圧書込方式の構成に比べて短くすることができる。また、スイッチング素子CSWは、先の実施の形態3において具体的回路構成として示したように、MOSトランジスタからなる転送ゲートで実現される。したがって、スイッチング素子CSWを実現するMOSトランジスタのゲート電圧を比較的低い電圧レベルに設定することにより、書込初期時におけるメモリセルMC1のしきい値電圧の低い状態で、大きな突入電流が流れるのを防止することができる。
なお、書込方式2および3においても、このメモリセルMC1へのデータの書込を禁止する場合には、ソースノードDLSへは、書込阻止電圧Vihbが与えられる。
[書込方式4]
図24は、書込方式4に従うデータ書込時におけるスイッチング素子の接続状態を示す図である。この図24に示す構成においては、メモリセルMC0のソースノードDLSに拡散容量Cdifsが接続される。ソースノードDLSは、データ書込時には、接地電圧レベル、またデータ書込禁止状態時には書込阻止電圧Vihbレベルに維持される。ドレインノードDLDに対する合成電荷容量制御回路CCCGの構成は、先の書込方式1から3の場合と同様であり、また、以下の書込方式においても、その構成は同様であり、対応する部分には同一参照番号を付し、詳細説明は省略する。
この書込方式4においては、図5および図6に示す動作波形図に従って電荷の蓄積および転送が行なわれる。すなわち、ワード線WLが高電圧VPPレベルに維持されて、容量素子CdifdおよびCdcの充電が行なわれる。また、スイッチング素子CSWが非導通状態に設定された状態で、アシストゲートAGTの下層に反転層を形成する。
この場合、メモリセルMC1のドレイン電流Idは、容量素子CdifdおよびCdcにより与えられ、この総電流量は、実効的に、容量素子Cdifsの充電電圧と容量素子CdifdおよびCdcの合成容量の電圧値とが等しくなる状態までの期間流れる電荷量で表わされる。この図24に示すデータ書込方式は、容量間の電荷分配により書込電流を生成しており、この容量接続による電荷の移動(配分)を以下、チャージシェアと称し、このチャージシェアによる電荷の移動時に流れる電流によるソースサイドインジェクション方式による書込を、「グローバルビット線・ローカルソース・チャージシェア書込」方式と称する。
[書込方式5]
図25は、書込方式5によるデータ書込時のスイッチング素子の接続状態を示す図である。回路構成は、図24に示す構成と同じである。ドレイン側容量素子CdifdおよびCdcの充電が、図21に示す動作波形と同様にして行なわれる。ワード線WLは高電圧VPPレベルである。この状態で、スイッチング素子SWおよびDSWをともに非導通状態に設定し、アシストゲートAGTに反転層を形成して電流経路を形成する。
この場合、ドレイン電流Idは、ソースノードDLSの拡散配線容量CdifsとドレインノードDLDの拡散配線容量Cdfdの間のチャージシェアにより生成される。これらの拡散配線CdifsおよびCdifdによるチャージシェアによる書込電流の生成によるデータ書込を、「ローカルビット線・ローカルソース・チャージシェア書込」方式と称する。
[書込方式6]
図26は、書込方式6に従うデータ書込時のスイッチング素子の接続状態を示す図である。図26に示す構成において、回路構成は、図25に示す構成と同じであり、対応する部分には同一参照番号を付す。
この図26に示す構成の場合、アシストゲートAGTが反転層を形成する状態においても、スイッチング素子CSWおよびDSWは、導通状態に維持される。したがって、図23に示す信号波形と同様の動作により、ドレイン側容量素子CdifdおよびCdcの充電が行なわれた後、アシストゲートAGTにおいて反転層が形成され、ドレイン電流Idが流れる。この場合には、書込実行時、書込電圧供給ノードCPSからの書込電流に従ってドレイン電流Idが生成される。メモリセルMC1のフローティングゲートFGへの電子の注入時、ソースノード拡散配線容量Cdifsの電圧が、書込阻止電圧レベルになると、書込が禁止される。したがって、書込電圧供給ノードCPSからの書込電圧に従ってメモリセルMC1へのいわゆる定電圧書込が行なわれるものの、ソースノードDLSの拡散配線容量Cdifsにより、メモリセルMC1のしきい値電圧の小さいときに突入電流が流れても、ソースノードDLSの電圧レベルが応じて上昇し、この急激なドレイン電流Idの増大は抑制され、安定なデータ書込を実現することができる。
[書込方式7]
図27は、実施の形態4における書込方式7によるデータ書込時のスイッチング素子の接続状態を示す図である。図27に示す構成においては、ソースノードDLSに、ソース側合成電荷容量制御回路CCCGsが接続され、また、ドレインノードDLDに対しても、ドレイン合成電荷容量制御回路CCCGdが設けられる。これらの電荷容量制御回路CCCCGsおよびCCCGdが、実施の形態2における電荷容量制御回路CCC0−CCC(M−1)の合成回路(書込電荷供給に関連する回路の全体)に対応する。
ドレイン側合成電荷容量制御回路CCCGdにおいて、分割グローバルビット線の合成容量Cdcおよびドレイン拡散配線の容量CdifdがドレインノードDLDに接続され、ソースノードDLSにおいても、分割グローバルビット線の合成容量Cscおよびソース拡散配線容量Cdifsが接続される。
充電動作は、先の書込方式1から6と同じであり、スイッチング素子CSWを導通状態として、容量素子CdifdおよびCdcを充電する。このとき、ワード線WLが高電圧VPPレベルである。この後、アシストゲート線AGLを書込時のハイレベルに設定する。この書込方式7においては、インジェクション時において、スイッチング素子DSWは導通状態とし、一方、ソースノードDLSのスイッチング素子SSWは非導通状態に設定される。したがって、この場合、ドレインノードDLDの容量CdifdおよびCdcに蓄積された電荷がドレイン電流Idとしてソース側拡散配線容量Cdifsに流れる(データ書込時)。この書込方式7は、先のグローバルビット線・ローカルソース・チャージシェア書込方式(図24参照)と同じである。
このメモリセルMC1に対する書込が禁止される場合には、ソースノードDLSには、書込阻止電圧が伝達されて、拡散配線容量Cdifsに保持される。
[書込方式8]
図28は、この発明の実施の形態4における書込方式8に従うデータ書込時のスイッチング素子の接続状態を示す図である。この図28に示す構成においても、容量素子の分布としては、図27に示す構成と同様の構成が用いられ、対応する部分には同一の参照符号を付し、詳細説明は省略する。
図29は、図28に示す電荷容量制御部の動作を示す信号波形図である。図29に示す動作期間P1ないしP3は、先の実施の形態1において用いたものと同じである。期間P1において、ワード線の選択、書込電圧の立上げが行われ、また、スイッチング素子SSWおよびDSWがともにオン状態に設定され、グローバルビット線容量CdcおよびCscが、それぞれドレインノードDLDおよびDLSにそれぞれ結合される。
期間P2において、スイッチング素子CSWを導通状態として、容量素子CdifdおよびCdcの充電が行なわれる。
次いで、期間P3においてスイッチング素子CSWを非導通状態に設定し、ドレイン側容量素子CdifdおよびCdcとソース側容量素子CdifsおよびCsの間で電荷の分配(チャージシェア)を行なう。アシストゲート線AGLをハイレベルに設定して反転層を形成して電荷の流れる経路を形成する。
したがって、ドレイン電流Idは、ドレイン側容量CdifdおよびCdcとソース側容量CdifsおよびCscの間で再配分が完了した時点で終了する。この書込方式8は、「グローバルビット線・グローバルソース・チャージシェア書込方式」と称す。
[書込方式9]
図30は、書込方式9に従うデータ書込時の容量の接続形態を示す図である。この図30に示す容量素子の分布は、図27および図28に示すものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図31は、図30に示す容量分布における電荷容量制御回路の動作を示す信号波形図である。以下、図31を参照して、図30に示す書込電荷蓄積動作について説明する。
図30に示す構成においては、期間P1において、ワード線WLを選択状態の高電圧VPPレベルに駆動し、また書込電圧VWDを生成して、書込電圧供給ノードCPSへ供給する。また、この期間P1において、また、スイッチング素子SSWおよびDSWが導通状態(オン状態)に設定され、容量CscおよびCdcがソースノードDLSおよびドレインノードDLDにそれぞれ結合される。
期間P2において、スイッチング素子CSWを導通状態(オン状態)に設定して、ドレインノードDLDの充電を行ない。容量素子CdifdおよびCdcを書込電圧VWDレベルまで充電する。次いで、スイッチング素子SSW、DSWおよびCSWはすべて非導通状態(オフ状態)に設定し、充電動作を完了する。
期間P3において、アシストゲート線AGLの電圧レベルを上昇させ、アシストゲートにおいて反転層を形成し、メモリセルMC1およびMC0を介してドレイン電流IDを流す。この場合、拡散配線容量CdifdおよびCdifsの間で電荷の分配が行なわれるだけであり、書込方式は、先の「ローカルビット線・ローカルソース・チャージシェア書込方式」と同じである。
この場合においても、データの書込を禁止する場合には、ソース側のスイッチングSSWを導通状態に設定することにより、センスアンプからの書込阻止電圧を伝達して、メモリセルの書込を禁止する状態に設定する。
[書込方式10]
図32は、書込方式10に従うデータ書込時の容量の接続状態を示す図である。この図32においても、接続容量の構成は、先の図27および図28に示す構成と同じであり、対応する部分には同一参照番号を付す。
図33は、図32に示す電荷容量制御回路の動作を示す信号波形図である。以下、図33を参照して、図32に示す構成のデータ書込時の動作について説明する。
期間P1においては、先の図30および図31に示す書込方式9の場合と同様、ワード線WLの選択、および書込電圧VWDの立上げが行なわれ、また、スイッチング素子DSWおよびSSWが導通状態(オン状態)に設定される。
次に期間P2において、スイッチング素子CSWが導通状態(オン状態)により充電が行なわれ、容量素子CdifdおよびCdcが充電される。この期間P2において、充電完了後、スイッチング素子DSWを非導通状態(オフ状態)に設定し、また、スイッチング素子CSWも非導通状態(オフ状態)に設定する。スイッチング素子SSWは導通状態を維持する。
この状態で、期間P3において、アシストゲート線AGLの電圧レベルを上昇させ、反転差を形成してドレイン電流Idを流す。この場合、拡散配線容量Cdifdから拡散配線容量Cdifsおよびグローバルビット線合成容量Cscへ電荷が流れる。したがって、ソースノードDLSの容量値は、ドレインノードDLDの容量よりも大きいため、より多くの電荷を書込電流として流すことができる(書込方式9に比べて)。
この方式は、容量間の電荷分配による書込、すなわちチャージシェアによるソースサイドインジェクション書込であり、この方式は、「ローカルビット線・グローバルソース・チャージシェア書込」方式と称す。
[書込方式11]
図34は、この発明の実施の形態3における書込方式11に従うデータ書込時の容量の接続の態様を示す図である。この図34においても、ソースノードDLSおよびドレインノードDLDそれぞれに対して、合成電荷容量制御回路CCCGdおよびCCCGsが設けられる。メモリセルに関連する部分の構成は、先の図32等において示すものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この書込方式11においては、電子の注入動作時(インジェクション時)、スイッチング素子CSWおよびDSWを、ともに導通状態に設定する。このとき、ソース側の合成電荷容量制御回路CCCGsにおけるスイッチング素子SSWの接続態様は、書込方式7から10におけるいずれの態様が用いられてもよい。書込電圧供給ノードCPSからの直流電流がドレイン電流Idとして供給され、メモリセルMC1のフローティングゲートFGへのソースサイドインジェクション方式による電子の注入が実行される。
このインジェクション時においても、ソースノードDLSにおいて、容量素子が結合されており、グローバルビット線配線容量およびソース拡散配線は接地ノードから分離されている。それにより、大きな突入電流が流れるのを防止することができる。また、ソース側の合成電荷容量制御回路CCCGsにおいてスイッチング素子SSWを選択的にその状態を設定して、合成容量Cscの容量値を調整することにより、ドレイン電流Idによる電子の注入量を調整することができる(ソースノードDLSの電圧が書込阻止電圧レベルにまで上昇すると書込は停止するため、このフローティングゲートへの注入電子量を、ソース側の容量の容量値により決定することができる)。
したがって、書込方式1から書込方式11のいずれかに従って、ソースサイドインジェクション方式に従って電子の注入を行なうことにより、書込データの値に応じた最適な量の電子注入量を設定することができ、きめ細かく注入電子量を設定でき、高精度で、しきい値電圧の分布幅を調節することができる。
[実施の形態5]
図35から図37は、この発明の実施の形態5に従うデータ書込時の容量素子の接続状態を示す図である。以下、図35から37の容量接続によるデータ書込動作を、図38に示す動作タイミング図を参照して説明する。
この実施の形態5においては、メモリセルMC0およびMC1が、アシストゲートAGTを挟んで直列に接続される。メモリセルMC1のドレインノードDLDには、スイッチング素子DSW0−DSWn−1が直列に接続され、各スイッチング素子DSW0−DSWn−1に対応して、容量素子C0−Cn−1が接続される。これらの容量素子C0−Cn−1それぞれに対応して、書込電圧供給ノードCPSからの電圧を供給するスイッチング素子CSW0−CSWn−1が設けられる。メモリセルMC0のソースノードDLSは、接地ノードに結合される。
ドレインの容量値制御回路の構成としては、実施の形態3において示した電荷容量制御回路が用いられてもよく、また、ドレインビット線に対して容量素子がスイッチング素子列とともに接続されても良い。
今、容量素子C0に蓄積される電荷を利用して、メモリセルMC1に対し、ソースサイドインジェクション方式に従って電子を注入する動作について説明する。
図38に示す期間P1において、ワード線WLが選択状態へ駆動され、また、ドレイン書込電圧Cvwdの生成が行なわれ、書込電圧供給ノードCPSの電圧レベルが上昇する。この状態で、スイッチング素子DSW0を導通状態とし、容量素子C0を、ドレインノードDLDに接続する。スイッチング素子DSW1−DSWn−1はすべて非導通状態である。図38の波形図においては、これらのスイッチング素子DSW1−DSWn−1は、スイッチング素子DSWiでその状態を代表的に示す。
次に、期間P2において示すように、スイッチング素子CSW0が導通状態(オン状態)となり、容量素子C0へ充電電流Icが供給されて書込電圧レベルに充電される。この充電動作より、ドレインノードDLDの電圧レベルが上昇する。図38に示す期間P2において、スイッチング素子CSW1−CSWn−1はすべて非導通状態である。図38において、これらのスイッチング素子CSW1−CSWn−1は、また、スイッチング素子CSWiでその状態を代表的に示す。
次に、図36に示すように、スイッチング素子CSW0を非導通状態に設定する。この状態は、図38に示す期間P3に対応し、アシストゲート線AGLの電圧レベルも書込時のハイレベルに駆動され、容量素子C0に蓄積された電荷が、ソースノードDLSに向かって流れる。この書込電流により、メモリセルMC1のフローティングゲートに対する書込が実行される。
図38に示す期間P3においては、図36に示すようにスイッチング素子CSW1−CSWn−1(CSWj)が導通状態(オン状態)に設定され、容量素子C1−Cn−1の充電が行なわれる。スイッチング素子DSW1−DSWn−1は、図36に示すように、非導通状態である。
期間P3が経過すると、ワード線WLの非活性化が行なわれ、データ書込終了処理が行なわれ、ベリファイ動作が行なわれる。ベリファイ動作が行なわれ、メモリセルMC1のしきい値電圧が所定の電圧レベルに到達していない場合、再度電子の注入が行なわれる。このとき、図38において期間P4において、このベリファイ動作が行なわれる場合、ワード線WLがベリファイ電圧レベルに駆動され、またドレインノードDLDのレベルもこのベリファイ時のメモリセル電流により変化するが、図38においては示していない。
このベリファイ動作により、再書込(電子注入;インジェクション)が行なわれる場合、再度、図38に示すように、期間P5においてワード線WLが選択状態へ駆動され、書込高電圧VPPレベルに設定される。このとき、図37に示すように、図38の期間P5においては、スイッチング素子CSW0−CSWn−1はすべて非導通状態である。一方、スイッチング素子DSW0−DSWn−1をすべて導通状態(オン状態)に設定し、容量素子C0−Cn−1の間で電荷を移動させる(チャージシェア動作)。したがって、図38に示すように期間P5において、図37に示すドレインノードDLDの電圧レベルが上昇する。このときドレインノードDLDの電圧レベルは、容量素子C0−Cn−1の充電変化による電圧レベルに設定され、最初に、与えられる書込電圧よりも少し低い電圧レベルとなる。
次いで図38に示すように、期間P6において、スイッチング素子DSW1−DSWn−1(DSWj)を非導通状態に設定し、容量素子C1−Cn−1を容量素子C0から切り離す。このときまた、期間P6において、スイッチング素子CSW1−CSWn−1を導通状態(オン状態)に設定し、容量素子C1−Cn−1の充電動作を行なう。
この期間P6において、再びアシストゲート線AGLをハイレベルに設定し、容量素子C0の蓄積電荷に従ってメモリセルMC1のフローティングゲートへの電子の注入を行なう。
すなわち、ベリファイ動作により再インジェクションを行なう必要があると判定されたメモリセルに対しては、図36および図37に示す状態を再度実行し、しきい値電圧が所定値以上となるまでこの動作が繰返される。
この再インジェクションの場合、図38に示す期間P5において、ワード線WLの再選択時、容量素子C0−Cn−1の間の電子の移動により、高速で、ドレインノードDLDの電圧レベルを電荷再分配による書込電圧レベルに設定することができ、スイッチング素子CSW2を介してのドレインノードDLDの充電期間をなくすことができ、ベリファイ後の再書込サイクルのサイクル時間を短くすることができる(スイッチング素子CSW0の充電動作のとき、充電電流に対するRC遅延による充電時間が必要となる)。
図38に示す動作タイミングにおいては、1回目の書込時においては、図35から図37に示す動作を行ない、再書込時以降の書込動作に対しては、図36および図37に示す動作を繰返す。ベリファイ動作回数が増加するごとに、対象のメモリセルのしきい値電圧は順次増大しており、この書込電圧をベリファイ動作後、その電圧レベルを、容量素子の電荷分配により低くすることにより、しきい値電圧が高くなり過ぎるのを防止することができ(上限値を超えるのを防止でき)、ベリファイ回数を低減することができ、応じて書込に要する期間を短くすることができる。
図39は、図35から図37に示すスイッチング素子CSW0−CSWn−1、DSW0−DSWn−1およびC0−Cn−1の構成の一例を示す図である。図39において、容量素子CkがMOSキャパシタで構成され、そのゲートが、スイッチング素子CSWkを介して書込電圧供給ノードCPSに結合される。同様、このMOSキャパシタCkのゲート電極が、スイッチング素子DSWkを介してグローバルビット線(分割グローバルビット線)GBLに結合される。スイッチング素子DSWkおよびCSWkは、NチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成され、それぞれ制御信号φxkおよびφpkに従って選択的に導通状態となる。
したがってベリファイ動作がメモリセルの書込サイクル(インジェクション)ごとに行なわれる場合においても、スイッチング素子DSWkを制御信号φxkに従って非導通状態に設定することにより、グローバルビット線GBLにベリファイ電流が流れる場合でも、容量素子Ckに対する充電動作を行なうことができる。
制御信号φpkおよびφxkは、書込電圧よりも高い電圧レベルに設定する必要がある(たとえば6V)。しかしながら、これらのスイッチング素子DSWkおよびCSWkは、PチャネルMOSトランジスタで構成されてもよい。ここで、kは、0からn−1である。
また、容量素子C0−Cn−1として、実施の形態3に示すように、分割グローバルビット線の寄生容量を利用する場合、この図35に示す動作を実行した後、図36および図37に示す動作を所定回数繰返し実行する。すなわち図38に示す期間P1−P4実行した後、期間P5およびP6の動作を、所定回数連続的に実行する。この場合、図38に示すタイミング図においてワード線WLが連続的に書込サイクルが完了するまで選択状態に駆動され、またスイッチング素子DSW0も常時、導通状態に維持されてもよい。すなわち、ローカルビット線および拡散配線の容量を利用する場合には、期間P4において、ワード線の非選択状態に駆動およびベリファイ動作は行なわれないため、これらのワード線WLおよびスイッチング素子DSW0の状態をベリファイ動作が行なわれるまで、維持されてもよい。
なお、このデータ書込時、相互に接続される容量素子の数は、しきい値電圧の変化量、すなわち書込データの論理値に応じて適宜選択される。
また、上述の図35から37に示す構成においては、ソースノードDLSにおいては容量は接続されていない。しかしながら、固定値の容量素子がこのソースノードDLSに接続されてもよく、また、合成容量の容量値が変更可能なスイッチング素子および容量素子列が用いられてもよい。
[変更例]
図40は、この発明の実施の形態5の変更例の容量接続の状態を示す図である。この図40に示す構成は、図37に示す状態の変更例である。すなわち、ベリファイ動作完了後または2回目の書込時において、容量素子C0−Cn−1を接続して容量素子C0の電荷を充電するときに、対応のスイッチング素子CSW0をオン状態とする。したがって、この場合、図41に示すように、期間P5において、容量素子C0は、容量素子C1−Cn−1の充電電荷と書込電圧供給ノードCPSからの充電電流とが供給され、容量素子C0の充電時間を短くすることができる。応じて、ドレインノードDLDの電圧レベルを高速で書込高電圧レベルに設定することができる。
したがって、図35に示す動作を行なって、図41に示す期間P1−P3の動作を実行し、このとき、図37に示す動作を行なって、容量素子CSW1−CSWn−1(CSWi)の充電動作を行なった後、図40に示すように、容量素子C0の充電を行なうことにより、ドレインノードDLDの充電時間を短くすることができ、また正確にドレインノードDLDを、書込電圧レベルに充電することができる。
なお、この変更例の構成においても、ソースノードDLSに対して、容量素子または可変容量素子が接続されてもよい。
以上のように、この発明の実施の形態5に従えば、メモリセルへの再書込時においては、書込動作時に充電された容量素子の充電電荷を利用しており、この再書込時に要するドレインノードの充電時間に要する時間を短縮することができ、応じて書込に要する時間を短縮することができる。
なお、このスイッチング素子の導通制御は、図11に示す制御回路により、選択メモリアレイの位置および書込データの値に従って実行される。
[実施の形態6]
図42から図44は、この発明の実施の形態6における書込阻止電圧の充電動作時の容量接続を模式的に示す図である。この図42から図44においては、ドレインノードDLDに対し、スイッチング素子DSW0−DSWn−1が直列に接続され、それぞれに対応して容量素子Cd0−Cdn−1が分割グローバルビット線の配線容量として存在する。これらの容量素子Cd0−Cdn−1それぞれに対応してスイッチング素子DSW0−DSWn−1が配置される。
メモリセルMC0のソースノードDLSにおいては、スイッチング素子SSW0−SSWm−1が直列に接続され、それぞれに分割グローバルビット線の配線容量Cs0−Csm−1が接続される。分割グローバルビット線配線容量Csm−1に対し、転送ゲートTXRを介してセンスアンプSAが結合される。このセンスアンプSAのハイ側電源ノードSVPからの電圧が書込阻止電圧として伝達される。この転送ゲートTXRは、図14に示す転送ゲートTXR0−TXR2のいずれかに対応する。またセンスアンプSAも、図14に示すセンスアンプSA0−SA2のいずれかに対応する。
センスアンプが接続するスイッチング素子の位置は、選択メモリセルを含む選択メモリアレイの位置に応じて異なる(分割グローバルビット線は、選択メモリアレイ群から下方向に接続され、最下部の分割グローバルビット線が利用されてさらにビット線容量を増大させる場合、選択アレイの上方向に分割グローバルビット線を延長する)。
メモリセルMC1のドレインノードDLDに拡散配線容量Cdifdが存在し、またソースノードDLSに対しても拡散配線容量Cdifsが存在する。メモリセルMC1およびMC0とその間のアシストゲートAGTの接続は、これまでの実施の形態と同じである。
センスアンプSAからの書込阻止電圧を伝達する場合、スイッチング素子SSW0−SSWm−1はすべて導通状態に設定し、また、センスアンプのリファレンスノードに結合される転送ゲートTXRも導通状態に設定する。それにより、転送ゲートTXRおよびスイッチング素子SSWm−1−SSW0を介して、センスアンプSAのハイ側電源ノードSVPから配線容量Cdifsに、書込阻止電圧が伝達される。
一方、ドレインノードDLS側においては、スイッチング素子CSW0およびDSW0を導通状態として、グローバルビット線の配線容量Cd0および拡散配線容量Cdifdを充電する。ここでは、1つの分割グローバルビット線、すなわち配線容量Cd0を利用する場合を示す。したがって、この場合、スイッチング素子DSW1−DSWn−1は非導通状態であり、またスイッチング素子CSW1−CSWn−1もすべて非導通状態である。
ソースノードDLSの書込阻止電圧による充電と、ドレイン側ノードDLDの書込電圧レベルの充電は並行して実行されてもよく、ソースノードDLSおよびドレインノードDLDの充電動作は、別々のサイクルでシーケンシャルに実行されてもよい。
図42においては、ソースノードDLSとドレインノードDLDの充電動作は、並行して同一サイクルで行なわれる状態を示す。
次いで、図43に示すように、スイッチング素子SSW0を非導通状態に設定し、またドレインノードDLDにおいてはスイッチング素子DSW0を導通状態または非導通状態に設定して、チャージシェア書込、すなわち容量CdifsおよびCdifd(およびCd0))の間で電荷を再分配して書込電流を生じさせる。この場合、図43に示すように、スイッチング素子CSW0を導通状態に設定して、DC電流書込が実行されてもよい。
図44は、書込電流生成後のチャージシェアの実行時のスイッチング素子の他の状態を示す図である。この図44に示す状態においては、スイッチング素子SSW1が非導通状態に設定され、一方スイッチング素子SSW0が導通状態に設定される。また、スイッチング素子DSW0が非導通状態とされ、ドレイン側ノードDLD側に設けられるスイッチング素子がすべて非導通状態に設定される。この場合には、容量Cdifdと容量CdifsおよびCs0の合成容量との間での電荷の分配が実行される。
図43および図44のいずれかの構成を利用することにより、ソース側において拡散配線容量のみをソース側容量として利用する場合および分割グローバルビット線の寄生容量Csをもソースノード側容量として利用する場合を実現することができる。これは、ドレイン側ノードDLDの電荷容量制御回路の動作についても同様である。
このメモリセルMC1のしきい値電圧が所定値より低い場合には、最書込、すなわち再インジェクションを実行する。この場合、ソース側の分割グローバルビット線がベリファイ動作に利用されない場合、未使用のグローバルビット線の容量Cs(未使用の分割グローバルビット線の合成容量)には、センスアンプSAの書込阻止電圧が充電されている。したがって、この場合、図45に示すように、転送ゲートTXRおよびスイッチング素子SSW0−SSWm−1をすべて導通状態に設定し、ソース拡散配線容量Cdifsを充電する。この場合、ドレイン側のグローバルビット線においては、ベリファイ動作時に、書込電流が供給されて、読出が行なわれるため、充電用のスイッチング素子CSWおよび接続用のスイッチング素子DSWをド通状態として、再度、充電を行なう必要がある。
ベリファイ動作時に、ソース側のグローバルビット線を利用しない場合の構成を、図46に示す。すなわち、図46に示すように、ベリファイ動作時データ読出を行なう場合、アシストゲートAGTの反転層を形成し、この反転層に接地電圧レベルに設定する。同様、メモリセルMC0に対するソースノード側のスイッチング素子SSW0は非導通状態に設定し、ソース側拡散配線容量Cdifsを、接地ノードに接続する。この場合、同様このメモリセルMC0に隣接するアシストゲートにより、ソースノードDLSが接地ノードに結合される。
したがって、このソース側のグローバルビット線の容量Cs0−Csm−1へは、充電電荷を残した状態で、アシストゲート下部の反転層を接地電圧に固定することにより、ドレイン側グローバルビット線から流れるベリファイ読出電流に従ってメモリセルに電流を流すことができ、このソース側のグローバルビット線の電位に影響は生じない。これにより、各書込サイクルで、しきい値電圧が所定値以上であるかの判定を行なうベリファイ動作ごとに、書込阻止電圧をソース側拡散配線容量Cdifsに伝達することができる。
アシストゲートAGTの反転層を接地電圧に固定する場合には、図11に示す構成において、ソース配線ILに対して接地用のトランジスタを配置する。
グローバルビット線がドレイン側およびソース側いずれにおいても、ベリファイ動作時利用される場合(アシストゲートの反転層がソース側グローバルビット線に接続される場合)、ベリファイ用のセンスアンプは、書込データをラッチするセンス・ラッチ回路のセンスアンプSAと別途設けられてもよく、センスアンプSAがベリファイ用センスアンプとして利用されてもよい。
また、先の実施の形態のように、このドレイン側ノードの容量の電荷分配による再充電動作をインジェクションごとに行う動作と並行してソースノード側の拡散配線容量Cdifsの充電も行なう場合、所定回数繰返しこの動作を行なった後にベリファイ動作を行なう。この場合には、グローバルビット線ドレイン側およびソース側いずれにおいても、ベリファイ時に利用して、センスアンプSAをベリファイ用のセンスアンプとして利用することができる。
また、図47に示すように、この書込阻止電圧の再充電時、転送ゲートTXRを導通状態に設定し、センスアンプSAからのハイ側センス電源ノードSVPから電圧を供給してもよい。
実施の形態6に従う書込阻止電圧の再充電方法は、実施の形態2から5に示すソース側容量との間でのチャージシェアを行なう書込方式およびソースノードの一定値の容量(ソース側配線容量)へドレイン側から直流的に電荷を供給するDC書込方式に適用することができる。アシストゲートを用いて、メモリセル(MC1)のソースノードを接地電圧レベルに固定する場合、ソース拡散配線を接地ノードに結合する場合と同様、ソースノードには、有意の容量値を有する容量は存在しない。
以上のように、この発明の実施の形態6に従えば、電子をフローティングゲートに再注入を行なう動作時、フォロアビット線の配線容量の充電電荷を利用しており、高速で書込阻止電圧を用いてソース側ノードを書込阻止電圧レベルに設定することができる。また、センスアンプと切り離した状態で、書込阻止電圧を伝達する場合、センスアンプハイ側電源ノードからの電流は消費されないため、消費電流を低減することができる。
[実施の形態7]
図48は、この発明の実施の形態7に従う書込動作を示すフロー図である。この図48に示す状態書込動作は、先の図7に示すシーケンスWOFに対応する。以下、図48に示す動作フローを参照して、この発明の実施の形態8に従うデータ書込について説明する。
まず、書込データの値に応じてドレイン側の容量値が設定される(ステップSP10)。この場合、書込データの値に応じてしきい値電圧の変化量が異なるため、それに応じてドレイン側の容量値を、分割グローバルビット線を選択的に接続して設定する。このドレイン側容量値設定時においては、選択メモリセルを含むメモリアレイ群を示すアレイ群アドレスと書込データの値とに従って、いくつの分割グローバルビット線を接続するかを決定する。分割グローバルビット線の接続方向は、この選択メモリアレイ群の位置に応じて下方向に分割グローバルビット線がその容量値の増大時延在するように設定される。最下部の分割グローバルビット線、すなわちセンスアンプに結合する分割グローバルビット線にまで、書込電荷充電に利用される分割グローバルビット線が延在した後は、この選択メモリアレイ群の上側へ順次分割グローバルビット線を接続して延在させる。
ドレイン側容量値設定動作と並行してまたはそれに遅れて、書込阻止電圧のセットが行なわれる(ステップSP11)。このステップSP11において、先の実施の形態6に示す方法に従って、選択メモリセルのソースノードの書込阻止電圧による充電が行なわれる。センスアンプからグローバルビット線を介してソースノードに書込阻止電圧が伝達される。この後、ソース側容量として利用される分割グローバルビット線が選択的にソースノード(DLS)に接続される。
次いで、書込ドレイン電圧を、設定されたドレイン側容量値、すなわち接続されるグローバルビット線を介して充電して、ドレイン書込電圧を生成する(ステップSP12)。書込阻止電圧セットを行なうステップSP11と、書込ドレイン電圧を充電するステップSP12は、並行して実行されてもよく、また書込ドレイン電圧充電後に、書込阻止電圧の設定が行なわれてもよい。
この選択メモリセルのドレイン電圧およびソース電圧の設定が完了した後、アシストゲートに反転層を形成して、フローティングゲートへの電子の注入(インジェクション)が行なわれる(ステップSP13)。
次いで、インジェクションを行なった回数が、予め設定された回数に到達しているかが判定される(ステップSP14)。すなわち、先の実施の形態5に示す動作が繰返し実行される。このインジェクションの回数が、設定数未満の場合には、再度、ステップSP10からの動作が実行され、ドレイン容量値の設定、ドレインノードの充電が行われる。このとき、先の実施の形態5に示す方法に従って、ドレイン側容量素子の相互接続による電荷分配が利用されてもよい。
ステップSP14において、このインジェクション回数が設定回数に到達したと判定されると、選択メモリセルすなわち書込されたメモリセルのしきい値電圧が所定の電圧範囲にあるかの判定を行なう書込ベリファイ動作が実行される(ステップSP15)。この書込ベリファイステップSP15において、しきい値電圧が所定の範囲内にないと判定され、しきい値電圧不良Failと判定されると、再び、ステップSP10からの動作が実行され、再インジェクションが実行される。このベリファイ動作は、インジェクションごとに実行されてもよい。
ステップSP15において、書込対象のメモリセルのしきい値電圧が所定の範囲内にあると判定され、しきい値電圧正常Passと判定されると、次のレベルのデータの書込を行なうか、またはすべてのデータの書込が完了したとして書込が終了する(ステップSP16)。
この一連の処理により、しきい値電圧の電荷ステップを、書込データの値に応じて設定してかつこの単位ステップごとに上昇させることができ、高精度の書込を行なうことができる。すなわちしきい値電圧が大きい状態に対応するデータの書込時においては、ドレイン側容量値を大きくして、1回のインジェクションによるしきい値電圧の変化量を大きくする。この単位しきい値電圧変化量を大きくすることにより、1回のインジェクションにおけるしきい値電圧変化量を大きくすることができ、少ない回数で大きいしきい値電圧に対応するデータの書込を行なうことができる。また、このとき、1回のインジェクションのしきい値電圧変化量が大きい場合でも、しきい値電圧は、インジェクションごとに単位変化量ずつ変化するため、高精度でしきい値電圧の分布範囲を抑制することができる(上限値を超える状態を抑制することができる)。
[変更例]
図49は、この発明の実施の形態7の変更例のデータ書込フローを示す図である。この図49に示すデータ書込フローは、個々のステップで行なわれる動作は、図48に示すデータ書込動作と同じであり、対応する部分には同一ステップ番号を付す。この図49に示すフロー図においては、インジェクションの回数判定ステップSP14において、インジェクションが設定回数に到達していない間は、ステップSP11に戻り、再び書込阻止電圧をセットする(ステップSP11)。この状態においては、ドレイン側の容量値の再設定は行なわれず、ドレイン側容量の大きさは同じである。ドレインノードの充電動作としては、先の書込方式1ないし11のいずれの方法が用いられても良い。
ベリファイ動作ごとに、ドレイン側の容量値を再設定し、ベリファイ不良Failが生じるごとにドレイン側容量値を再設定させる。この場合、インジェクションごとにドレイン側容量値を設定する構成に比べて、データ書込に要する時間を短縮することができる。
この場合、ベリファイごとにドレイン容量値を変化させて、書込電荷量をベリファイごとに増分または減分しても良い。ベリファイ動作ごとにしきい値電圧の変化量を調整して再インジェクション時のしきい値変化量を調整して高精度かつ効率的な再書き込みを実現することができる。
すなわち、例えば、インジェクションごとまたはベリファイ動作ごとに、ドレイン側容量値を変化させ、1回のデータ書込サイクル(インジェクション)における注入電荷量を調整し、しきい値電圧の変化量を順次小さくする。すなわち、図50において示すように、しきい値電圧Vtha(初期状態に対応)からしきい値電圧変化量をΔVtha、ΔVthbおよびΔVthcと順次小さくして、電子の注入(インジェクション)を実行する。、インジェクションを複数回繰返すことにより、しきい値電圧の上限値を越える過書込状態が生じるのを防止することができ、高精度の書込を実現することができる。
この発明の実施の形態7において、ドレイン側の容量値のみを変化させている。しかしながら、チャージシェアによる書込またはDC書込方式による書込を行なう場合、ソースノードの容量も利用する。この場合、同様に、図48または図49に示すステップSP10においてソース側の容量値も、変化させることができ、ソースノードの容量値を順次小さくすれば、メモリセルのドレイン電流も小さくなり、1回の書込注入量を低減することができる。
また、これに代えて、ベリファイごとにしきい値電圧変化量を大きくするようにして際インジェクションを行っても良い。
なお、この図48および図49に示す各ステップSP10からSP16における判定動作は、図10に示す制御回路により実行が制御される。
[実施の形態8]
図51は、この発明の実施の形態8に従うデータ書込時のワード線の電圧変化を概略的に示す図である。この図51において、ワード線WLの書込電圧を電圧VPP0に設定して書込を行なった後に、メモリセルのしきい値電圧が所定の範囲内にあるかのベリファイ動作が行なわれる。この書込において、インジェクションが複数回繰返し実行されてもよい。図51においてはワード線WLの電圧が書込ベリファイ電圧レベルに設定される状態を示す。しきい値電圧の下限値および上限値に対して、ベリファイ電圧を設定して、ドレイン電流が流れるか否かを検出して、書込ベリファイを行う。
このベリファイ動作により、しきい値電圧不良と判定されると、ワード線WLの電圧レベルVPP0を、ΔVpだけ上昇させる。以降、ベリファイ動作による再書込実行時、ワード線WLの電圧レベルを、ΔVpだけ上昇させる。したがってN回書込が行なわれるときには、ワード線WLのプログラム電圧は、ΔVp・(N−1)+VPP0の電圧レベルとなる。
ワード線WL上のプログラム電圧VPPの電圧レベルが上昇すると、選択メモリセルにおいて、垂直方向の電界が増大し、注入効率が増大する。これにより、書込サイクル時各1回のインジェクション時における注入電子量を増大させることができ、所定のしきい値電圧に少ない回数で到達させることができる。
この場合、書込ベリファイごとに、ワード線WL上の電圧レベルを順次低下させる構成が用いられてもよい。
図52は、このワード線書込電圧発生部の構成の一例を概略的に示す図である。図52において、ワード線書込電圧発生用に、図10に示す回路を利用するため、図52においては、図10に示す回路と対応する部分に同一参照符号を用いて回路の対応関係を示す。
図52において、電源回路3は、書込時ワード線プログラム電圧VPP0を生成する高電圧発生回路3aと、制御回路8からの書込データを格納する書込データレジスタ3bと、書込データレジスタ3bに格納されたデータをデコードし、デコード結果に従って基準電圧Vrefを生成するデコーダ3cを含む。
高電圧発生回路3aは、最も高いワード線プログラム電圧VPPfを生成する。高電圧発生回路3aは、チャージポンプ回路と、そのチャージポンプ回路の出力電圧を(分圧回路を通して)基準電圧Vrefと比較し、その比較結果に従って高電圧発生動作を制御するレベル検出回路を一例として含む。レベル検出を行って発生電圧レベルを調整する構成により、高電圧発生回路3aが生成するワード線プログラム電圧VPPfの電圧レベルを、書込データの値に応じて設定することができる。
電圧切替回路4は、高電圧発生回路3aからの高電圧および負電圧のいずれかを選択する回路を含むが、図52には示していない。図52においては、電圧切替回路4のワード線プログラム電圧に関連する部分を示す。電圧切換回路4は、高電圧発生回路3aの生成する高電圧VPPfを分圧する分圧回路4aと、制御回路8に含まれる回数カウンタ8bのカウント値に従って分圧回路4aの出力電圧を選択してワード線書込電圧VPPを生成するマルチプレクサ4bを含む。
回数カウンタ8bは、制御回路8に含まれる書込動作を制御するシーケンスコントローラ8aからのベリファイ動作指示信号に従ってその回数をカウントする。したがって、分圧回路4aは、たとえば抵抗分圧回路で構成され、高電圧VPPfを抵抗分割する。初期値として、電圧VPP0をマルチプレクサ4bが選択し、以降回数カウンタ8bのカウント値に従って順次分圧回路4aの生成する高電圧側の電圧を選択して、ワード線プログラム電圧VPPの電圧レベルを上昇させる。
この場合、高電圧VPPfの電圧は、書込データに応じて変更されており、したがって、分圧比が一定であれば、各データの値に応じて電圧変化幅ΔVpの値も応じて異なる。
これに代えて、分圧回路4aにおいては、書込データレジスタ3aのラッチするデータに応じて、その分圧比すなわち分圧電圧の変化幅(ステップ)が変更されてもよい。また、マルチプレクサ4bが選択する分圧回路4aの出力ノードが、書込データの値に応じて設定されていれば、各書込データの値に応じて、分圧回路4aの分圧比を変更することができる。この構成の場合、分圧回路4aの最小分圧ステップがΔUの場合、書込データに応じて、その最小電圧ステップΔUの整数倍数すなわちn・ΔUずつ電圧ステップを変更することができる。
さらに、これに代えて、デコーダ3cが生成する基準電圧Vrefの電圧レベルが、回数カウンタ8bのカウント値に従って順次高くされる構成が用いられてもよく(基本基準電圧の複数の異なるレベルの分圧電圧の1つを、インジェクション回数に従って選択する)、また他の構成が用いられてもよい。
[変更例]
図53は、この発明の実施の形態8の変更例における書込電圧の変化シーケンスを示す図である。この図53に示すデータ書込方式においては、ドレインビット線に供給される書込電圧VWDの電圧レベルを、書込が行なわれるごとに、所定値ΔVpdずつ上昇させる。したがって、N回書込が行なわれたとき、この書込電圧VWDの電圧レベルは、Vpd+ΔVpd・(N−1)となる。ドレイン書込高電圧VWDの電圧レベルを上昇させることにより、ドレイン−ソース間の電圧差が大きくなり、この場合、ドレイン側容量に蓄積される電荷量も増大する。応じて、この電圧ΔVpd上昇に応じて、各インジェクションにおける注入電荷量が増大し、応じて、しきい値電圧の変化幅を大きくすることができ、高速でしきい値電圧分布を収束させることができる。
この図53に示す書込シーケンスにおいて、書込は、インジェクションごとに、この書込高電圧VWDの電圧レベルが変更されてもよく、また、所定回数インジェクションを行なった後にベリファイ動作が行なわれ、このベリファイ動作を含む書込動作サイクルごとに、書込高電圧VWDの電圧レベルが変更されてもよい。
[変更例2]
図54は、この発明の実施の形態8に従う書込動作時の書込高電圧の変化シーケンスの変更例を示す図である。この図54に示す書込シーケンスにおいては、データ書込時のドレイン書込電圧VWDの電圧レベルが、書込が行なわれるごとに、所定値ΔVpdずつ低くされる。初回のドレイン書込高電圧VWDの電圧レベルをVpdとすると、N回目のドレイン書込高電圧VWDの電圧レベルが、Vpd−ΔVpd・(N−1)となる。
この図54に示す書込シーケンスの場合、書込サイクルが行なわれるごとに、その注入電子量が少なくなり、しきい値電圧の変化量を低減することができる。これにより、より細かい精度でしきい値電圧調整を行うことができ、しきい値電圧分布のばらつきを抑制することができる。
図53および図54に示すドレイン書込電圧を生成する構成としては、図52に示す構成と同様の構成を適用することができる。すなわち、図55に示すように、電源回路3において、デコーダ3dにより、書込データレジスタ3bからの書込データに従って書込用基準電圧Vrefwを生成する。電源回路の高電圧発生回路3eが、この基準電圧Vrefwに従って、基準電圧Vrefwで規定される電圧レベルの書込高電圧Vpdを生成する。書込高電圧VWDの電圧レベルが書込データの値に応じて調整される。
電圧切換回路4において、分圧回路4cにより、高電圧Vpdを抵抗分割し、マルチプレクサ4dにより、制御回路8に含まれる回数カウンタ8bからの書込回数カウント数に従って分圧回路4cの複数の出力ノードの1つの電圧を選択して、ドレイン書込電圧VWDを生成する。ドレイン書込高電圧VWDは、先の実施の形態における書込電圧供給ノードCPSへ与えられる。マルチプレクサ4dが、第1回目の書込動作時に、分圧回路4cの複数の分圧電圧出力ノードのうち中心値の電圧を初期時に選択して電圧Vpdを出力すれば、図53および図54に示すように、書込動作サイクル(インジェクションごと、または所定回数のインジェクションおよびベリファイ)ごとに、書込高電圧VWDの電圧レベルを、電圧ΔVpdずつ上昇させるおよび減分させるいずれの方向にも変化させることができる。
なお、ワード線書込高電圧VPPおよびドレイン書込高電圧VWDをデータの値および書込動作ごとに変化させても良い。
また、書込データの値ごとに、書込高電圧VWDの電圧レベルを変更することにより、同一のドレイン側容量を用いても、ドレインノードの電荷蓄積量を調整することができる。従って、ドレイン書込電圧VWDおよびドレイン側蓄積電荷容量の容量値をともに調整することにより、きめ細かく、インジェクション時の注入電子量を調整することができ、しきい値電圧の変化幅を高精度で制御することができる。
以上のように、この発明の実施の形態8に従えば、書込時、ワード線書込電圧およびドレイン側書込電圧の少なくとも一方を書込動作サイクルごとに変更しており、高精度で、かつ高速の書込を実現することができる。
CCC0−CCC(M−1) 電荷容量制御回路、CCCGd ドレイン側合成電荷容量制御回路、CCCGs ソース側合成電荷容量制御回路、DLa−DLc 拡散層配線、AGTj,AGTb,AGT アシストゲート、AGL アシストゲート線、MC0−MC3、MC メモリセル、CSW0−CSWn−1 充電用スイッチング素子、DSW0−DSWn−1 ドレイン側接続用スイッチング素子、SSW0−SSWm−1 ソース側スイッチング素子、WL ワード線、MA0−MA(N−1) メモリアレイ、XD0−XD(M−1) ワード線デコーダ、7 データレジスタ、8 センス・ラッチ回路、3 電源回路、4 電圧切換回路、2 制御回路、GBLj−2−GBLj+4,GBL グローバルビット線、DGBL 分割グローバルビット線。