KR100784865B1 - 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 - Google Patents

낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 Download PDF

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이경한
김종화
김인영
최영준
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Abstract

여기에 제공되는 플래시 메모리 장치는 메모리 코어와; 클록 신호를 입력받는 제 1 패드와; 읽기 및 쓰기 인에이블 신호들을 각각 입력받는 제 2 및 제 3 패드들과; 상기 메모리 코어에 쓰여질 데이터를 입력받는 제 4 패드들과; 그리고 상기 제 1 및 제 4 패드들에 전기적으로 연결된 데이터 입출력 버퍼 회로를 포함하며, 상기 데이터 입출력 버퍼 회로는 상기 쓰기 인에이블 신호의 활성화에 응답하여 동작하며, 상기 클록 신호에 동기되어 상기 제 4 패드들을 통해 데이터를 입력받고, 상기 입력된 데이터를 상기 메모리 코어로 출력한다.

Description

낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템{NAND FLASH MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
도 1은 일반적인 낸드 플래시 메모리 장치의 48-핀 TSOP1 표준형의 핀 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 3은 본 발명의 제 1 실시예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 4는 도 3에 도시된 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 5 및 도 6은 도 4에 도시된 낸드 플래시 메모리 장치의 읽기 및 쓰기 동작 동작들을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제 2 실시예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7에 도시된 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 9 및 도 10은 도 8에 도시된 낸드 플래시 메모리 장치의 읽기 및 쓰기 동 작 동작들을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제 3 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 12는 도 11에 도시된 낸드 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 13은 도 11에 도시된 메모리 시스템의 다른 실시예를 개략적으로 보여주는 블록도이다.
도 14는 본 발명의 제 4 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 15는 도 14에 도시된 낸드 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 16은 도 14에 도시된 메모리 시스템의 다른 실시예를 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 메모리 시스템 1100 : 플래시 제어기
1200 : 낸드 플래시 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
도 1은 일반적인 낸드 플래시 메모리 장치의 48-핀 TSOP1 표준형의 핀 구성을 보여주는 도면이다. 도 1에 도시된 바와 같이, 일반적인 낸드 플래시 메모리 장치의 48-핀 TSOP1 표준형의 경우, 낸드 플래시 메모리 장치에는 제어 핀들(예를 들면, /WE, ALE, CLE, /CE, /RE, R/BB), 전원 핀들(Vcc, Vss), 그리고 입출력 핀들(I/O0∼I/O7)이 제공된다. 잘 알려진 바와 같이, 프로그램될 데이터는 /WE 신호의 천이(예를 들면, 상승 또는 하강 에지)에 동기되어 입출력 핀들(I/O0∼I/O7)을 통해 입력되고, 읽혀진 데이터는 /RE 신호의 천이(예를 들면, 상승 또는 하강 에지)에 동기되어 입출력 핀들(I/O0∼I/O7)을 통해 출력된다.
낸드 플래시 메모리 장치에/로부터 입/출력될 데이터의 양은 낸드 플래시 메모리 장치의 용량 증가에 비례하여 증가될 것이다. 이는 낸드 플래시 메모리 장치와 플래시 제어기 사이의 데이터 전송에 필요한 시간의 증가를 의미한다. 예를 들면, 512-바이트의 페이지 사이즈를 갖는 낸드 플래시 메모리 장치와 비교하여 볼 때, 1K-바이트의 페이지 사이즈를 갖는 낸드 플래시 메모리 장치와 플래시 제어기 사이의 데이터 전송에 필요한 시간은 2배가 될 것이다. 그러한 까닭에, 데이터 전송에 필요한 시간을 줄이기 위해서 다양한 시도들이 제안되어 오고 있다.
그러한 시도들 중 하나는 데이터를 출력할 때 클록 신호로서 사용되는 제어 신호(/RE)의 양 에지들에 동기되어 데이터를 출력하는 것이다. 이러한 기술은 대한민국특허 제10-0546418호(대응미국특허공개번호 제2006-0023499호)에 "NON-VOLATILE MEMORY DEVICE FOR PERFORMING DDR OPERATION IN DATA OUTPUTTING PROCESS AND DATA OUTPUTTING METHOD OF THE SAME CAPABLE OF OUTPUTTING DATA AT FALLING EDGE AS WELL AS RISING EDGE OF READ CONTROL SIGNAL"라는 제목으로 개시되어 있으며, 이 출원의 레퍼런스로 포함된다.
상술한 레퍼런스에 따르면, 페이지 버퍼 회로 내의 읽혀진 데이터는 /RE 신호의 1/2 주기를 갖는 클록 신호(예를 들면, S_REB)의 상승 및 하강 에지들에 각각 동기되어 외부로 출력된다. 이러한 데이터 출력 기능을 통해 낸드 플래시 메모리 장치에서 외부(예를 들면, 플래시 제어기)로 데이터를 보다 빠르게 전송하는 것이 가능하다. 하지만, /RE 신호를 클록 신호로서 사용하는 경우 다음과 같은 문제점이 생길 수 있다.
도 1에서 알 수 있듯이, 48-핀 TSOP1 표준형의 경우, 일측(예를 들면, 좌측)에 배치된 제어 핀을 통해 /RE 신호가 제공되고, 다른측(예를 들면, 우측)에 배치된 입출력 핀들(I/O0∼I/O7)을 통해 데이터가 출력된다. 도 2에 도시된 바와 같이, 입력된 /RE 신호는 클록 발생 회로(10)(상술한 레퍼펀스의 주파수 제어부(553)에 대응함)를 통해 클록 신호(S_REB)로 변환되며, 클록 신호(S_REB)는 입출력 핀들(I/O0∼I/O7)에 인접하여 배치된 데이터 버퍼 회로(20)에 공급될 것이다. 데이터 버퍼 회로(20)는 클록 신호(S_REB)의 상승 및 하강 에지들에 동기되어 데이터를 출력할 것이다. 도 2에서 알 수 있듯이, 좌측에 배치된 핀을 통해 입력된 /RE 신호는 우측에 배치된 데이터 버퍼 회로(20)까지 전송되어야 한다. 그러한 까닭에, /RE 신호 즉, 클록 신호(S_REB)의 듀티비를 정해진 값(예를 들면, 50%)으로 유지하는 것이 어렵다. 이는 클록 신호(S_REB)의 상승 에지에 동기되어 출력된 데이터의 셋업/ 홀드 마진이 클록 신호(S_REB)의 하강 에지에 동기되어 출력된 데이터의 셋업/홀드 마진과 다름을 의미한다. 결과적으로, /RE 신호를 이용하여 낸드 플래시 메모리 장치의 더블 데이터 레이트 기능을 구현하는 것은 실질적으로 어렵다.
따라서, 낸드 플래시 메모리 장치의 용량이 급속하게 증가됨에 따라 낸드 플래시 메모리와 플래시 제어기 사이의 데이터 전송 속도를 향상시킬 수 있는 새로운 인터페이스 기술이 절실히 요구되고 있다.
본 발명의 목적은 데이터 전송 속도를 향상시킬 수 있는 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 핀 수를 줄일 수 있는 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 예시적인 실시예들은 메모리 코어와; 클록 신호를 입력받는 제 1 패드와; 읽기 및 쓰기 인에이블 신호들을 각각 입력받는 제 2 및 제 3 패드들과; 상기 메모리 코어에 쓰여질 데이터를 입력받는 제 4 패드들과; 그리고 상기 제 1 및 제 4 패드들에 전기적으로 연결된 데이터 입출력 버퍼 회로를 포함하는 플래시 메모리 장치를 제공하며, 상기 데이터 입출력 버퍼 회로는 상기 쓰기 인에이블 신호의 활성화에 응답하여 동작하며, 상기 클록 신호에 동기되어 상기 제 4 패드들을 통해 데이터를 입력받고, 상기 입력된 데이터를 상기 메모리 코어로 출력한다.
예시적인 실시예들에 있어서, 상기 데이터 입출력 버퍼 회로는 상기 읽기 인 에이블 신호의 활성화에 응답하여 동작하며, 상기 메모리 코어로부터의 데이터를 입력받고 상기 클록 신호에 동기되어 상기 입력된 데이터를 상기 제 4 패드들을 통해 외부로 출력한다.
예시적인 실시예들에 있어서, 상기 읽기 인에이블 신호는 읽기 동작을 알리는 플래그 신호로서 사용되고, 상기 쓰기 인에이블 신호는 쓰기 동작을 알리는 플래그 신호로서 사용된다.
예시적인 실시예들에 있어서, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 상기 플래시 메모리 장치는 낸드 플래시 메모리 장치를 포함한다.
예시적인 실시예들에 있어서, 상기 제 1 패드는 상기 제 4 패드들 사이에 배치되며, 상기 제 1 패드와 연결되는 핀은 상기 제 4 패드들과 각각 연결되는 핀들 사이에 배치된다.
예시적인 실시예들에 있어서, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 어드레스 및 명령을 입력받는다.
예시적인 실시예들에 있어서, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 동기되어 어드레스를 입력받는다.
예시적인 실시예들에 있어서, 싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 선택 신호를 입력받는 제 5 패드를 더 포함한다.
예시적인 실시예들에 있어서, 상기 선택 신호가 상기 싱글 데이터 레이트 기 능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 상기 선택 신호가 상기 더블 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 모드 선택 명령을 저장하는 모드 레지스터 설정 회로를 더 포함한다.
예시적인 실시예들에 있어서, 상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 싱글 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 더블 데이터레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력한다.
본 발명의 다른 예시적인 실시예들은 메모리 코어와; 클록 신호를 입력받는 제 1 패드와; 읽기 동작 및 쓰기 동작을 알리는 모드 선택 신호를 입력받는 제 2 패드와; 상기 메모리 코어에 쓰여질 데이터를 입력받는 제 3 패드들과; 그리고 상기 제 1 및 제 3 패드들에 전기적으로 연결된 데이터 입출력 버퍼 회로를 포함하는 플래시 메모리 장치를 제공하며, 상기 모드 선택 신호가 상기 쓰기 동작을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호에 동기되어 상기 제 3 패드들을 통해 데이터를 입력받고, 상기 입력된 데이터를 상기 메모리 코어로 출력한다.
예시적인 실시예들에 있어서, 상기 모드 선택 신호가 상기 읽기 동작을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 메모리 코어로부터의 데이터를 입력받고, 상기 클록 신호에 동기되어 상기 제 3 패드들을 통해 상기 입력된 데이터를 외부로 출력한다.
예시적인 실시예들에 있어서, 상기 플래시 메모리 장치는 읽기 인에이블 신호 및 쓰기 인에이블 신호를 사용하지 않는다.
예시적인 실시예들에 있어서, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 상기 제 1 패드는 상기 제 3 패드들 사이에 배치되고, 상기 제 1 패드와 연결되는 핀은 상기 제 3 패드들과 각각 연결되는 핀들 사이에 배치된다.
예시적인 실시예들에 있어서, 싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 선택 신호를 입력받는 제 4 패드를 더 포함한다.
예시적인 실시예들에 있어서, 상기 선택 신호가 상기 싱글 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 상기 선택 신호가 상기 더블 데이터 레이트 기 능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 모드 선택 명령을 저장하는 모드 레지스터 설정 회로를 더 포함한다.
예시적인 실시예들에 있어서, 상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 싱글 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력한다.
예시적인 실시예들에 있어서, 상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 더블 데이터레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치로서 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통 한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 플래시 메모리 시스템(1000)은 플래시 제어기(1100)와 낸드 플래시 메모리 장치(1200)를 포함한다. 낸드 플래시 메모리 장치(1200)는 플래시 제어기(1100)의 제어에 따라 읽기/쓰기 동작을 수행하도록 구성될 것이다. 본 발명에 따른 낸드 플래시 메모리 장치(1200)는 /WE 또는 /RE 신호 대신 클록 신호(CLK)의 천이에 동기되어 어드레스, 명령, 그리고 데이터를 입력받는다. 본 발명의 경우, /WE 및 /RE 신호들은 동작 모드를 알리는 플래그 신호로서 사용될 것이다. 예를 들면, /WE 신호는 쓰기 동작 모드를 알리는 플래그 신호로서 사용되고, /RE 신호는 읽기 동작 모드를 알리는 플래그 신호로서 사용될 것이다. 특히, 본 발명에 따른 낸드 플래시 메모리 장치(1200)는 클록 신호(CLK)의 상승 및 하강 에지들 각각에 동기되어 데이터를 입력받도록 그리고 데이터를 출력하도록 구성될 것이다. 하지만, 낸드 플래시 메모리 장치(1200)가 클록 신호(CLK)의 상승 및 하강 에지들 각각에 동기되어 어드레스(또는 명령)를 입력받도록 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 마 찬가지로, 플래시 제어기(1100)는 클록 신호(CLK)의 상승 및 하강 에지들 각각에 동기되어 낸드 플래시 메모리 장치(1200)로부터 출력되는 데이터를 입력받도록 구성될 것이다.
이 실시예에 있어서, 본 발명의 낸드 플래시 메모리 장치(1200)가 표준 낸드 플래시 메모리 장치의 인터페이스 프로토콜에 따라 플래시 제어기(1100)와 인터페이스함은 자명하다.
도 4는 도 3에 도시된 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이고, 도 5 및 도 6은 도 4에 도시된 낸드 플래시 메모리 장치의 읽기 및 쓰기 동작 동작들을 설명하기 위한 타이밍도이다. 설명의 편의상, 본 발명의 기술적 특징이 잘 드러나도록 낸드 플래시 메모리 장치의 개략적인 구성이 도 4에 도시되어 있다. 하지만, 본 발명에 따른 낸드 플래시 메모리 장치(1200)에 이 분야에 잘 알려진 구성 요소들이 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 4에 도시된 바와 같이, 플래시 제어기(1100)로부터 제공되는 클록 신호(CLK)는 입출력 패드/핀들과 인접하여 배치된 패드/핀을 통해 데이터 입출력 버퍼 회로(1220)에 인가된다. 클록 신호(CLK)가 인가되는 패드/핀은 도 1의 우측에 배치된 논-본딩 패드들/핀들(예를 들면, 25-28, 33-35, 38-40, 45-48) 중 어느 하나에 대응할 것이다. 바람직하게, 클록 신호(CLK)가 인가되는 패드/핀은 데이터 입출력 핀들의 중앙에 위치한 논-본딩 패드/핀으로 할당될 수 있다. 클록 신호(CLK)가 데이터 입출력 버퍼 회로(1220)로 인가되는 경로(즉, 전송 경로 길이)가 짧기 때문에, 데이터 입출력 버퍼 회로(1220)에 인가되는 클록 신호(CLK)의 듀티비는 미리 설정된 값(예를 들면, 50%)으로 유지될 수 있다. 이는 클록 신호(CLK)의 상승 에지에 동기되어 출력된 데이터의 셋업/홀드 마진이 클록 신호(S_REB)의 하강 에지에 동기되어 출력된 데이터의 셋업/홀드 마진과 동일함을 의미한다. 결과적으로, 클록 신호(CLK)를 이용하여 낸드 플래시 메모리 장치의 더블 데이터 레이트 기능을 구현하는 것은 용이하다.
계속해서 도 4를 참조하면, /RE 및 /WE 신호들은 동작 모드를 알리는 플래그 신호로서 대응하는 패드들을 통해 데이터 입출력 버퍼 회로(1220)로 전송될 것이다. 예를 들면, /RE 신호는 읽기 동작 모드를 알리는 플래그 신호(F_DOUT)로서 데이터 입출력 버퍼 회로(1220)로 전송될 것이다. 데이터 입출력 버퍼 회로(1220)는, 도 5에 도시된 바와 같이, 플래그 신호(F_DOUT)의 활성화 구간 동안 클록 신호(CLK)의 상승 및 하강 에지들에 동기되어 메모리 코어(1240)로부터의 데이터를 출력할 것이다. /WE 신호는 쓰기 동작 모드를 알리는 플래그 신호(F_DIN)로서 데이터 입출력 버퍼 회로(1220)로 전송될 것이다. 데이터 입출력 버퍼 회로(1220)는, 도 6에 도시된 바와 같이, 플래그 신호(F_DIN)의 활성화 구간 동안 클록 신호(CLK)의 상승 및 하강 에지들에 동기되어 외부로부터의 데이터를 입력받고, 입력된 데이터를 메모리 코어(1240)로 데이터를 출력할 것이다.
도 7은 본 발명의 제 2 실시예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 7을 참조하면, 본 발명의 제 2 실시예에 따른 플래시 메모리 시스 템(2000)은 플래시 제어기(2100)와 낸드 플래시 메모리 장치(2200)를 포함한다. 낸드 플래시 메모리 장치(2200)는 플래시 제어기(2100)의 제어에 따라 읽기/쓰기 동작을 수행하도록 구성될 것이다. 본 발명에 따른 낸드 플래시 메모리 장치(2200)는 도 3에 도시된 낸드 플래시 메모리 장치와 마찬가지로 클록 신호(CLK)의 천이에 동기되어 어드레스, 명령, 그리고 데이터를 입력받는다. 즉, 본 발명에 따른 낸드 플래시 메모리 장치(2200)는 클록 신호(CLK)의 상승 및 하강 에지들 각각에 동기되어 데이터를 입력받도록 그리고 데이터를 출력하도록 구성될 것이다. 하지만, 낸드 플래시 메모리 장치(2200)가 클록 신호(CLK)의 상승 및 하강 에지들 각각에 동기되어 어드레스(또는 명령)를 입력받도록 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 마찬가지로, 플래시 제어기(2100)가 클록 신호(CLK)의 상승 및 하강 에지들 각각에 동기되어 낸드 플래시 메모리 장치(2200)로부터 출력되는 데이터를 입력받도록 구성될 것이다.
게다가, 본 발명에 따른 낸드 플래시 메모리 장치(2200)는 /RE 및 /WE 신호들 대신에 모드 선택 신호(M_SEL)를 사용할 것이다. 즉, 도 7에 도시된 바와 같이, /RE 및 /WE 신호들은 사용되지 않는 반면에, 모드 선택 신호(M_SEL)가 동작 모드를 알리기 위한 플래그 신호로서 사용될 것이다. 예를 들면, 로우 레벨로 설정될 때, M_SEL 신호는 쓰기 동작 모드를 알리는 플래그 신호로서 사용될 것이다. 하이 레벨로 설정될 때, M_SEL 신호는 읽기 동작 모드를 알리는 플래그 신호로서 사용될 것이다.
이 실시예에 있어서, 본 발명의 낸드 플래시 메모리 장치(2200)가 표준 낸드 플래시 메모리 장치의 인터페이스 프로토콜에 따라 플래시 제어기(2100)와 인터페이스함은 자명하다.
도 8은 도 7에 도시된 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이고, 도 9 및 도 10은 도 8에 도시된 낸드 플래시 메모리 장치의 읽기 및 쓰기 동작 동작들을 설명하기 위한 타이밍도이다. 설명의 편의상, 본 발명의 기술적 특징이 잘 드러나도록 낸드 플래시 메모리 장치의 개략적인 구성이 도 8에 도시되어 있다. 하지만, 본 발명에 따른 낸드 플래시 메모리 장치(2200)에 이 분야에 잘 알려진 구성 요소들이 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 8에 도시된 바와 같이, 플래시 제어기(2100)로부터 제공되는 클록 신호(CLK)는 입출력 패드/핀들과 인접하여 배치된 패드/핀을 통해 데이터 입출력 버퍼 회로(2220)에 인가된다. 클록 신호(CLK)가 인가되는 패드/핀은 도 1의 우측에 배치된 논-본딩 패드들/핀들(예를 들면, 25-28, 33-35, 38-40, 45-48) 중 어느 하나에 대응할 것이다. 바람직하게, 클록 신호(CLK)가 인가되는 패드/핀은 데이터 입출력 핀들의 중앙에 위치한 논-본딩 패드/핀으로 할당될 수 있다. 이러한 배치를 통해 앞서 언급된 것과 동일한 효과를 얻을 수 있음은 자명하다. 즉, 클록 신호(CLK)의 상승 에지에 동기되어 출력된 데이터의 셋업/홀드 마진이 클록 신호(S_REB)의 하강 에지에 동기되어 출력된 데이터의 셋업/홀드 마진과 동일하게 유지될 수 있다.
계속해서 도 8을 참조하면, M_SEL 신호는 동작 모드를 알리는 플래그 신호로 서 대응하는 패드를 통해 데이터 입출력 버퍼 회로(2220)로 전송될 것이다. 예를 들면, 로우 레벨로 설정될 때, M_SEL 신호는 쓰기 동작 모드를 알리는 플래그 신호로서 데이터 입출력 버퍼 회로(1220)로 전송될 것이다. 데이터 입출력 버퍼 회로(2220)는, 도 9에 도시된 바와 같이, M_SEL 신호의 활성화 구간 동안 클록 신호(CLK)의 상승 및 하강 에지들에 동기되어 메모리 코어(2240)로부터의 데이터를 출력할 것이다. 하이 레벨로 설정될 때, M_SEL 신호는 쓰기 동작 모드를 알리는 플래그 신호로서 데이터 입출력 버퍼 회로(1220)로 전송될 것이다. 데이터 입출력 버퍼 회로(2220)는, 도 10에 도시된 바와 같이, M_SEL 신호의 활성화 구간 동안 클록 신호(CLK)의 상승 및 하강 에지들에 동기되어 외부로부터의 데이터를 입력받고, 입력된 데이터를 메모리 코어(2240)로 데이터를 출력할 것이다.
도 11은 본 발명의 제 3 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이고, 도 12는 도 11에 도시된 낸드 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 본 발명의 제 3 실시예에 따른 메모리 시스템(3000)은 플래시 제어기(3100)와 낸드 플래시 메모리 장치(3200)를 포함한다. 도 11에 도시된 낸드 플래시 메모리 장치(3100)는 다음과 같은 차이점을 제외하면, 도 8에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 11에 도시된 낸드 플래시 메모리 장치(3100)는 클록 신호(CLK)의 상승 또는 하강 에지에 동기되어 데이터가 입출력되는 싱글 데이터 레이트 기능과 클록 신호(CLK)의 상승 및 하강 에지들에 동기되어 데이터가 입출력되는 더블 데이터 레이트 기능을 제공 한다. 그러한 기능들은 선택 신호(SDR/DDR)에 의해서 선택될 것이다. 선택 신호(SDR/DDR)가 싱글 데이터 레이트 기능을 나타낼 때, 도 12에 도시된 바와 같이, 낸드 플래시 메모리 장치(3200)는 클록 신호(CLK)의 상승 또는 하강 에지에 동기되어 어드레스, 명령 및 데이터를 입력받는다. 선택 신호(SDR/DDR)가 더블 데이터 레이트 기능을 나타낼 때, 도 12에 도시된 바와 같이, 낸드 플래시 메모리 장치(3200)는 클록 신호(CLK)의 상승 또는 하강 에지에 동기되어 어드레스, 명령 및 데이터를 입력받는다.
도 13에 도시된 바와 같이, 도 11에 도시된 낸드 플래시 메모리 장치(3100')가 M_SEL 신호 대신에 /RE 및 /WE 신호들을 이용하도록 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 14는 본 발명의 제 4 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이고, 도 15는 도 14에 도시된 낸드 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 14를 참조하면, 본 발명의 제 4 실시예에 따른 메모리 시스템(4000)은 플래시 제어기(4100)와 낸드 플래시 메모리 장치(4200)를 포함한다. 도 14에 도시된 낸드 플래시 메모리 장치(4100)는 다음과 같은 차이점을 제외하면, 도 8에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 14에 도시된 낸드 플래시 메모리 장치(4100)는 클록 신호(CLK)의 상승 또는 하강 에지에 동기되어 데이터가 입출력되는 싱글 데이터 레이트 기능과 클록 신호(CLK)의 상승 및 하강 에지들에 동기되어 데이터가 입출력되는 더블 데이터 레이트 기능을 제공 한다. 그러한 기능들은 선택될 기능에 대응하는 명령으로 모드 레지스터 설정 회로(4200)를 설정함으로써 선택될 수 있다. 예를 들면, 싱글 데이터 레이트 방식에서 더블 데이터 레이트 방식으로 모드를 전환하고자 하는 경우, 도 15에 도시된 바와 같이, 모드 레지스터 설정 회로(4200)는 더블 데이터 레이트 방식에 대응하는 명령으로 설정될 것이다. 일단 모드 레지스터 설정 회로(4200)가 더블 데이터 레이트 방식의 명령으로 설정되면, 낸드 플래시 메모리 장치(4200)는 앞서 설명된 더블 데이터 레이트 방식으로 플래시 제어기(4100)와 인터페이스할 것이다. 예를 들면, 모드 레지스터 설정 회로(4200)가 더블 데이터 레이트 기능을 나타내는 명령으로 설정될 때, 도 15에 도시된 바와 같이, 낸드 플래시 메모리 장치(4200)는 클록 신호(CLK)의 상승 또는 하강 에지에 동기되어 어드레스, 명령 및 데이터를 입력받을 것이다.
도 16에 도시된 바와 같이, 도 14에 도시된 낸드 플래시 메모리 장치(4100')가 M_SEL 신호 대신에 /RE 및 /WE 신호들을 이용하도록 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, /RE 또는 /WE 신호 대신 클록 신호(CLK)를 이용하여 낸드 플래시 메모리 장치의 더블 데이터 레이트 기능을 구현하는 것은 용이하다.

Claims (29)

  1. 메모리 코어와;
    클록 신호를 입력받는 제 1 패드와;
    읽기 및 쓰기 인에이블 신호들을 각각 입력받는 제 2 및 제 3 패드들과;
    상기 메모리 코어에 쓰여질 데이터를 입력받는 제 4 패드들과; 그리고
    상기 제 1 및 제 4 패드들에 전기적으로 연결된 데이터 입출력 버퍼 회로를 포함하며,
    상기 데이터 입출력 버퍼 회로는 상기 쓰기 인에이블 신호의 활성화에 응답하여 동작하며, 상기 클록 신호에 동기되어 상기 제 4 패드들을 통해 데이터를 입력받고, 상기 입력된 데이터를 상기 메모리 코어로 출력하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입출력 버퍼 회로는 상기 읽기 인에이블 신호의 활성화에 응답하여 동작하며, 상기 메모리 코어로부터의 데이터를 입력받고 상기 클록 신호에 동기되어 상기 입력된 데이터를 상기 제 4 패드들을 통해 외부로 출력하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 읽기 인에이블 신호는 읽기 동작을 알리는 플래그 신호로서 사용되고, 상기 쓰기 인에이블 신호는 쓰기 동작을 알리는 플래그 신호로서 사용되는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치를 포함하는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 패드는 상기 제 4 패드들 사이에 배치되는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 패드와 연결되는 핀은 상기 제 4 패드들과 각각 연결되는 핀들 사이에 배치되는 플래시 메모리 장치.
  8. 제 3 항에 있어서,
    상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 어드레스 및 명령을 입력받는 플래시 메모리 장치.
  9. 제 3 항에 있어서,
    상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 동기되어 어드레스를 입력받는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 선택 신호를 입력받는 제 5 패드를 더 포함하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 선택 신호가 상기 싱글 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  12. 제 10 항에 있어서,
    상기 선택 신호가 상기 더블 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  13. 제 1 항에 있어서,
    싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 모드 선택 명령을 저장하는 모드 레지스터 설정 회로를 더 포함하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 싱글 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 더블 데이터레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  16. 메모리 코어와;
    클록 신호를 입력받는 제 1 패드와;
    읽기 동작 및 쓰기 동작을 알리는 모드 선택 신호를 입력받는 제 2 패드와;
    상기 메모리 코어에 쓰여질 데이터를 입력받는 제 3 패드들과; 그리고
    상기 제 1 및 제 3 패드들에 전기적으로 연결된 데이터 입출력 버퍼 회로를 포함하며,
    상기 모드 선택 신호가 상기 쓰기 동작을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호에 동기되어 상기 제 3 패드들을 통해 데이터를 입력받고, 상기 입력된 데이터를 상기 메모리 코어로 출력하는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 모드 선택 신호가 상기 읽기 동작을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 메모리 코어로부터의 데이터를 입력받고, 상기 클록 신호에 동기되어 상기 제 3 패드들을 통해 상기 입력된 데이터를 외부로 출력하는 플래시 메모리 장치.
  18. 제 16 항에 있어서,
    상기 플래시 메모리 장치는 읽기 인에이블 신호 및 쓰기 인에이블 신호를 사용하지 않는 플래시 메모리 장치.
  19. 제 17 항에 있어서,
    상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  20. 제 16 항에 있어서,
    상기 제 1 패드는 상기 제 3 패드들 사이에 배치되는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 패드와 연결되는 핀은 상기 제 3 패드들과 각각 연결되는 핀들 사이에 배치되는 플래시 메모리 장치.
  22. 제 16 항에 있어서,
    싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 선택 신호를 입력받는 제 4 패드를 더 포함하는 플래시 메모리 장치.
  23. 제 22 항에 있어서,
    상기 선택 신호가 상기 싱글 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    상기 선택 신호가 상기 더블 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되 어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  25. 제 16 항에 있어서,
    싱글 데이터 레이트 기능과 더블 데이터 레이트 기능 중 하나를 선택하기 위한 모드 선택 명령을 저장하는 모드 레지스터 설정 회로를 더 포함하는 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 싱글 데이터 레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 또는 하강 에지에 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  27. 제 26 항에 있어서,
    상기 모드 레지스터 설정 회로에 저장된 모드 선택 명령이 상기 더블 데이터레이트 기능의 선택을 나타낼 때, 상기 데이터 입출력 버퍼 회로는 상기 클록 신호의 상승 및 하강 에지들에 각각 동기되어 데이터를 입력받는/출력하는 플래시 메모리 장치.
  28. 낸드 플래시 메모리 장치와; 그리고
    상기 낸드 플래시 메모리 장치를 제어하도록 구성된 플래시 제어기를 포함하며, 상기 낸드 플래시 메모리 장치는 청구항 1에 기재된 플래시 메모리 장치인 메모리 시스템.
  29. 낸드 플래시 메모리 장치와; 그리고
    상기 낸드 플래시 메모리 장치를 제어하도록 구성된 플래시 제어기를 포함하며, 상기 낸드 플래시 메모리 장치는 청구항 16에 기재된 플래시 메모리 장치인 메모리 시스템.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090187701A1 (en) * 2008-01-22 2009-07-23 Jin-Ki Kim Nand flash memory access with relaxed timing constraints
KR101529291B1 (ko) 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
US20100268897A1 (en) * 2009-04-16 2010-10-21 Keishi Okamoto Memory device and memory device controller
US9311018B2 (en) * 2010-05-11 2016-04-12 Taejin Info Tech Co., Ltd. Hybrid storage system for a multi-level RAID architecture
US9229816B2 (en) * 2011-03-14 2016-01-05 Taejin Info Tech Co., Ltd. Hybrid system architecture for random access memory
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
US20130016559A1 (en) * 2011-07-12 2013-01-17 Samsung Electronics Co., Ltd. Nand flash memory system and method providing reduced power consumption
JP2013200830A (ja) * 2012-03-26 2013-10-03 Toshiba Corp メモリシステム
TWI506443B (zh) * 2012-12-27 2015-11-01 Mediatek Inc 處理器與週邊裝置之間的媒介週邊介面及其通信方法
TWI498905B (zh) * 2013-12-03 2015-09-01 Winbond Electronics Corp 非揮發性記憶體部份抹除方法
KR102149768B1 (ko) 2014-04-29 2020-08-31 삼성전자주식회사 불휘발성 메모리 시스템
US10884639B2 (en) * 2017-02-27 2021-01-05 Qualcomm Incorporated Providing single data rate (SDR) mode or double data rate (DDR) mode for the command and address (CA) bus of registering clock drive (RCD) for dynamic random access memory (DRAM)
KR102450296B1 (ko) * 2017-12-26 2022-10-04 삼성전자주식회사 동기식 및 비동기식 혼합 방식의 디지털 인터페이스를 포함하는 장치, 이를 포함하는 디지털 처리 시스템, 및 이들에 의해 수행되는 디지털 처리 방법
US10558594B2 (en) * 2018-05-24 2020-02-11 Essencecore Limited Memory device, the control method of the memory device and the method for controlling the memory device
KR102263043B1 (ko) * 2019-08-07 2021-06-09 삼성전자주식회사 비휘발성 메모리 장치, 컨트롤러 및 메모리 시스템
KR20220149220A (ko) 2021-04-30 2022-11-08 삼성전자주식회사 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724682B2 (en) 2001-06-01 2004-04-20 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device having selective multiple-speed operation mode
US7061804B2 (en) 2004-11-18 2006-06-13 Qualcomm Incorporated Robust and high-speed memory access with adaptive interface timing
US7116603B2 (en) 2002-10-30 2006-10-03 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device performing ROM read operation upon power-on

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4430724A (en) * 1980-06-26 1984-02-07 Texas Instruments Incorporated Memory interface system having combined command, address and data buss
US5268863A (en) * 1992-07-06 1993-12-07 Motorola, Inc. Memory having a write enable controlled word line
US5966723A (en) * 1997-05-16 1999-10-12 Intel Corporation Serial programming mode for non-volatile memory
JP2001084754A (ja) * 1999-09-16 2001-03-30 Mitsubishi Electric Corp 半導体集積回路および当該半導体集積回路を備えるメモリモジュール
US6414890B2 (en) * 1999-12-27 2002-07-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reliably performing burn-in test at wafer level
JP2002074996A (ja) * 2000-08-25 2002-03-15 Mitsubishi Electric Corp 半導体集積回路
KR100379520B1 (ko) * 2000-11-16 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 구동방법
JP4082482B2 (ja) * 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 記憶システムおよびデータ処理システム
JP2002358800A (ja) * 2001-05-28 2002-12-13 Mitsubishi Electric Corp 半導体装置
US7082071B2 (en) * 2001-08-23 2006-07-25 Integrated Device Technology, Inc. Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes
US6795360B2 (en) * 2001-08-23 2004-09-21 Integrated Device Technology, Inc. Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes
US6570791B2 (en) * 2001-08-30 2003-05-27 Micron Technology, Inc. Flash memory with DDRAM interface
US6662287B1 (en) * 2001-10-18 2003-12-09 Lsi Logic Corporation Fast free memory address controller
JP2004102825A (ja) * 2002-09-11 2004-04-02 Renesas Technology Corp キャッシュメモリ制御装置
US7181563B2 (en) * 2003-10-23 2007-02-20 Lsi Logic Corporation FIFO memory with single port memory modules for allowing simultaneous read and write operations
KR100564598B1 (ko) 2003-12-22 2006-03-29 삼성전자주식회사 동기식 플래쉬 메모리장치 및 이를 동작시키는 방법
KR100546418B1 (ko) 2004-07-27 2006-01-26 삼성전자주식회사 데이터 출력시 ｄｄｒ 동작을 수행하는 비휘발성 메모리장치 및 데이터 출력 방법
US7558900B2 (en) * 2004-09-27 2009-07-07 Winbound Electronics Corporation Serial flash semiconductor memory
ITMI20042072A1 (it) * 2004-10-29 2005-01-29 St Microelectronics Srl Dispositivo di memoria flsh dotato di interfaccia di comunicazione low pin count
WO2006080065A1 (ja) * 2005-01-27 2006-08-03 Spansion Llc 記憶装置、およびその制御方法
JP4667888B2 (ja) * 2005-02-01 2011-04-13 パナソニック株式会社 半導体記憶装置
JP4620504B2 (ja) * 2005-03-10 2011-01-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム装置
JP4790335B2 (ja) * 2005-07-07 2011-10-12 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR101247247B1 (ko) * 2005-11-30 2013-03-25 삼성전자주식회사 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템
US7606992B1 (en) * 2005-12-01 2009-10-20 Chris Karabatsos High performance data rate system for flash devices
US7478213B2 (en) * 2006-03-29 2009-01-13 Atmel Corporation Off-chip micro control and interface in a multichip integrated memory system
JP4285511B2 (ja) * 2006-07-27 2009-06-24 ソニー株式会社 半導体メモリデバイス
JP4945186B2 (ja) * 2006-07-28 2012-06-06 株式会社東芝 記憶装置およびこれを含むメモリシステム
US7802061B2 (en) * 2006-12-21 2010-09-21 Intel Corporation Command-based control of NAND flash memory
US7916557B2 (en) * 2007-04-25 2011-03-29 Micron Technology, Inc. NAND interface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724682B2 (en) 2001-06-01 2004-04-20 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device having selective multiple-speed operation mode
US7116603B2 (en) 2002-10-30 2006-10-03 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device performing ROM read operation upon power-on
US7061804B2 (en) 2004-11-18 2006-06-13 Qualcomm Incorporated Robust and high-speed memory access with adaptive interface timing

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