TWI506443B - 處理器與週邊裝置之間的媒介週邊介面及其通信方法 - Google Patents

處理器與週邊裝置之間的媒介週邊介面及其通信方法 Download PDF

Info

Publication number
TWI506443B
TWI506443B TW102123766A TW102123766A TWI506443B TW I506443 B TWI506443 B TW I506443B TW 102123766 A TW102123766 A TW 102123766A TW 102123766 A TW102123766 A TW 102123766A TW I506443 B TWI506443 B TW I506443B
Authority
TW
Taiwan
Prior art keywords
data
peripheral device
signal
transmitted
peripheral
Prior art date
Application number
TW102123766A
Other languages
English (en)
Other versions
TW201426316A (zh
Inventor
Tsung Huang Chen
Li Chun Tu
Wen Chi Chao
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from IN2014MU2013 external-priority patent/IN2013MU02014A/en
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201426316A publication Critical patent/TW201426316A/zh
Application granted granted Critical
Publication of TWI506443B publication Critical patent/TWI506443B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Description

處理器與週邊裝置之間的媒介週邊介面及其通信方法
本發明係有關於處理器與週邊裝置(peripheral device)之間的通信技術。
現今，電子裝置正變得越來越綜合並且需要更高的資料率。因此，需要一種處理器與週邊裝置之間的即簡單又高速的通信協議。
有鑑於此，本發明提供一種處理器與週邊裝置之間的媒介週邊介面及其通信方法。
一種媒介週邊介面，耦接於處理器與週邊裝置之間，該媒介週邊介面包含：時鐘埠，用於將時鐘信號傳輸至該週邊裝置；資料輸入/輸出埠，用於將命令資訊傳輸至該週邊裝置並且用於傳輸資料至該週邊裝置與從該週邊裝置傳輸出該資料；以及資料選通埠，用於根據該處理器發給該週邊裝置的指示，將資料選通信號傳輸至該週邊裝置或者從該週邊裝置傳輸出該資料選通信號。
一種電子裝置，包含：媒介週邊介面，包含時鐘 埠，用於將時鐘信號傳輸至週邊裝置；資料輸入/輸出埠，用於將命令資訊傳輸至該週邊裝置並且用於傳輸資料至該週邊裝置與從該週邊裝置傳輸出該資料；以及資料選通埠，用於根據處理器發給該週邊裝置的指示，將資料選通信號傳輸至該週邊裝置或者從該週邊裝置傳輸出該資料選通信號；以及通過該媒介週邊介面彼此耦接的該處理器與該週邊裝置。
一種通信方法，用於處理器與週邊裝置之間的通信，包含：將時鐘信號傳輸至該週邊裝置；根據該處理器發給該週邊裝置的指示，將資料選通信號傳輸至該週邊裝置或者從該週邊裝置傳輸出該資料選通信號；根據該時鐘信號捕獲從該處理器至該週邊裝置傳輸的命令資訊；以及根據該資料選通信號的上升沿與下降沿捕獲該處理器與該週邊裝置之間傳輸的資料。
本發明的處理器與週邊裝置之間的媒介週邊介面及其通信方法可提升處理器與週邊裝置之間的通信速率與穩定性。
100‧‧‧電子裝置
102‧‧‧處理器
104‧‧‧週邊裝置
106‧‧‧媒介週邊介面
108‧‧‧主機
110‧‧‧系統級封裝
S502、S504‧‧‧步驟
第1圖所示為根據本發明一實施例之電子裝置的示意圖。
第2A-2B圖、第3A-3C圖、第4圖是依據本發明不同實施例描述的通過媒介週邊介面的埠以及I/O傳輸信號的波形圖。
第5圖是描述處理器與週邊裝置之間的通信方法流程圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包括」和「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。間接的電氣連接手段包括通過其他裝置進行連接。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。
值得注意的是，以下所揭露的內容可提供多個用以實現本發明之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本發明之精神，並非用以限定本發明之範圍。此外，以下說明書可能在多個範例中重複使用類似的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。
第1圖係根據本發明實施例描述的一電子裝置100的示意圖。電子裝置100包含一處理器102、一週邊裝置104與一媒介週邊介面(media peripheral interface)106。可將媒介週邊介面106作為硬體模組實施並且耦接在處理器102與週邊裝置104之間用於其通信。處理器102與媒介週邊介面106形 成一主機108，並且主機108與週邊裝置104進行通信。在某些實施例中，處理器102、週邊裝置104與媒介週邊介面106可封入單一模組(或包)作為一系統級封裝(system-in-package,SIP)110。本發明使用如上內容進行說明，但並不局限於此。週邊裝置104可為假靜態隨機存取記憶體(Pseudo Static Random Access Memory,PSRAM)、快閃記憶體(FLASH memory)等。除了作為PSRAM介面或快閃記憶體介面外，媒介週邊介面106也可作為顯示介面、相機介面等進行工作。
依據本發明實施例，媒介週邊介面106可包含時鐘埠(clock port)CLK、複數個資料輸入/輸出埠(I/O)、資料選通埠(data strobe port)DQS以及資料遮罩信號埠(data mask signal port)DM。時鐘埠CLK可用於傳輸時鐘信號(也可稱為CLK)至週邊裝置104。可為將命令傳輸至週邊裝置104提供資料輸入/輸出埠；同樣地，也可為來自週邊裝置以及傳輸至週邊裝置的資料提供資料輸入/輸出埠。資料選通埠DQS可根據處理器102發給週邊裝置104的指示用於將資料選通信號(也稱為DQS)傳輸至週邊裝置104或者用於從週邊裝置104傳輸資料選通信號。例如，當處理器102發出“寫”指示時，可將資料選通信號DQS傳輸至週邊裝置104；以及當處理器102發出“讀”指示時，可由週邊裝置傳輸資料選通信號DQS。資料遮罩信號埠DM是可選擇的(例如由資料I/O DATA的位元數量決定)並且可用于向週邊裝置104傳輸資料遮罩信號(也可稱為DM)以相應地遮罩資料選通信號DQS的特定轉換邊界(transition edge)。根據時鐘信號CLK，可捕獲(capture)通過資 料I/O DATA傳輸的命令資訊。關於通過資料I/O DATA傳輸的資料，當未使用資料遮罩信號DM時可根據資料選通信號DQS的上升沿(rising edge)與下降沿(falling edge)進行捕獲。當使用信號遮罩信號DM時，可根據資料選通資訊DQS的特定轉換邊界(例如僅由高到低轉換邊界或僅由低到高轉換邊界)捕獲通過資料I/O DATA傳輸的資料。值得注意的是，時鐘埠CLK並不局限于提供單一連接終端。在某些實施例中，時鐘埠CLK可提供差動對(differential pair)並且時鐘信號CLK可為差動信號(differential signal)。此外值得注意的是，資料選通埠DQS並不局限于提供單一連接終端。在某些實施例中，資料選通埠DQS可提供差動對並且資料選通信號DQS可為差動信號。
第2A-2B圖、第3A-3C圖以及第4圖係依據本發明不同實施例描述的通過媒介週邊介面106的埠以及I/O傳輸信號的波形圖。信號CE#為晶片致能信號(chip enable signal)。
根據第2A圖，在本實施例中，資料I/O(DATA0~3)的數量是4個並且未使用資料遮罩信號DM。因此每次可捕獲4個位元。首先在指示時段(如圖所示“指示”)與位址時段(如圖所示“位址”)通過資料I/O DATA0~3傳輸命令資訊(指示與讀/寫位址)，以及根據時鐘信號CLK的上升沿與下降沿捕獲上述命令資訊。接著，在資料時段(DATA PHASE)，根據資料選通信號DQS的上升沿與下降沿捕獲通過資料I/O DATA0~3傳輸的資料。與傳統串列週邊介面(簡稱SPI，其中根據主機端的時鐘信號捕獲資料)相比，本發明的媒介週邊介面106可 根據資料選通信號DQS捕獲資料。因此，尤其是對於高頻應用來說，資料可靠性可顯著提升。
如第2B圖所示，在本實施例中，資料I/O(DATA0~7)的數量是8個，對於位元組位址足夠大。因此，媒介週邊介面106可提供資料遮罩埠DM並且傳輸資料遮罩信號DM用於遮罩資料選通信號DQS的特定轉換邊界(遮罩所有由高到低轉換或遮罩所有由低到高轉換)，例如當資料遮罩信號為高電平時，遮罩所有轉換；當資料遮罩信號為低電平或者未傳輸資料遮罩信號時，無遮罩轉換的功能。在第2B圖中，在資料時段未傳輸資料遮罩信號DM或者DM為低電平，因此在該資料時段無任何遮罩轉換的功能，並且根據資料選通信號DQS的上升沿與下降沿捕獲通過資料I/O DATA0~7傳輸的資料。然而，根據使用者需求，可在其他實施例中例如在資料時段選擇性地傳輸高電平的資料遮罩信號DM，這樣可在捕獲通過資料I/O DATA0~7傳輸資料的過程中僅應用資料選通信號DQS的由高到低轉換邊界或僅由低到高轉換邊界。
此外，在某些實施例中，可僅由時鐘信號CLK的特定轉換邊界(例如僅由高到低轉換邊界或僅由低到高轉換邊界)捕獲命令資訊(指示與讀/寫位址)，而不是通過時鐘信號CLK的所有轉換邊界。
另外，替代使用資料I/O傳輸處理器102發給週邊裝置104的指示，可應用資料選通信號DQS的空白區域(例如在資料捕獲間隔之間)以傳輸指示。參考第3A圖，在本實施例中，資料I/O(DATA0~3)的數量為4個並且未使用資料遮 罩信號DM，以及資料選通埠DQS傳輸由處理器102發給週邊裝置104的指示。在本實施例中，根據時鐘信號CLK的上升沿與下降沿，資料選通埠DQS與資料I/O DATA0~3也可分別傳輸指示與讀/寫位址並且可同時捕獲上述指示與讀/寫位址。這樣在捕獲命令資訊時可需要較少的時鐘週期。
參考第3B圖的實施例，與第3A圖的實施例相比將資料I/O的數量擴展到8個(DATA0~7)，並且相應地，可在媒介週邊介面106提供資料遮罩埠DM。在八位元資料介面中，根據時鐘信號CLK的上升沿與下降沿，資料選通埠DQS與資料I/O DATA0~7可分別傳輸指示與讀/寫位址並且可同時捕獲上述指示與讀/寫位址。
值得注意的是，在某些實施例中，可僅由時鐘信號CLK的特定轉換邊界(例如僅由高到低轉換邊界或僅由低到高轉換邊界)捕獲資料選通埠DQS傳輸的指示與資料I/O傳輸的讀/寫位址，而不是由時鐘信號CLK的所有轉換邊界。如第3C圖所示，可僅根據時鐘信號CLK的上升沿捕獲資料選通埠DQS傳輸的指示與資料I/O傳輸的讀/寫位址。
在某些實施例中，週邊裝置104可用於包捲模式(wrap mode)以使用包捲式進行讀/寫。例如，當週邊裝置104是快閃記憶體時，可請求模組化讀/寫服務。可以包捲式傳輸已請求模組的頁面，因此在已請求模組上完成讀/寫操作。當週邊裝置104運作在包捲模式時，可以包捲式傳輸透過媒介週邊裝置106的資料I/O DATA傳輸的資料。第4圖顯示如何以包捲方式傳輸資料，其中請求32個資料。根據在命令資訊時 段(時段“指示+位址”)捕獲的讀位址，首先從週邊裝置104讀出資料D8，然後依次讀出資料D9至資料D31，接著返回至資料D0-D8。
在某些實施例中，當週邊裝置104的資料率較低時，可將媒介週邊介面106切換至如傳統串列週邊介面(SPI)。當切換至作為傳統SPI時，可不使用資料選通埠DQS與資料遮罩信號埠DM。
此外，本發明也揭露了處理器與週邊裝置之間的通信方法。第5圖是描述通信方法的流程圖。在步驟S502，將時鐘信號CLK傳輸至週邊裝置，並且根據指示將資料選通信號DQS傳輸至週邊裝置或從週邊裝置傳輸資料選通信號DQS，其中上述指示是處理器發給週邊裝置的。在步驟S504，可應用時鐘信號CLK捕獲由處理器發給週邊裝置的命令資訊，並且根據資料選通信號DQS的上升沿與下降沿，捕獲處理器與週邊裝置之間傳輸的資料。
在某些實施例中，可應用DQS的空白區域傳輸處理器發給週邊裝置的指示，從而使得通過不同於傳輸指示的路徑傳輸與指示對應的讀/寫位址。可根據時鐘信號CLK的上升沿與下降沿(或僅特定轉換邊界)同時捕獲資料選通信號DQS的空白區域中傳輸的指示以及處理器發給週邊裝置的讀/寫位址。
在某些實施例中，可進一步傳輸資料遮罩信號至週邊裝置以相應地遮罩資料選通信號的特定轉換邊界。
此外，當週邊裝置運作在包捲模式時，可以包捲 式傳輸資料。
在某些實施例中，可由控制器的韌體實施上述揭露的通信方法。
像“第一”、“第二”、“第三”等在權利要求書中修飾元件的序詞並不意味著自身具有任何優先權、優先順序或者一個元件的等級高於另一個元件或者方法執行的時間順序，而僅僅作為標號用於區分一個具有確切名稱的元件與具有相同名稱(除了修飾序詞)的另一元件。
雖然為了說明目的已經描述了與本發明聯繫的特定的實施例，然而本發明並不局限於此。因此，對上述實施例的多個特徵所作的各種修改、調整以及組合，皆視為未超出本發明的申請專利範圍。
100‧‧‧電子裝置
102‧‧‧處理器
104‧‧‧週邊裝置
106‧‧‧媒介週邊介面
108‧‧‧主機
110‧‧‧系統級封裝

Claims (19)

  1. 一種媒介週邊介面，耦接於一處理器與一週邊裝置之間，該媒介週邊介面包含：一時鐘埠，用於將一時鐘信號傳輸至該週邊裝置；一資料輸入/輸出埠，用於將一命令資訊傳輸至該週邊裝置並且用於傳輸一資料至該週邊裝置與從該週邊裝置傳輸出該資料；以及一資料選通埠，用於根據該處理器發給該週邊裝置的一指示，將一資料選通信號傳輸至該週邊裝置或者從該週邊裝置傳輸出該資料選通信號。
  2. 如申請專利範圍第1項所述之媒介週邊介面，其中當透過該資料輸入/輸出埠傳輸一讀/寫位址時，通過該資料選通埠傳輸由該處理器發給該週邊裝置的該指示並且根據該時鐘信號對該指示進行捕獲。
  3. 如申請專利範圍第2項所述之媒介週邊介面，其中依據該時鐘信號的一上升沿與下降沿對透過該資料選通埠傳輸的該指示與透過該資料輸入/輸出埠傳輸的該讀/寫位址進行捕獲。
  4. 如申請專利範圍第2項所述之媒介週邊介面，其中依據該時鐘信號的一特定轉換邊界對透過該資料選通埠傳輸的該指示與透過該資料輸入/輸出埠傳輸的該讀/寫位址進行捕獲。
  5. 如申請專利範圍第1或2項所述之媒介週邊介面，進一步包含： 一資料遮罩信號埠，用於將一資料遮罩信號傳輸至該週邊裝置，其中依據該資料遮罩信號，將該資料選通信號的特定轉換邊界進行遮罩。
  6. 如申請專利範圍第1項所述之媒介週邊介面，其中當該週邊裝置運作在包捲模式中時，以包捲式傳輸透過該資料輸入/輸出介面傳輸的該資料。
  7. 如申請專利範圍第1項所述之媒介週邊介面，其中該時鐘埠可作為一差動對實施並且該時鐘信號可為一差動信號。
  8. 如申請專利範圍第1項所述之媒介週邊介面，其中，該資料選通埠可作為一差動對實施並且該資料選通信號可為一差動信號。
  9. 如申請專利範圍第1項所述之媒介週邊介面，其中該媒介週邊介面可為一假靜態隨機存取記憶體介面、一快閃記憶體介面、一顯示介面或一相機介面。
  10. 一種電子裝置，包含：一媒介週邊介面，包含：一時鐘埠，用於將一時鐘信號傳輸至一週邊裝置；一資料輸入/輸出埠，用於將一命令資訊傳輸至該週邊裝置並且用於傳輸一資料至該週邊裝置與從該週邊裝置傳輸出該資料；以及一資料選通埠，用於根據一處理器發給該週邊裝置的一指示，將一資料選通信號傳輸至該週邊裝置或者從該週邊裝置傳輸出該資料選通信號；以及透過該媒介週邊介面彼此耦接的該處理器與該週邊裝置。
  11. 如申請專利範圍第10項所述之電子裝置，其中，將該處理 器、該媒介週邊介面與該週邊裝置封入一單一模組作為系統級封裝。
  12. 一種通信方法，用於一處理器與一週邊裝置之間的通信，包含：將一時鐘信號傳輸至該週邊裝置；根據該處理器發給該週邊裝置的一指示，將一資料選通信號傳輸至該週邊裝置或者從該週邊裝置傳輸出該資料選通信號；根據該時鐘信號捕獲從該處理器至該週邊裝置傳輸的一命令資訊；以及根據該資料選通信號的一上升沿與下降沿捕獲該處理器與該週邊裝置之間傳輸的資料。
  13. 如申請專利範圍第12項所述之通信方法，進一步包含：使用該資料選通信號的一空白區域傳輸該處理器發給該週邊裝置的該指示，從而使得由不同於傳輸該指示的路徑來傳輸與該指示對應的讀/寫位址。
  14. 如申請專利範圍第13項所述之通信方法，其中依據該時鐘信號的上升沿與下降沿同時捕獲該指示與該讀/寫位址。
  15. 如申請專利範圍第13項所述之通信方法，其中依據該時鐘信號的特定轉換邊界同時捕獲該指示與該讀/寫位址。
  16. 如申請專利範圍第12或13項所述之通信方法，進一步包含：將一資料遮罩信號傳輸至該週邊裝置，從而依據該資料遮罩信號遮罩該資料選通信號的特定轉換邊界。
  17. 如申請專利範圍第12項所述之通信方法，進一步包含：當 該週邊裝置運作在包捲模式中時，以包捲式傳輸該資料。
  18. 如申請專利範圍第12項所述之通信方法，其中，該時鐘信號為差動信號。
  19. 如申請專利範圍第12項所述之通信方法，其中，該通信適用於該處理器與一假靜態隨機存取記憶體、一快閃記憶體、一顯示裝置或一相機之間。
TW102123766A 2012-12-27 2013-07-03 處理器與週邊裝置之間的媒介週邊介面及其通信方法 TWI506443B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261746337P 2012-12-27 2012-12-27
IN2014MU2013 IN2013MU02014A (zh) 2012-12-27 2013-06-13

Publications (2)

Publication Number Publication Date
TW201426316A TW201426316A (zh) 2014-07-01
TWI506443B true TWI506443B (zh) 2015-11-01

Family

ID=49563470

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102123766A TWI506443B (zh) 2012-12-27 2013-07-03 處理器與週邊裝置之間的媒介週邊介面及其通信方法

Country Status (4)

Country Link
US (1) US9588543B2 (zh)
EP (1) EP2750046B1 (zh)
CN (1) CN103399839B (zh)
TW (1) TWI506443B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6790435B2 (ja) * 2016-04-20 2020-11-25 ソニー株式会社 受信装置、送信装置、および通信システム、ならびに、信号受信方法、信号送信方法、および通信方法
US10936046B2 (en) * 2018-06-11 2021-03-02 Silicon Motion, Inc. Method for performing power saving control in a memory device, associated memory device and memory controller thereof, and associated electronic device
US11681352B2 (en) * 2019-11-26 2023-06-20 Adesto Technologies Corporation Standby current reduction in memory devices
JP7424825B2 (ja) * 2019-12-26 2024-01-30 ファナック株式会社 Ｉ／ｏ信号情報表示システム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894531B1 (en) * 2003-05-22 2005-05-17 Altera Corporation Interface for a programmable logic device
TW201104682A (en) * 2009-07-27 2011-02-01 Sunplus Technology Co Ltd Apparatus and method for data strobe and timing variation detection of an SDRAM interface
TW201220064A (en) * 2010-09-24 2012-05-16 Intel Corp Implementing QuickPath Interconnect protocol over a PCIe interface

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2023998A1 (en) * 1989-11-13 1991-05-14 Thomas F. Lewis Apparatus and method for guaranteeing strobe separation timing
US6145039A (en) * 1998-11-03 2000-11-07 Intel Corporation Method and apparatus for an improved interface between computer components
KR100800665B1 (ko) * 2001-09-29 2008-02-01 삼성전자주식회사 중앙처리장치와 주변 장치들간의 인터페이스를 위한 장치
US7508722B2 (en) * 2004-01-27 2009-03-24 Micron Technology, Inc. Memory device having strobe terminals with multiple functions
KR100594439B1 (ko) 2004-06-18 2006-06-30 엘지전자 주식회사 메모리 제어를 이용한 휴대장치의 사용시간 연장 방법
KR20050120344A (ko) 2004-06-18 2005-12-22 엘지전자 주식회사 데이터 백업에 의한 에스디램의 셀프 리프레쉬 소모전류절감 방법
JP4808414B2 (ja) * 2005-01-31 2011-11-02 富士通株式会社 コンピュータシステム及びメモリシステム
US7779188B2 (en) 2005-03-22 2010-08-17 Intel Corporation System and method to reduce memory latency in microprocessor systems connected with a bus
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US8200887B2 (en) 2007-03-29 2012-06-12 Violin Memory, Inc. Memory management system and method
US7739528B2 (en) 2006-06-09 2010-06-15 Broadcom Corporation Method for managing and controlling the low power modes for an integrated circuit device
KR100784865B1 (ko) * 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
CN100559362C (zh) * 2007-10-30 2009-11-11 北京时代民芯科技有限公司 一种外部存储器接口
JP2010108217A (ja) 2008-10-30 2010-05-13 Nec Electronics Corp メモリインターフェース及びメモリインターフェースの動作方法
US20110296095A1 (en) 2010-05-25 2011-12-01 Mediatek Inc. Data movement engine and memory control methods thereof
CN103809994B (zh) 2012-11-13 2017-03-15 光宝电子(广州)有限公司 固态储存装置及其睡眠控制电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894531B1 (en) * 2003-05-22 2005-05-17 Altera Corporation Interface for a programmable logic device
TW201104682A (en) * 2009-07-27 2011-02-01 Sunplus Technology Co Ltd Apparatus and method for data strobe and timing variation detection of an SDRAM interface
TW201220064A (en) * 2010-09-24 2012-05-16 Intel Corp Implementing QuickPath Interconnect protocol over a PCIe interface

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JEDEC:"DDR3 SDRAM Standard", Jedec Solid State Technology Association, 2012/7/31 *

Also Published As

Publication number Publication date
US20140189415A1 (en) 2014-07-03
US9588543B2 (en) 2017-03-07
EP2750046B1 (en) 2015-09-30
CN103399839A (zh) 2013-11-20
CN103399839B (zh) 2018-10-26
EP2750046A3 (en) 2014-10-15
EP2750046A2 (en) 2014-07-02
TW201426316A (zh) 2014-07-01

Similar Documents

Publication Publication Date Title
TWI506443B (zh) 處理器與週邊裝置之間的媒介週邊介面及其通信方法
CN102508808B (zh) 一种实现主芯片与扩展芯片通信的系统及方法
JP2019053725A5 (zh)
JP7358452B2 (ja) Ｈｂｍ物理インターフェイスを使用する高帯域幅チップ・ツー・チップインターフェイス
JP2015505080A (ja) 直列接続されたデバイスにおける独立書込み読出し制御
US8675425B2 (en) Single-strobe operation of memory devices
US20080104352A1 (en) Memory system including a high-speed serial buffer
JP2009176136A (ja) 半導体記憶装置
US8972685B2 (en) Method, apparatus and system for exchanging communications via a command/address bus
JP2017525200A (ja) リンクレイヤ／物理レイヤ（ｐｈｙ）シリアルインターフェース
TW201837711A (zh) 記憶體設備、記憶體控制器及相關記憶體系統
JP3780419B2 (ja) データ転送制御装置及び電子機器
TW201810037A (zh) 輸入輸出擴展晶片以及其驗證方法
JP2007529815A (ja) 信号送信装置及び信号送信のための方法
US20040160843A1 (en) Address buffer having (N/2) stages
US9377957B2 (en) Method and apparatus for latency reduction
US9613716B2 (en) Semiconductor device and semiconductor system including the same
TWI727581B (zh) 資料傳輸系統
TWI543609B (zh) 用於串流應用之不對稱鏈路技術
US7716398B2 (en) Bifurcate buffer
JP5499131B2 (ja) デュアルポートメモリおよびその方法
CN102571314B (zh) 一种spram全双工通信控制电路
TW201214132A (en) USB transaction translator and an isochronous-in transaction method
TW202105186A (zh) 記憶體介面電路、記憶體儲存裝置及訊號產生方法
US11626149B2 (en) SPI NOR memory with optimized read and program operation