JP3780419B2 - データ転送制御装置及び電子機器 - Google Patents

Description

本発明は、データ転送制御装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。このような高速シリアル転送のインターフェースとしてはＤＶＩ（Digital Visual Interface）などが知られている。

さて、このような高速シリアル転送を実現するデータ転送制御装置では、その規模は、
なるべく小さい方が望ましい。一方、種々の状況に対応してデータ転送の効率化を図るためには、シリアル転送されるパケットの種類（type）は、なるべく多い方が望ましい。

しかしながら、シリアル転送されるパケットの種類が増えてしまうと、多数のパケットを取り扱うための複雑な処理が必要になる。このため、ＭＰＵ（Micro Processer Unit）
などのプロセッサをデータ転送制御装置に内蔵させなければならなくなり、データ転送制御装置が大規模化してしまう。

また、シリアル転送路を多チャンネル化した場合、図６(c)のようにパケットに分割転送であることを示す情報をパケットに含ませ、該パケットを図６(a)のように多チャンネルに分割して送信する構成を採ることができる。しかし、分割転送情報が送られるチャンネル１がチャンネル２より遅れて送信された場合、チャンネル２を介して受信したデータはチャンネル１を介して受信されるデータと合成されることなく後段に送信されてしまう。また、図６(b)のように予め次に送信するデータが分割転送されることを示す情報をパケットに含ませる構成を採ることができる。しかし、次に転送されるパケットに関する情報をパケットに含ませると複雑な処理が必要となり、データ転送の効率を悪くしたり、回路構成の増大を招く。

特開２０００−１３４２４２号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、少ないパケットの種類で効率的な多チャンネルデータ転送を実現できるデータ転送制御装置及びこれを含む電子機器を提供することにある。

本発明は、第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータ転送と、１チャンネルによるシリアル転送路を介したデータ転送と、を行なうデータ転送制御装置であって、前記シリアル転送路を介して転送するデータが入力されるデータ入力部と、前記入力されたデータを所定単位ずつ順番に前記第１チャンネルから第ｐチャンネルに分割したパケットを形成するパケット生成回路を含み、分割転送通知を前記第１チャンネルから第ｐチャンネルのそれぞれに出力し、前記分割されたデータを前記第１チャンネルから第ｐチャンネル毎に出力する論理回路と、分割転送通知コードと前記チャンネル毎に出力された前記データとをシリアル信号に変換する第１から第ｐのパラレル／シリアル変換回路と、前記第１から第ｐのパラレル／シリアル変換回路からそれぞれ入力されたシリアル信号を対応するチャンネルのシリアル転送路に出力する第１から第ｐの出力回路と、を有し、さらに、分割転送であることを設定する設定記憶装置と、第１から第ｐのそれぞれのチャンネルに対応した分割転送通知コードを生成し、前記分割転送通知コードをパラレル／シリアル変換回路に出力する第１から第ｐの特殊コード生成回路と、を有し、前記第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータ転送を行なう場合、前記設定記憶装置は入力される多チャンネル分割転送指示信号に基づいて分割転送を示す情報を設定し、前記分割転送が設定されている期間は、前記パケット生成回路は前記入力されたデータを所定単位ずつ順番に第１チャンネルから第ｐチャンネルに分割したパケットを生成し、前記論理回路は前記分割転送通知を前記第１チャンネルから第ｐチャンネルのそれぞれに出力し、前記分割されたパケットを前記第１チャンネルから第ｐチャンネル毎に出力し、第１から第ｐの特殊コード生成回路はそれぞれ分割転送通知コードを生成し、１チャンネルによるシリアル転送路を介したデータ転送を行なう場合、前記設定記憶装置は１チャンネル転送を示す情報を設定し、前記１チャンネル転送を示す情報が設定されている期間は、前記論理回路は前記入力されたデータを１チャンネルに出力することを特徴とするデータ転送制御装置に関係する。

本発明によれば、各チャンネル毎に、分割されたデータと分割転送通知コードとをシリアル転送路に出力するため、受信装置は分割転送通知コードの検出が早期に行なえ、データの合成をしそこなうことがない。

本発明は、さらに、前記第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータ転送と、１チャンネルによるシリアル転送路を介したデータ転送と、を行なうデータ転送制御装置であって、分割転送であることを設定する設定記憶装置を有し、前記第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータ転送を行なう場合、前記設定記憶装置に分割転送を示す情報が設定され、前記分割転送が設定されている期間は、前記論理回路は前記入力されたデータを所定単位ずつ順番に第１チャンネルから第ｐ前記チャンネルに分割したパケットを形成し、分割転送通知を前記第１チャンネルから第ｐチャンネルのそれぞれに出力し、前記分割されたデータを前記第１チャンネルから第ｐチャンネル毎に出力し、１チャンネルによるシリアル転送路を介したデータ転送を行なう場合、前記設定記憶装置には１チャンネル転送を示す情報が設定され、前記１チャンネル転送を示す情報が設定されている期間は、前記論理回路は前記入力されたデータを１チャンネルに出力することを特徴とするデータ転送制御装置に関係する。

本発明によれば、分割転送をするか否かを設定記憶できるため、分割転送するか否かに変化がない限り、命令が入らなくても設定どおりに分割転送または１チェンネル転送の状態を維持できる。

本発明は、さらに、前記論理回路から出力された、前記分割されたデータと分割転送通知とが入力され、前記分割されたデータをmビットからnビットに拡張変換し、前記分割転送通知をqビットからnビットに変換し、前記パラレル／シリアル変換回路に出力するエンコード回路を有することを特徴とするデータ転送制御装置（m,n,qは２以上の自然数であって、m<n, q<n）に関係する。

本発明によれば、データと分割通知コードとをそれぞれ拡張して同一のビット数ｎにするため、データと分割通知コードとを重複なくコード化することができ、分割転送通知コードなどの特殊コードを定めておき受信側で特殊コードを検出した場合の処理を規定して置くことができる。また、拡張されたコードの極性バランスをとるように１と０との出現数を略均一化させたり、一方の連続出現回数を減らすことでデータサンプリングのタイミングを合わせることができる。また、コードを拡張しているため、転送されるはずのない空コードが存在を利用してエラー検出をしたり、８Ｂ１０Ｂ規格のランニングディスパリティのようなエラー検出を行なうことができる。

本発明は、さらに、前記エンコード回路は、前記分割されたデータを８ビットから１０ビットに８Ｂ１０Ｂ規格に準拠した拡張変換を行い、前記分割転送通知を８Ｂ１０Ｂ規格に規定される特殊コードとして１０ビットに変換することを特徴とするデータ転送制御装置に関係する。

本発明によれば、８Ｂ１０Ｂ規格のエンコーダを利用することができる。

本発明は、前記分割された各チャンネルのデータ量が異なる場合、前記論理回路はデータが少ないチャンネルに、次に転送するデータの位相を整えるコードを挿入することを特徴とするデータ転送制御装置に関係する。

本発明によれば、データ量が少ないチャンネルに位相を整えるコードが挿入されてデータ送信されるため、受信装置は複数のチェンネルから受信したデータの順番を正しく合成することができる。

本発明は、第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータを受信するデータ転送制御装置であって、第１チャンネルから第ｐチャンネルのシリアル転送路からデータをそれぞれ受信する第１から第ｐの受信回路と、前記第１から第ｐの受信回路の出力をそれぞれシリアル信号からパラレル信号に変換する第１から第ｐのシリアル／パラレル変換回路と、前記第１から第ｐのシリアル／パラレル変換回路から出力されたそれぞれの信号に分割転送通知コードが含まれていることを検出し分割転送検出信号を出力する分割転送通知コード検出回路と、第１から第ｐのシリアル／パラレル変換回路の出力信号をそれぞれ第１から第ｐの記憶領域に分けて記憶する記憶手段とを有する論理回路であって、前記分割転送通知コード検出回路から前記分割転送検出信号が入力された場合、第１から第ｐのシリアル／パラレル変換回路の出力信号をそれぞれ第１から第ｐの記憶領域に分けて記憶手段に記憶させ、前記第１チャンネルから第ｐチャンネルのシリアル転送路からそれぞれ受信した前記データを所定単位ずつ順番に並べて出力する論理回路と、を有することを特徴とするデータ転送制御装置に関係する。

本発明によれば、分割転送通知コードと共に受信したデータを、チャンネルを跨いで順番に並べることができる。したがって、送信機が複数のチャンネルに順番分割したデータを元に戻すことが可能となる。

本発明の第１チャンネルから第pチャンネルのシリアル転送路を介したデータを受信するデータ転送制御装置は、さらに、前記論理回路は、第１から第pのシリアル／パラレル変換回路の出力信号をそれぞれ第１から第pの記憶領域に分けて記憶手段に記憶させ、前記第１から第pの記憶領域から所定単位ずつ順番に信号を出力させることを特徴とするデータ転送制御装置に関係する。

本発明によれば、チャンネルからの受信にずれがあった場合であっても各チェンネルから受信されたデータが記憶手段に記憶されるため、欠損無くデータ合成ができる。

本発明の第１チャンネルから第pチャンネルのシリアル転送路を介したデータを受信するデータ転送制御装置は、さらに、前記第１から第pのシリアル／パラレル変換回路から出力された信号が入力され、前記入力された信号が特殊コードである場合、前記特殊コードまたは前記特殊コードを変換したコードを前記分割転送通知コード検出回路に出力し、前記入力された信号がデータである場合、該データをｎビットからmビットにデコードして前記記憶手段に出力するデコード回路を有することを特徴とするデータ転送制御装置に関係する。

本発明によれば、シリアル転送路を介したデータ転送に拡張されたデータを用いることができるため、データと分割通知コードとを重複なくコード化することができ、分割転送通知コードなどの特殊コードを定めておき受信側で特殊コードを検出した場合の処理を規定して置くことができる。また、拡張されたコードの極性バランスをとるように１と０との出現数を略均一化させたり、一方の連続出現回数を減らすことでデータサンプリングのタイミングを合わせることができる。また、コードを拡張しているため、転送されるはずのない空コードが存在を利用してエラー検出をしたり、８Ｂ１０Ｂ規格のランニングディスパリティのようなエラー検出を行なうことができる。

本発明の第１チャンネルから第pチャンネルのシリアル転送路を介したデータを受信するデータ転送制御装置は、さらに、前記デコード回路は、データを８Ｂ１０Ｂ規格に準拠して１０ビットから８ビットにデコードし、前記分割転送通知コードを８Ｂ１０Ｂ規格に規定される特殊コードとして入力されることを特徴とするデータ転送制御装置に関係する。

本発明によれば、８Ｂ１０Ｂ規格のデコーダを利用できる。

本発明の電子機器は、上述のいずれかのデータ転送制御装置を有する電子機器に関係する。

本発明によれば小さい回路規模で効率の良い多チャンネルからなるシリアルのデータ入出力が出来る電子機器を供給することができる。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．データ転送制御装置の構成
図１に本実施形態のデータ転送制御装置（バスブリッジ装置、インターフェース装置）の構成例を示す。なお本実施形態のデータ転送制御装置は図１の構成に限定されず、図１の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図１とは異なる回路ブロックを追加してもよい。例えばチャンネルをＣＨ1,ＣＨ2の他にさらに設ける構成にしたり、各チャンネルをホスト１０からの単方向にしたり、ターゲット側のデータ転送制御装置４０のインターフェース回路７０を省略する構成にしてもよい。或いはホスト側のデータ転送制御装置１０にインターフェース回路を設ける構成にしてもよいし、ＬＩＮＫ回路とトランシーバをそれぞれ複数設ける構成にしてもよい。また本実施形態において、ホスト側はクロックを供給する側であり、ターゲット側は、供給されたクロックをシステムクロックとして使用して動作する側である。

データ転送制御装置１０、４０は、シリアルバスからなる複数のチャンネルＣＨ1,ＣＨ2を介したシリアル転送によりデータ転送を行う。より具体的には、シリアルバスの差動信号線（Differential Signal Lines）を電流駆動（或いは電圧駆動）することによりデータの送受信を行う。

ホスト側のデータ転送制御装置１０は、リンク層の処理を行うＬＩＮＫ回路２０（リンク層回路）を含む。このＬＩＮＫ回路２０は、シリアルバスを介して接続されるデータ転送制御装置４０（広義には相手デバイス）に送信するパケット（ライトリクエストパケット、リードリクエストパケット）を生成する。そして生成したリクエストパケットの送信をトランシーバ３０に指示する。即ち送信トランザクションを起動して実行する。また、複数のチャンネルに分けた転送（以降、多チェンネル分割転送または分割転送という）を行なう場合、ＬＩＮＫ回路２０は、複数のチャンネルに分けた転送をトランシーバ３０に指示する。

ホスト側のデータ転送制御装置１０は、物理層の処理を行うトランシーバ３０（物理層回路）を含む。このトランシーバ３０は、ＬＩＮＫ回路２０により送信が指示されたリクエストパケットを、シリアルバスを介して接続されるデータ転送制御装置４０に送信する処理を行う。多チェンネル分割転送を行なう場合は、複数のシリアルバスを介してデータ転送制御装置４０に送信する。
なおトランシーバ３０はターゲット側のデータ転送制御装置４０からのリクエストパケットの受信処理も行う。この場合にはＬＩＮＫ回路６０が、受信したリクエストパケットを解析して、リンク層（トランザクション層）の処理を行う。

ターゲット側のデータ転送制御装置４０は、物理層の処理を行うトランシーバ５０（物理層回路）を含む。このトランシーバ５０は、シリアルバスを介して接続されるデータ転送制御装置１０（広義には相手デバイス）からのリクエストパケットの受信処理を行う。なおトランシーバ５０はデータ転送制御装置１０へのリクエストパケットの送信処理も行う。この場合にはＬＩＮＫ回路６０が、送信するリクエストパケットを生成し、生成したリクエストパケットの送信をトランシーバ５０に指示する。

ターゲット側のデータ転送制御装置４０は、リンク層の処理を行うＬＩＮＫ回路６０（リンク層回路）を含む。ＬＩＮＫ回路６０は、トランシーバ５０が受信したリクエストパケットを解析して、リンク層（トランザクション層）の処理を行う。

ターゲット側のデータ転送制御装置４０はインターフェース回路７０を含む。このインターフェース回路７０は、シリアルバスとは異なるバス（パラレルバス）を介してデータ転送を行うための回路である。このようなバスとしては、後述するように、ＲＧＢインターフェース（広義にはストリームインターフェース）を実現するバスや、ＭＰＵインターフェース（広義にはコマンド／データ・インターフェース）を実現するバスなどがある。このインターフェース回路７０を設けることでデータ転送制御装置４０に、いわゆるバスブリッジ機能を持たせることが可能になる。

なお以下では説明の簡素化のために、ホスト側のデータ転送制御装置１０がターゲット側のデータ転送制御装置４０にリクエストパケットを送信する場合の本実施形態の構成及び動作を説明するが、ターゲット側のデータ転送制御装置４０がホスト側のデータ転送制御装置１０にリクエストパケットを送信する場合の構成及び動作も同様である。

２． ホストのＬＩＮＫ回路の構成例
ホスト側のＬＩＮＫ回路２０の構成例を図２に示す。なお本実施形態のＬＩＮＫ回路は図２の構成に限定されず、図２の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、異なる回路ブロックを追加してもよい。

図２においてＬＩＮＫ回路２０が含むパケット生成回路２１は、複数のチャンネルＣＨ１、ＣＨ２用のシリアルバスから転送するパケットを生成する回路である。パケット生成回路２１はCPU１１から入力されたデータと、設定レジスタ２２に記憶されている情報と、CPU１１からの指示に基づいてデータ領域と制御領域からなるパケットを生成する。なお、パケットについて詳細は後述する。

図２においてＬＩＮＫ回路２０が含む設定レジスタ（広義には記憶装置）２２は、データ転送制御装置１０の設定情報を記憶する。より具体的には、設定情報とは、各チャンネルＣＨ１、ＣＨ２それぞれのアクティブ・非アクティブ情報、多チャンネル分割転送をするか否か、シリアルバスのタイムアウトとする時間などを設定する設定情報や、ＬＩＮＫ回路の端子の設定情報などである。さらに、パケットを一時的に記憶するFIFO（広義には記憶装置、図示せず）のスタートアドレスやエンドアドレスを示すポインタ（位置）情報や、データ転送制御装置のステータス情報を記憶するステータスレジスタを設けることもできる。

CPU１１からＣＨ１転送指示、ＣＨ２転送指示、多チャンネル分割転送指示がＬＩＮＫ回路２０に入力されると、設定レジスタはＣＨ１およびＣＨ２がアクティブであること、および分割転送であることを設定する。分割転送であることが設定レジスタ２２に設定された場合、トランシーバ回路３０に分割転送通知が出力される。分割転送通知は、例えば４ビットのパラレル信号として特殊コード生成回路３１ａ−２、３１ｂ−２に入力される。

次にデータが入力されると、パケット生成回路２１がパケットを生成する。生成されたパケットは、ＬＩＮＫ回路２０内で複数のチャンネルＣＨ１、ＣＨ２に分割されてトランシーバ３０に入力される。あるいは、パケット生成回路２１がパケットを複数のチャンネルＣＨ１、ＣＨ２に分割した状態で生成し、トランシーバ３０に入力する。分割されたパケットは例えば８ビットのパラレル信号としてデータエンコード回路３１ａ−１、３１ｂ−１に入力される。

３． ホストのトランシーバの構成例
ホスト側のトランシーバ３０の構成例を図２に示す。なお本実施形態のトランシーバ３０は図２の構成に限定されず、図２の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、異なる回路ブロックを追加してもよい。

図２において、トランシーバ３０が備える８Ｂ／１０Ｂエンコード回路３１ａ、３１ｂは、データエンコード回路（データ拡張回路）３１ａ−１、３１ｂ−１と特殊コード生成回路３１ａ−２、３１ｂ−２とを含む。

分割されたパケットのうちチャンネル１用として出力されるデータはデータエンコード回路３１ａ−１に入力され、ビット幅を拡張するデータ変換が行なわれ出力される。例えば、データエンコード回路３１ａ−１は８ビット幅の入力コードを１０ビット幅の出力コードに変換する。ここで、１の入力コードに対してポジティブとネガティブなどの２種類以上の出力コードを用意しておき、ポジティブコードとネガティブコードとを交互に出力する構成とすることができる。このように２種類以上の出力コードを用意しておけば、たとえば受信側のターゲット４０は、チャンネル１用のシリアル信号線からポジティブコードとネガティブコードとが交互に受信されない場合は受信エラーとすることができる。また、データエンコード回路３１ｂ−１も３１ａ−１と同様のデータ変換をチャンネル２用に行う。また、データ変換は８Ｂ／１０Ｂ規格で規定されている変換としても良い。

特殊コード生成回路３１ａ−２は、分割転送通知コードやプリアンブルコードやスタートコードやアボートコードなどの特殊コードの生成を行い、パラレル／シリアル変換回路３３ａに送信する。ここで、特殊コードはデータエンコード回路３１ａ−１の出力と同一のビット幅で出力される構成としても良い。また、１の意味を有する特殊コードとしてポジティブとネガティブなどの２種類以上のコードを用意しておき、ポジティブコードとネガティブコードとを交互に出力する構成とすることができる。また、特殊コードは８Ｂ／１０Ｂ規格で規定されている１０ビットの特殊コードとしても良い。また、８Ｂ／１０Ｂエンコード回路３１ａは、データエンコード回路３１ａ−１の出力と、特殊コード生成回路３１ａ−２の出力とを並べてパラレル／シリアル変換回路３３ａに出力する構成としても良い。出力するコードは、ポジティブコードとネガティブコードとを交互に並べた構成としても良い。また、特殊コード生成回路３１ｂ−２は、特殊コード生成回路３１ａ−２と同様の特殊コード生成をチャンネル２用に行う。

図２において、トランシーバ３０が備えるＰＬＬ回路（広義にはクロック供給回路）３２は、パラレル／シリアル変換回路３３ａ、３３ｂとクロック差動出力回路（広義にはクロック出力回路）に逓倍クロックを供給する。ここで、逓倍クロックとは８Ｂ／１０Ｂエンコード回路３１ａ、３１ｂに供給される基準クロックを逓倍したクロックである。例えば、基準クロックを１０逓倍した逓倍クロックをパラレル／シリアル変換回路３３ａ、３３ｂに供給すれば、基準クロックで入力される１０ビット幅のパラレルデータを入力の都度シリアルデータに変換し、出力回路３４ａ、３４ｂを介してターゲット４０へ出力することができる。また、逓倍クロックをクロック出力回路３５を介してターゲット４０へ出力することで、ターゲット４０では、でチャンネル１用と、チャンネル２用のそれぞれのシリアル信号線から入力されるシリアルデータのサンプリングクロックとしての逓倍クロックを利用することができる。

図２において、トランシーバ３０が備えるパラレル／シリアル変換回路３３ａは、８Ｂ／１０Ｂエンコード回路３１ａから入力されたチャンネル１用のパラレルデータをシリアルデータに変換し出力回路３４ａへ出力する。パラレル／シリアル変換回路３３ｂは、チャンネル２用のデータについてパラレル／シリアル変換回路３３ａと同様に出力回路３４ｂへシリアルデータを出力する。

４．ターゲットのトランシーバの構成例
ターゲット側のトランシーバ５０の構成例を図3に示す。なお本実施形態のトランシーバ５０は図３の構成に限定されず、図３の回路ブロックの一部を省略したり、ＬＩＮＫ回路６０に設けたり、回路ブロック間の接続形態を変更したり、異なる回路ブロックを追加してもよい。

図３におけるターゲットのトランシーバは、トランシーバ５０は入力回路（狭義には、差動入力回路５１a、５１ｂ）と、クロック入力回路（狭義には、クロック差動入力回路５２）とシリアル／パラレル変換回路５３a、５３ｂと、８Ｂ／１０Ｂデコード回路５４ａ、５４ｂとを含む。チャンネル１として受信されるデータは差動入力回路５３ａで差動信号から単線の信号に変換されシリアル／パラレル変換回路５３ａに入力される。 クロックはクロック差動入力回路５２で差動クロックから単線のクロックに変換されシリアル／パラレル変換回路５３ａに入力される。また、クロックはターゲットの動作クロックとして各動作ブロックに供給する構成としてもよい。また、クロック供給は供給先に適した周波数に分周して供給する構成としても良い。

シリアル／パラレル変換回路５３ａはクロックをサンプリングクロックとして、差動入力回路５１ａから入力されたシリアル信号をパラレル信号（例えば、１０ビット幅）に変換して出力する。シリアル／パラレル変換回路５３ａが出力したパラレル信号は、８Ｂ／１０Ｂデコード回路５４ａに入力され、特殊コード検出回路５４ａ−２において特殊コードが検出され、特殊コードに対応した信号がトランシーバから出力される。シリアル／パラレル変換回路５３ａが出力したパラレル信号のうち特殊コードではないコードは、データデコード回路５４ａ−１でデコードされる。デコードはホストのデータエンコード回路３１ａ−１での変換を戻すデコードとしてもよい。 シリアル／パラレル変換回路５３ｂ、データデコード回路５４ｂ−１、特殊コード検出回路５４ｂ−２は、上述と同様にチャンネル２について信号処理を行う。なお、トランシーバ５０は図３の構成に限定されず、構成の一部を省略したりＬＩＮＫ回路６０に含ませることができる。例えば、差動入力ではない単線の信号入力が入力される場合は、差動入力回路５１ａ、５１ｂ、クロック差動入力回路５２を削除した構成とすることができる。また、サンプリングクロックをターゲットが生成する構成とし、クロック入力回路５２を省略する構成とすることもできる。

５．ターゲットのＬＩＮＫ回路
図３におけるターゲットのＬＩＮＫ回路６０は、記憶装置（ＦＩＦＯ６１ａ、６１ｂ、ＦＩＦＯに限定されずRAMなどでもよい。）、多チャンネル分割転送通知コード検出回路６２と、パケット解析やパケットのヘッダデータ分離やチャンネル合成をする論理回路６３と、トランザクション回路６４とを含む。なお本実施形態のＬＩＮＫ回路60は図３の構成に限定されず、図３の回路ブロックの一部を省略したり、ＬＩＮＫ回路６０に設けたり、回路ブロック間の接続形態を変更したり、異なる回路ブロックを追加してもよい。例えば、記憶装置（ＦＩＦＯ６１ａ、６１ｂ）をＬＩＮＫ回路６０の外に設け、ＬＩＮＫ回路が記憶装置にアクセスする構成としても良い。

図３におけるＬＩＮＫ回路６０において、チャンネル１として、トランシーバ５０から入力されたパラレルデータはＦＩＦＯ６１ａに入力される。また、チャンネル２として、トランシーバ５０から入力されたパラレルデータはＦＩＦＯ６１ｂに入力される。トランシーバの特殊コード検出回路５４ａ−２、５４ｂ−２で検出された特殊コードに対応する信号は多チャンネル分割転送通知コード検出回路６２に入力される。

多チャンネル分割転送通知コード検出回路６２は、特殊コードに対応する信号が分割転送通知コードであることを検出すると、論理回路６３に分割転送通知信号を出力する。論理回路６３は、分割転送通知信号が入力された場合、ＦＩＦＯ６１ａ、ＦＩＦＯ６１ｂからデータを交互に読み出し、チャンネル１、チャンネル２に分割して転送された信号からパケットを合成（再生）する。パケットはチャンネル１とチャンネル２に分割されて転送されるが、分割転送通知コードはチャンネル１とチャンネル２の両方から転送されるため（例えば、図５（ａ）のＣＨ１とＣＨ２、図５（ｂ）のＣＨ１とＣＨ２）、一方のチャンネルの転送に遅れが生じた場合、もう一方のチャンネルから、分割転送通知コードが検出され、遅れたチャンネルからの分割パケットを待ってパケット合成（再生）することができる。本実施例では、ＦＩＦＯ６１ａ、６１ｂは、それぞれチャンネル１、チャンネル２から転送されるデータを２５n sec分記憶出来る容量としたが、ＦＩＦＯ６１ａ、６１ｂの記憶容量をそれぞれ大きくすれば、チャンネル間の遅延時間差が２５n secより大きくなった場合であってもパケット合成できる。本実施例では、ＬＩＮＫ回路６０の動作クロックを４０MHzとして、１クロック周期２５n sec分の記憶容量をＦＩＦＯ６１ａ、６１ｂの記憶容量とした。

トランザクション回路６４は、合成したパケットを後段のアプリケーションインターフェース回路７０に出力する処理を行なう。

６．信号処理フロー
図４における信号処理フローにおける送信機のフローでは、多チャンネル分割転送であることが設定レジスタ２２に通知され設定されると（Ｓ１）、データは複数のチャンネルに分割されそれぞれ転送される（Ｓ３）。設定レジスタ２２の設定が多チャンネル分割転送でないことが設定されると、あるいは、１チャンネル転送であることが設定されると、一方のチャンネル（例えば、ＣＨ１）からデータが転送される（Ｓ２）。

図４における信号処理フローにおける受信機のフローでは、各チャンネルから受信したデータがＦＩＦＯ６１ａ、６１ｂに記憶される（Ｓ４）。受信した信号に多チャンネル分割転送通知コードが含まれているか否か判定され（Ｓ５）、多チャンネル分割転送通知コードが含まれている場合、ＦＩＦＯ６１ａ、６１ｂにそれぞれパケットを記憶させ、パケットをチャンネル合成（再生）ができるタイミングまで分割パケットを記憶する（Ｓ７）。パケットのチャンネル合成できるまで、データがＦＩＦＯ６１ａ、６１ｂに記憶された後、データをＣＨ１、ＣＨ２を交互に出力することで分割前のパケットを出力できる。合成により再生された分割前のパケットはアプリケーションインターフェース７０に出力される（Ｓ８）。Ｓ５において信号に多チャンネル分割転送通知コードが含まれていない場合、一方のチャンネルのパケットをアプリケーションインターフェース７０に出力するか、内部設定用記憶装置に出力する（Ｓ６）。

７．信号・パケットの構成
複数チャンネル分割転送した場合の信号・パケット構成を図５（ａ）（ｂ）（ｃ）に示す。図５（ａ）は、チャンネル１（ＣＨ１）、チャンネル２（ＣＨ２）に分割転送した場合の信号構成である。プリアンブルＰＬＥは、シリアル／パラレル変換回路３３ａでデータサンプリングタイミングを整えるための信号であり、チャンネル毎に転送される。分割転送通知コードは複数チャンネル分割転送であることを通知するコードである。各チャンネルに分割転送通知コードが入っているため、一方のチャンネルからの転送が遅れてもコード検出でき、パケット合成ができる。パケット・データは分割されたパケットである。より具体的には図５（ｃ）の構成となっており、所定単位毎にチャンネル１とチャンネル２に交互に分割されて転送される。なお、分割単位を１バイト＝８ビットとしているが、８ビットを拡張変換して１０ビット単位でシリアルインターフェースを介してホストとターゲット間で転送する構成としても良い。また、各チャンネルにストップコードＳＴＯＰを挿入して分割されたパケットの各チャンネル分の送信が終了したことをホストはターゲットに通知する。

図５（ｂ）は図５（ａ）よりもリアルタイム性を重視した信号の構成であり、バースト転送に用いることができる。図５（ａ）との主な違いはダミーコードを挿入していることである。チャンネル２分の分割パケットよりチャンネル１分の分割パケットが多い場合、ダミーコードをチャンネル２に挿入することで転送バイト数を整えることができる。また、受信したダミーコードは特殊コード検出回路５４ａ−1、５４ｂ−1においてパケットと識別できるので、ターゲットは、合成されたパケットにはダミーコードから外すことができるので、後段のアプリケーションインターフェース７０にはダミーコードが送られない。なお、図５（ａ）では、パケット送信後またはストップコードＳＴＯＰ後入るアイドルＩＤＬＥ期間において、遅れたチャンネルからの分割パケットを含むパケット合成ができる。

８．電子機器
図２および図３の回路を電子機器に入れることができる。例えば、ホスト側のＣＰＵ１１を携帯電話のアプリケーションプロセッサとして機能させ、ターゲット側のインターフェース回路７０と、液晶ドライバなどの表示ドライバと接続する。折りたたみ式や回転式の携帯電話の折りたたみ部や回転部にシリアル信号線ＣＨ１、ＣＨ２、クロック信号線ＣＬＫを配線有する構成とすれば、パラレルインターフェースを用いた場合と比べ配線数が少なくなり、折りたたみ部や回転部の小型化や稼働域拡大に寄与することができる。また、１チャンネルよりも転送レートが高いデータ転送ができる。また、ターゲット側のインターフェース回路７０にベースバンドエンジンやカメラを接続する構成としても良い。

なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。例えば、ホストにシリアルインターフェースの受信機、ターゲットにシリアルインターフェースの送信機を設ける構成としても良い。また、明細書又は図面中の記載において狭義や同義な用語として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。

本実施形態のデータ転送制御装置（ホスト）の構成例。 本実施形態のデータ転送制御装置（ターゲット）の構成例。 本実施形態のデータ転送制御装置および接続状態の構成例。 本実施形態の信号処理フローチャート。 図５（ａ）（ｂ）は本実施形態の信号構成例。図５（ｃ）は本実施形態のパケット構成例。 （ａ）（ｂ）は従来技術の信号構成例。図６（ｃ）は従来技術のパケット構成例。

符号の説明

１０ データ転送制御装置（ホスト側）
１１ ＣＰＵ
２０、６０ ＬＩＮＫ回路（論理回路）
２１、パケット生成回路
２２、設定レジスタ
３０、５０ トランシーバ
３１ａ、３１ｂ ８Ｂ１０Ｂエンコード回路（エンコード回路）
３１ａ−１、３１ｂ−１ データエンコード回路
３１ａ−２、３１ｂ−２ 特殊コード生成回路
３２ ＰＬＬ回路
３３ａ、３３ｂ パラレル／シリアル変換回路
３４ａ、３４ｂ 差動出力回路（出力回路）
３５ クロック差動出力回路（出力回路）
４０ データ転送制御装置（ターゲット側）
５１ａ、５１ｂ 差動入力回路（入力回路）
５２ クロック差動入力回路（クロック入力回路）
５３ａ、５３ｂ シリアル／パラレル変換回路
５４ａ、５４ｂ ８Ｂ１０Ｂデコード回路（デコード回路）
５４ａ−１、５４ｂ−１ データデコード回路
５４ａ−２、５４ｂ−２ 特殊コード検出回路
６１ａ、６１ｂ ＦＩＦＯ（記憶装置）
６２ 多チャンネル分割転送通知コード検出回路
６３ 論理回路（パケット解析、ヘッダ・データ分離、チャンネル合成）
６４ トランザクション回路
７０ アプリケーションインターフェース回路

Claims (8)

1. 第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータ転送と、１チャンネルによるシリアル転送路を介したデータ転送と、を行なうデータ転送制御装置であって、
   前記シリアル転送路を介して転送するデータが入力されるデータ入力部と、
   前記入力されたデータを所定単位ずつ順番に前記第１チャンネルから第ｐチャンネルに分割したパケットを形成するパケット生成回路を含み、分割転送通知を前記第１チャンネルから第ｐチャンネルのそれぞれに出力し、前記分割されたパケットを前記第１チャンネルから第ｐチャンネル毎に出力する論理回路と、
   分割転送通知コードと前記チャンネル毎に出力された前記パケットとをシリアル信号に変換する第１から第ｐのパラレル／シリアル変換回路と、
   前記第１から第ｐのパラレル／シリアル変換回路からそれぞれ入力されたシリアル信号を対応するチャンネルのシリアル転送路に出力する第１から第ｐの出力回路と、を有し、
   さらに、分割転送であることを設定する設定記憶装置と、
   第１から第ｐのそれぞれのチャンネルに対応した分割転送通知コードを生成し、前記分割転送通知コードをパラレル／シリアル変換回路に出力する第１から第ｐの特殊コード生成回路と、を有し、
   前記第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータ転送を行なう場合、
   前記設定記憶装置は入力される多チャンネル分割転送指示信号に基づいて分割転送を示す情報を設定し、
   前記分割転送が設定されている期間は、
   前記パケット生成回路は前記入力されたデータを所定単位ずつ順番に第１チャンネルから第ｐチャンネルに分割したパケットを生成し、
   前記論理回路は前記分割転送通知を前記第１チャンネルから第ｐチャンネルのそれぞれに出力し、前記分割されたパケットを前記第１チャンネルから第ｐチャンネル毎に出力し、
   第１から第ｐの特殊コード生成回路はそれぞれ分割転送通知コードを生成し、
   １チャンネルによるシリアル転送路を介したデータ転送を行なう場合、
   前記設定記憶装置は１チャンネル転送を示す情報を設定し、
   前記１チャンネル転送を示す情報が設定されている期間は、
   前記論理回路は前記入力されたデータを１チャンネルに出力する
   ことを特徴とするデータ転送制御装置。
2. 前記論理回路から出力された、前記分割されたパケットと分割転送通知コードとが入力され、
   前記分割されたパケットをｍビットからｎビットに拡張変換し、前記分割転送通知をｑビットからｎビットの分割転送通知コードに変換し、前記パラレル／シリアル変換回路に出力するエンコード回路を有することを特徴とする請求項１記載のデータ転送制御装置（ｍ，ｎ，ｑは２以上の自然数であって、ｍ＜ｎ， ｑ＜ｎ）。
3. 前記エンコード回路は、前記分割されたパケットを８ビットから１０ビットに８Ｂ１０Ｂ規格に準拠した拡張変換を行い、前記分割転送通知を８Ｂ１０Ｂ規格に規定される特殊コードとして１０ビットに変換することを特徴とする請求項２記載のデータ転送制御装置。
4. 前記分割されたパケットの各チャンネルのデータ量が異なる場合、前記論理回路はデータが少ないチャンネルに、次に転送するデータの位相を整えるコードを挿入することを特徴とする請求項１乃至３記載のデータ転送制御装置。
5. 第１チャンネルから第ｐチャンネルのシリアル転送路を介したデータを受信するデータ転送制御装置であって、
   第１チャンネルから第ｐチャンネルのシリアル転送路からデータをそれぞれ受信する第１から第ｐの受信回路と、
   前記第１から第ｐの受信回路の出力をそれぞれシリアル信号からパラレル信号に変換する第１から第ｐのシリアル／パラレル変換回路と、
   前記第１から第ｐのシリアル／パラレル変換回路から出力されたそれぞれの信号に分割転送通知コードが含まれていることを検出し分割転送検出信号を出力する分割転送通知コード検出回路と、
   第１から第ｐのシリアル／パラレル変換回路の出力信号をそれぞれ第１から第ｐの記憶領域に分けて記憶する記憶手段とを有する論理回路であって、前記分割転送通知コード検出回路から前記分割転送検出信号が入力された場合、第１から第ｐのシリアル／パラレル変換回路の出力信号をそれぞれ第１から第ｐの記憶領域に分けて記憶手段に記憶させ、前記第１チャンネルから第ｐチャンネルのシリアル転送路からそれぞれ受信した前記データを所定単位ずつ順番に並べて出力する論理回路と、
   を有することを特徴とするデータ転送制御装置。
6. 前記第１から第ｐのシリアル／パラレル変換回路から出力された信号が入力され、
   前記入力された信号が特殊コードである場合、前記特殊コードまたは前記特殊コードを変換した信号を前記分割転送通知コード検出回路に出力し、前記入力された信号がデータである場合、該データをｎビットからｍビットにデコードして前記記憶手段に出力するデコード回路を有することを特徴とする請求項５記載のデータ転送制御装置。
7. 前記デコード回路は、データを８Ｂ１０Ｂ規格に準拠して１０ビットから８ビットにデコードし、前記分割転送通知コードを８Ｂ１０Ｂ規格に規定される特殊コードとして入力されることを特徴とする請求項６記載のデータ転送制御装置。
8. 請求項１乃至７記載のデータ転送制御装置を有する電子機器。

Images