CN1667965A

CN1667965A - 数据传输控制装置及电子设备

Info

Publication number: CN1667965A
Application number: CN200510053535.6A
Authority: CN
Inventors: 柴田幸成; 长谷川智良
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-09
Filing date: 2005-03-08
Publication date: 2005-09-14
Anticipated expiration: 2025-03-08
Also published as: JP3780419B2; CN100418335C; US20050201162A1; US7493423B2; JP2005260368A

Abstract

提供一种能够用少量的包种类、实现有效的多路数据传输的数据传输控制装置以及包括该装置的电子设备。所述数据传输控制装置(10)包括：节点，用于输入通过串行传输线路传输的数据；LINK电路(20)，用于将输入的数据按照规定的单位依次分割到第1信道到第p信道，并将已分割的数据以及分割传输通知分别输出给每一个信道；第1到第p的并行/串行转换电路，用于将输出到每一个信道中的数据以及分割传输通知转换成串行信号；及，第1到第p的收发机(30)，用于将分别从第1到第p的并行/串行转换电路输入的串行信号输出到对应信道的串行传输线路。

Description

数据传输控制装置及电子设备

技术领域

本发明涉及一种数据传输控制装置及电子设备。

背景技术

近年来，作为以降低EMI噪声等为目的的接口，LVDS(LowVoltage Differential Signaling)等高速串行传输的接口相继问世。在这种高速串行传输中，发射机电路依靠差动信号(DifferentialSignals)发送已进行串行处理的数据，接收机电路将差动信号进行差动放大，由此实现数据传输。作为这样的高速串行传输的接口，广为人知的有DVI(Digital Visual Interface)等。

在实现这样的高速串行传输的数据传输控制装置中，优选方式是数据传输的规模尽可能小。而另一方面，为了追求适应各种状况并提高数据传输效率，优选方式是被串行传输的包的种类尽可能多。

但是，如果被串行传输的包的种类增加，则数据传输控制装置就必须进行用于处理多个包的复杂处理。为此，数据传输控制装置就必须内置MPU(Micro Processor Unit)等处理器，使数据传输控制装置大规模化。

而且，在将串行传输线路多路化的情况下，可以采取如下构成，即，如图6C所示，将表示在包中这是分割传输的信息包括在包内，如图6A所示，把该包分割到多路后发送。但是，如果传送分割传输信息的信道1比信道2延误发送，那么，已通过信道2接收到的数据还没有与通过信道1接收的数据进行合成就被发送到下一段去了。而且，如图6B所示，还可以采用使表示分割传输下一步要发送的数据的信息预先包括在包内的构成。但是，如果把有关下一步要传输的包的信息包括在包内，既需要进行复杂的处理，又降低数据传输效率、导致电路的结构增大。

发明内容

本发明鉴于上述技术的缺陷而提出，其目的在于提供一种能够以较少的包种类实现高效的多路传输的数据传输控制装置及包括该装置的电子设备。

根据本发明的数据传输控制装置是一种通过第1信道到第p信道(p为大于等于2的自然数)的串行传输线路进行数据传输的数据传输控制装置，包括：节点，输入通过该串行传输线路传输的数据；逻辑电路，将已输入的数据按照规定的单位依次分割到第1信道到第p信道，并把已分割的数据以及分割传输通知分别向每一个信道输出；第1到第p的并行/串行转换电路，用于将已输出至每一个信道的数据和分割传输通知转换成串行信号；及，第1到第p的输出电路，用于将分别从第1到第p的并行/串行转换电路输入的串行信号输出至对应信道的串行传输线路。

根据本发明的数据传输控制装置，由于是将分割至每一个信道的数据和分割传输通知代码向串行传输电路输出，因而，接收装置能够提前进行分割传输通知代码的检测，不会发生数据合成失误的情况。

本发明还涉及一种数据传输控制装置，用于进行通过第1信道到第p信道的串行传输线路的数据传输和进行通过一个信道的串行传输线路的数据传输，其包括：

设定存储装置；

在进行通过第1信道到第p信道的串行传输线路的数据传输时，在该设定存储装置中设定表示分割传输的信息；

在设定分割传输的期间，上述逻辑电路将已输入的数据按照规定的单位依次分割到第1信道到第p信道，并将分割的数据和分割传输通知输出至各信道；

在进行通过上述一个信道的串行传输线路的数据传输时，在上述设定存储装置中设定表示一个信道传输的信息；

在设定表示一个信道传输的信息的期间，上述逻辑电路将已输入的数据输出至上述一个信道。

根据本发明，由于能够设定存储是否进行分割传输，所以，只要是否分割传输不发生变化，即使不输入命令，也能够按照原来的设定维持分割传输或者一个信道传输的状态。

本发明还涉及一种包括编码电路的数据传输控制装置，用于将自逻辑电路输出的、已分割的数据和分割传输通知输入该编码电路，该编码电路将已分割的数据从m位扩展转换成n位，把分割传输通知从q位转换成n位(m，n，q是大于等于2的自然数，m＜n，q＜n)，然后输出至并行/串行转换电路。

根据本发明的数据传输控制装置，将数据和分割通知代码分别扩展成同一位数n，因而能够使数据和分割通知代码不重复地进行编码；可以事先规定在确定分割传输通知代码等特殊代码后，在接收端检测出特殊代码时的处理。而且，为了取得扩展后的代码的极性均衡，数据传输控制装置可使1和0的出现次数大致均匀，或者通过减少一方连续出现的次数，使数据采样的时间相吻合。而且，该数据传输控制装置因为扩展了代码，从而可以利用不应该被传输的伪码的存在进行错误检测，并进行8B10B标准的运行不均衡性之类的错误检测。

本发明涉及一种数据传输控制装置，而且，其上述编码电路对于上述已分割的数据，通过进行基于8B10B标准的扩展变换，把上述已分割好的数据从8位转换成10位；对于上述分割传输通知，通过转换成8B10B标准所规定的特殊代码，把上述分割传输通知转换成10位的。

根据本发明的数据传输控制装置可以利用8B10B标准的编码器。

本发明涉及一种数据传输控制装置，当已分割的各信道的数据量不同时，上述逻辑电路在数据少的信道插入调整接着传输的数据相位的代码。

根据本发明，在数据量少的信道中插入调整相位的代码后进行数据的发送，所以接收装置能够正确地合成从多个信道接收到的数据的顺序。

本发明涉及一种数据传输控制装置，用于接收通过第1信道到第p信道的串行传输线路的数据，包括：第1信道到第p信道的接收电路，用于分别从第1信道到第p信道的串行传输线路接收数据；第1到第p的串行/并行转换电路，用于将第1到第p接收电路的输出分别从串行信号转换成并行信号；分割传输通知代码检测电路，用于检测分割传输通知代码包括在从上述各串行/并行转换电路输出的信号中；及，逻辑电路，用于当上述分割传输通知代码检测电路检测出分割传输通知代码时，将分别从第1信道到第p信道的串行传输线路接收的数据以规定单位依次排列并输出。

根据本发明的数据传输控制装置，可以将与分割传输通知代码同时接收到的数据跨信道依次排列。因此，数据传输控制装置可以使通过发射机依次分割到多个信道中的数据还原。

本发明涉及一种数据传输控制装置，其中，逻辑电路将第1到第p的串行/并行转换电路的输出信号分别分成第1到第p的存储区域，并存储于存储装置中，从上述第1至第p的存储区域按规定单位将信号依次输出。

根据本发明的数据传输控制装置，即使在从信道的接收方面出现不一致的情况，由于将从各信道接收到的数据存储在存储装置中，因而能够准确地进行数据的合成。

本发明的数据传输控制装置还涉及一种包括译码电路的数据传输控制装置，用于：从第1至第p的串行/并行转换电路输出的信号被输入其中；当已输入的信号是特殊代码时，该译码电路就把该特殊代码或者将该特殊代码转换后的信号输出至上述分割传输通知代码检测电路；当已输入的信号是数据时，就把该数据从n位译码为m位(m及n是大于等于2的自然数，m＜n)，然后输出至上述存储装置。

根据本发明的数据传输控制装置，由于能够利用在通过串行传输线路的数据传输中扩展了的数据，从而可以使数据和分割通知代码无重复地进行编码；可以进行预先规定在确定分割传输通知代码等特殊代码并在接收端检测出特殊代码时的处理。另外，为了取得扩展后的代码的极性均衡，可使1和0的出现次数大致均匀，或者通过减少一方连续出现的次数，可使数据采样的时间相吻合。而且，该数据传输控制装置因为扩展了代码，从而可以利用不应被传输的伪码的存在来进行错误检测，或者进行8B10B标准规定的运行不均衡性之类的错误检测。

而且，本发明的数据传输控制装置还涉及一种数据传输控制装置，上述译码电路根据8B10B标准将数据从10位译码成8位，将上述分割传输通知代码作为8B10B标准所规定的特殊代码而输入。

根据本发明的数据传输控制装置可以利用8B10B标准的译码器。

而且，本发明的电子设备涉及包括上述任何一种数据传输控制装置的电子设备。

根据本发明的电子设备能够以较小的电路规模输入输出由良好效率的多信道构成的串行数据。

附图说明

图1是根据本发明实施例的数据传输控制装置以及连接状态的构成例；

图2是根据本发明实施例的数据传输控制装置(主机)的构成例；

图3是根据本发明实施例的数据传输控制装置(目标侧)的构成例；

图4是根据本发明实施例的信号处理流程图；

图5是图5A、图5B根据本发明实施例的信号构成例，图5C是根据本发明实施例的包的构成例；及

图6表示图6A、图6B为现有技术的信号构成例，图6C为现有技术的包的构成例。

具体实施方式

下面，对根据本发明的优选实施例进行详细地说明。而且，以下描述的本实施例并不用于限制权利要求书所记载的本发明的内容，并且，也不必将以本实施例来说明的构成的全部作为本发明必要的解决手段。

1.数据传输控制装置的构成

图1是根据本实施例的数据传输控制装置(总线桥装置、接口装置)的构成例。而且，本实施例的数据传输控制装置并不限于图1的构成。例如，或省略图1的电路模块的一部分、或变更电路模块之间的连接方式，也可以增加与图1不同的电路模块来构成数据传输控制装置。而且，例如，再设置除CH1、CH2之外的信道、或者将各个信道设置在来自于主机的单一方向、或者省去目标侧的数据传输控制装置40中的接口电路70，也可以构成数据传输控制装置也行。而且，也可以例如在主机侧的数据传输控制装置10上设置接口电路、或者分别设置多个LINK电路20和收发机30。而且，在本实施例中，主机侧是时钟供给侧，目标侧是将所供给的时钟作为系统时钟使用而工作的一侧。

数据传输控制装置10、40通过由串行总线构成的多个信道CH1、CH2的串行传输进行数据传输。更具体地说，数据传输控制装置10、40通过电流驱动(或电压驱动)串行总线的差动信号线(Differential Signal Lines)来进行数据的发送和接收。

主机侧的数据传输控制装置10包括进行连接层处理的LINK电路20(连接层电路)。LINK电路20生成发送给通过串行总线连接的数据传输控制装置40(广义地说是对方装置)的包(写请求包，读请求包)。而且，LINK电路20指示收发机30发送已经生成的请求包，换句话说，LINK电路20启动并实施发送处理。另外，在进行分成多个信道的传输(以下表述为多路分割传输或者分割传输)时，LINK电路20指示收发机30分成多路传输。

主机侧的数据传输控制装置10包括进行物理层处理的收发机30(物理层电路)。收发机30实施将LINK电路20所指示发送的请求包发送至通过串行总线连接的数据传输控制装置40的处理。在进行多路分割传输时，收发机30通过多个串行总线向数据传输控制装置40进行发送。

而且，收发机30还进行来自目标侧的数据传输控制装置40的请求包的信号接收处理。在这种情况下，LINK电路60解析收到的请求包并进行连接层(处理层)处理。

目标侧的数据传输控制装置40包括进行物理层处理的收发机50(物理层电路)。收发机50实施接收来自通过串行总线连接的数据传输控制装置10(广义地说是对方装置)的请求包的处理。而且，收发机50还实施向数据传输控制装置10发送请求包的信号发送处理。在这种情况下，LINK电路60生成要发送的请求包、并指示收发机50发出已经生成的请求包。

目标侧的数据传输控制装置40包括进行连接层处理的LINK电路60(连接层电路)。LINK电路60解析收发机50收到的请求包并进行连接层(处理层)的处理。

目标侧的数据传输控制装置40包括接口电路70。接口电路70是用于通过与串行总线不同的总线(并行总线)来进行数据传输的电路。作为这样的总线，如下所述，有实现RGB接口(广义上为流接口)的总线、实现MPU接口(广义上为指令/数据接口)的总线等。通过设置接口电路70，数据传输控制装置40就可以具备了所谓的总线桥的功能。

而且，以下，为了简化说明，虽然对主机侧的数据传输控制装置10向目标侧的数据传输控制装置40发送请求包时的实施例的构成及动作进行说明，但是，目标侧的数据传输控制装置40向主机侧的数据传输控制装置10发送请求包时的构成以及动作也与此相同。

2.主机的LINK电路的构成例

主机侧的LINK电路20的构成例如图2所示。然而，本实施例的LINK电路20并不限于图2所示的构成，也可以省略图2的电路模块的一部分、或变更电路模块之间的连接形态、或增加不同的电路模块。

在图2中，包括于LINK电路20中的包生成电路21是生成从多个信道CH1、CH2用的串行总线进行传输的包的电路。包生成电路21根据从CPU 11输入的数据、存储在设定寄存器22中的信息以及来自CPU 11的指示，生成由数据区域和控制区域构成的包。而有关包的详细内容如后所述。

在图2中，包括于LINK电路20中的设定寄存器(广义上为存储装置)22存储数据传输控制装置10的设定信息。更具体地说，所谓设定信息是，例如设定各信道CH1、CH2分别是有效或无效信息、是否进行多路分割传输、串行总线超时时间等的设定信息、LINK电路的端口的设定信息等。还可进一步设置状态寄存器，用于存储表示临时存储包的FIFO(广义上为存储装置，图中未示出)的起始地址、结束地址的指示(位置)信息和数据传输控制装置的状态信息。

当从CPU 11向LINK电路20输入CH1传输指示、CH2传输指示、多路分割传输指示时，设定寄存器22就设定CH1以及CH2为有效以及是进行分割传输。在被设定寄存器22设定为分割传输时，LINK电路20向收发机电路30输出分割传输通知。分割传输通知比如作为4位的并行信号被输入到特殊代码生成电路31a-2、31b-2。

接着，数据一旦被输入，包生成电路21就生成包。LINK电路20则将所生成的包分割到多个信道CH1、CH2，然后输入到收发机30。或者，包生成电路21在分割到多个信道CH1、CH2中的状态下生成包后，再将它们输入到收发机30。已分割的包例如作为8位的并行信号被输入到数据编码电路31a-1、31b-1。

3.主机的收发机的构成例

主机侧的收发机30的构成例如图2所示。而且，本实施例的收发机30并不限于图2所示的构成，也可以省略图2所示的电路模块的一部分、或变更电路模块之间的连接形态、或增加不同的电路模块。

在图2中，收发机30所包括的8B/10B编码电路31a包括数据编码电路(数据扩展电路)31a-1和特殊代码生成电路31a-2。另外，收发机30所包括的8B/10B编码电路31b包括数据编码电路(数据扩展电路)31b-1和特殊代码生成电路31b-2。

已分割的包中，作为信道1用而被输出的数据被输入到数据编码电路31a-1，经扩展位宽的转换后输出。例如，数据编码电路31a-1把8位宽的输入代码转换成10位宽的输出代码。在这里，对于一种输入代码可以预先准备正和负等两种以上的输出代码，使数据编码电路31a-1构成为正代码和负代码交替输出。这样，如果预先准备了两种以上的输出代码，例如，当信号接收侧的数据传输控制装置40从信道1用的串行信号线没有交替接收到正代码和负代码时，就可以认为是信号接收错误。另外，数据编码电路31b-1也和31a-1一样进行为信道2所用的数据转换。另外，数据转换也可以是8B/10B标准所规定的转换。

特殊代码生成电路31a-2生成如分割传输通知代码、引导码(preamble code)、开始代码和中止代码等特殊代码，并发送到并行/串行转换电路33a。在这里，特殊代码也可以采用以与数据编码电路31a-1的输出一样的位宽来输出的构成。另外，作为具有一种意义的特殊代码，也可以采用预先准备有正和负等两种以上的代码并交替输出正代码和负代码的构成。另外，特殊代码也可以是8B/10B标准规定的10位的特殊代码。而且，8B/10B编码电路31a也可以被配置成用于将数据编码电路31a-1的输出和特殊代码生成电路31a-2的输出输出到并行/串行转换电路33a。也可以使输出的代码成为相互交替排列正代码和负代码的构成。而且，特殊代码生成电路31b-2与特殊代码生成电路31a-2一样，进行为信道2所用的特殊代码的生成。

在图2中，收发机30所包括的PLL电路(广义上，是时钟供给电路)32向并行/串行转换电路33a、33b和时钟差动输出电路(广义上，为时钟输出电路)提供递增时钟。这里，所谓递增时钟，是把提供给8B/10B编码电路31a、31b的基准时钟递增了的时钟。例如，如果将把基准时钟递增10倍的递增时钟提供给并行/串行转换电路33a、33b，并行/串行转换电路33a、33b就能够把以基准时钟输入的10位宽的并行数据每输入一次就转换成串行数据，并通过输出电路34a、34b向数据传输控制装置40输出。而且，收发机30依靠把递增时钟通过CLK差动输出电路35输出到数据传输控制装置40，从而数据传输控制装置40就可以利用作为串行数据采样时钟的递增时钟，该串行数据是从信道1用和信道2用的各自的串行信号线输入的。

在图2中，收发机30所包括的并行/串行转换电路33a把从8B/10B编码电路31a输入的信道1用的并行数据转换成串行数据并输出到输出电路34a。对于信道2用的数据，并行/串行转换电路33b与并行/串行转换电路33a一样，向输出电路34b输出串行数据。

4.目标侧的收发机的构成例

目标侧的收发机50的构成例如图3所示。而且，本实施例的收发机50并不限于图3所示的构成，也可以省略图3所示的电路模块的一部分、或设置在LINK电路60中、或变更电路模块之间的连接形态，或增加不同的电路模块。

图3的目标侧的收发机50包括输入电路(狭义上，为CH1差动输入电路51a、CH2差动输入电路51b)、时钟输入电路(狭义上，为时钟差动输入电路52)、串行/并行转换电路53a、53b、和8B/10B译码电路54a、54b。通过CH1差动输入电路51a，把作为信道1接收到的数据从差动信号转换成单线的信号(single linesignal)，并输入到串行/并行转换电路53a。

时钟则通过时钟差动输入电路52从差动时钟转换成单线时钟，并输入到串行/并行转换电路53a。而且，收发机还可以采用使得将该时钟作为用于目标的工作时钟提供给每个工作模块的构成。而且，关于时钟的提供，也可以采用分频为适合提供对象的频率后提供的构成。

串行/并行转换电路53a把时钟作为采样时钟来输入，将从CH1差动输入电路51a输入的串行信号转换成并行信号(比如10位宽)并输出。串行/并行转换电路53a输出的并行信号被输入到8B/10B译码电路54a，在特殊代码检测电路54a-2中，检测特殊代码，对应于特殊代码的信号就从收发机50输出。串行/并行转换电路53a输出的并行信号中的非特殊代码的代码，由数据译码电路54a-1译码。译码也可以将在主机的数据编码电路31a-1所作的转换作为还原的译码。

串行/并行转换电路53b、数据译码电路54b-1、特殊代码检测电路54b-2与上述相同，执行关于信道2的信号处理。另外，收发机50并不限于图3所示的构成，它可以省掉局部构成，或者包括在LINK电路60中。例如，在输入非差动输入的单线信号输入的场合，可以省去差动输入电路51a、51b和时钟差动输入电路52而构成。另外，采样时钟也可以由目标侧生成这样构成，并且还可以省去时钟输入电路52。

5.目标侧的LINK电路

图3中的目标侧的LINK电路60包括存储装置(FIFO 61a、61b，也可以不局限于FIFO，是RAM等)、多路分割传输通知代码检测电路62、进行包解析和包标题数据的分离及信道合成的逻辑电路63以及处理电路64。而且，本实施例的LINK电路60并不限于图3所示的构成，图3的电路模块的一部分也可以省略掉或设置在LINK电路60中，可以改变电路模块之间的连接关系，或增加不同的电路模块。例如，也可以是把存储装置(FIFO 61a、61b)设置在LINK电路60之外，由LINK电路60访问存储装置的构成。

在图3的LINK电路60中，作为信道1，从收发机50输入的并行数据被输入到FIFO 61a。而且，作为信道2，从收发机50输入的并行数据被输入到FIFO 61b。对应于收发机的特殊代码检测电路54a-2、54b-2所检出的特殊代码的信号被输入到多路分割传输通知代码检测电路62。

多路分割传输通知代码检测电路62在检出对应于特殊代码的信号是分割传输通知代码时，把分割传输通知信号输出到逻辑电路63。逻辑电路63在输入了分割传输通知信号时，就从FIFO 61a、FIFO 61b交替读出数据，由分割到信道1、信道2并被传输的信号进行包的合成(再生)。包被分割到信道1和信道2并被传输。对此，由于分割传输通知代码是从信道1和信道2两方面传输而来(例如图5A的CH1和CH2、图5B的CH1和CH2)，所以，在一方的信道的传输发生延迟时，逻辑电路63能够从另一方信道检测分割传输通知代码，并等待来自延迟的信道的分割包并再进行包的合成(再生)。就本实施例而言，FIFO 61a、61b的容量能够分别存储25纳秒的从信道1、信道2传输的数据，但是，如果分别扩大FIFO61a、61b的存储容量，即使是在信道间延迟时间差大于25纳秒，也能够合成包。在本实施例中，LINK电路60的动作时钟为40MHz，FIFO 61a、61b的存储容量为1个时钟周期25纳秒的存储容量。

处理电路64进行将已合成好的包输出到后段的接口电路70的处理。

6.信号处理流程

对于图4所示的信号处理流程中的发送机流程，当“多路分割传输”通知到设定寄存器22并进行设定时(步骤1)，数据被分割到多个信道，分别进行传输(步骤3)。当设定“设定寄存器22的设定为非多路分割传输”时，或者设定为“一个信道传输时”，就从一方信道(例如CH1)传输数据(步骤2)。

对于图4所示的信号流程中的接收机流程，接收机将从各信道接收到的数据存储在FIFO 61a、61b中(步骤4)。接收机对收到的信号中是否含有多路分割传输通知代码进行判断(步骤5)，当包括多路分割传输通知代码时(在设定分割传输的期间)，将包分别存储在FIFO 61a、61b中，一直存储分割包直到可以将包进行信道合成(再生)时刻(步骤7)。接收机直到能够进行包的信道合成之时，在数据被存储到FIFO 61a、61b中后，利用交替地从CH1、CH2输出数据，从而能够输出分割前的包。接收机把经合成而再生的分割前的包输出到接口电路70(步骤8)。在步骤5中，当信号中不含多路分割传输通知代码(在设定表示一个信道传输的信息的期间)时，将一方信道的包输出到应用接口电路70，或者输出到内部设定用存储装置(步骤6)。

7.信号·包的构成

已进行多个信道分割传输时的信号·包构成如图5A、图5B、图5C所示。图5A是在信道1(CH1)、信道2(CH2)中分割传输时的信号构成。引导PLE是用于在串行/并行转换电路33a中调整数据采样时间的信号，并被传输到每一个信道。分割传输通知代码是通知“是多个信道分割传输”的代码。因为各信道都输入了分割传输通知代码，因此，即使在一方信道的传输延迟的情况下，LINK电路60也能够检出代码、合成包。包数据是已分割的数据。更具体地讲，包数据是如图5C所示的构成，按照每个规定的单位被交替分割到信道1和信道2中进行传输。而且，分割单位是按1个字节＝8位，也可以采用将8位扩展变换，以10位为单位、通过串行接口在主机与目标侧之间传输的构成。而且，主机通过在各信道插入停止代码STOP，把已分割的每个信道的包的发送已经结束的信息通知目标侧。

图5B表示比图5A更重视实时性的信号的构成。该信号可以用于庞大量的传输。图5B的信号在插入伪码这一点上与图5A的信号不同。在信道1的分割包比信道2的分割包多时，主机通过在信道2中插入伪码，从而能够调整传输的字节数。而且，因为接收到的伪码被特殊代码检测电路54a-2、54b-2识别成包，所以目标侧能够去除伪码而进行包的合成。这样，后段的接口电路70并没有接收到空代码。而且，在图5A所示的包发送之后或者停止代码STOP之后的空闲期间(IDLE)，主机方就可以对包括来自延迟信道的分割包进行包的合成。

8.电子设备

可以把图2以及图3所示的电路装入电子设备。例如，使主机侧的CPU 11发挥作为手机的应用处理器的功能，也可以使目标侧的接口电路70和液晶驱动器等显示驱动器连接。也可以是把串行信号线CH1、CH2、时钟信号线CLK布线于折叠式或者旋转式手机的折叠部分或者旋转部分这样的构成。这样，与使用并行接口相比，布线的数量减少，并且可以有利于折叠部分或者旋转部分的小型化和扩大使用范围。而且，这样能够实现比一个信道传输速率更高的数据传输。而且，也可以采用在目标侧的接口电路70连接于基带引擎或者照相机的构成。

当然，本发明并不局限于上述实施例所描述的内容，可以采用各种各样的变形。例如，也可以采用在主机设置串行接口的接收机、在目标侧设置串行接口的发送机的构成。另外，在说明书或者附图的描述中，作为狭义或同义的用语而被引用的用语，也可以置换成说明书或附图的其它描述中广义或同义的用语。

Claims

1.一种数据传输控制装置，用于通过从第1信道至第p信道的串行传输线路进行数据传输，其中，p是大于等于2的自然数，其特征在于，包括：

节点，用于输入通过所述串行传输线路传输的数据；

逻辑电路，用于将输入的数据按照规定的单位依次分割到第1信道到第p信道中，并将已分割的数据以及分割传输通知输出到每一个信道；

第1到第p的并行/串行转换电路，用于将输出至每一个信道的所述数据以及所述分割传输通知转换成串行信号；以及

第1到第p的输出电路，用于将分别从所述第1到第p的并行/串行转换电路输入的串行信号输出到对应信道的串行传输线路。

2.根据权利要求1所述的数据传输控制装置，其特征在于：

所述数据传输控制装置用于进行通过所述第1信道到第p信道的串行传输线路的数据传输和通过一个信道的串行传输线路的数据传输；

所述数据传输控制装置还包括设定存储装置；

当执行通过所述第1信道到第p信道的串行传输线路的数据传输时，在所述设定存储装置中设定表示分割传输信息的信息；

在设定所述分割传输的期间，所述逻辑电路将所述输入的数据按照规定的单位依次分割到第1信道到第p信道，将已分割的数据以及分割传输通知分别输出到每一个信道；

当进行通过所述一个信道的串行传输线路的数据传输时，在所述设定存储装置中设定表示一个信道传输的信息；

在设定表示所述一个信道传输的信息的期间，所述逻辑电路将所述输入数据输出到所述一个信道中。

3.根据权利要求1所述的数据传输控制装置，其特征在于，包括编码电路，将从所述逻辑电路输出的、所述分割数据和分割传输通知输入到所述编码电路；将所述分割数据从m位扩展转换成n位，把所述分割传输通知从q位转换成n位，其中，m、n、q是大于等于2的自然数，且m＜n、q＜n，并输出至所述并行/串行转换电路。

4.根据权利要求3所述的数据传输控制装置，其特征在于：所述编码电路，对于所述已分割的数据，通过进行基于8B10B标准的扩展变换，将所述分割数据从8位转换成10位；对于所述分割传输通知，通过转换成8B10B标准所规定的特殊代码，将所述分割传输通知转换成10位。

5.根据权利要求1至4中任一所述的数据传输控制装置，其特征在于：当所述已分割的各信道的数据量不同时，所述逻辑电路在数据少的信道中插入调整接着传输的数据相位的代码。

6.一种数据传输控制装置，用于接收通过第1信道到第p信道的串行传输线路的数据，其特征在于，包括：

第1到第p的接收电路，用于分别从第1信道到第p信道的串行传输线路接收数据；

第1到第p的串行/并行转换电路，用于将所述第1到第p的接收电路的输出分别从串行信号转换成并行信号；

分割传输通知代码检测电路，用于检测在从所述各串行/并行转换电路输出的信号中包括分割传输通知代码；以及

逻辑电路，当所述分割传输通知代码检测电路检测出分割传输通知代码时，将分别从第1信道到第p信道的串行传输线路接收到的所述数据以规定的单位依次排列并输出。

7.根据权利要求6所述的数据传输控制装置，其特征在于：所述逻辑电路将第1到第p的串行/并行转换电路的输出信号分成第1到第p存储区域，并存储于存储装置中，从所述第1至第p的存储区域按规定单位将信号依次输出。

8.根据权利要求7所述的数据传输控制装置，其特征在于：包括译码电路，从所述第1至第p的串行/并行转换电路输出的信号输入到所述译码电路；

当输入的信号是特殊代码时，所述译码电路就将所述特殊代码或者将所述特殊代码转换后的信号输出至所述分割传输通知代码检测电路，当所述输入的信号是数据时，所述译码电路将有关数据从n位译码为m位，其中，m及n是大于等于2的自然数，m＜n，并输出至所述存储装置。

9.根据权利要求8所述的数据传输控制装置，其特征在于：所述译码电路根据8B10B标准将数据从10位译码成8位，输入作为8B10B标准所规定的特殊代码的所述分割传输通知代码。

10.一种电子设备，包括权利要求1或者权利要求6所述的数据传输控制装置。