WO2018130045A1 - 数据传输装置及方法、喷墨打印系统 - Google Patents

数据传输装置及方法、喷墨打印系统 Download PDF

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WO2018130045A1
WO2018130045A1 PCT/CN2017/116251 CN2017116251W WO2018130045A1 WO 2018130045 A1 WO2018130045 A1 WO 2018130045A1 CN 2017116251 W CN2017116251 W CN 2017116251W WO 2018130045 A1 WO2018130045 A1 WO 2018130045A1
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receiving
output
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李伟波
韩业实
瞿浩正
马晋
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深圳华云数码有限公司
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
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    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/12—Digital output to print unit, e.g. line printer, chain printer
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    • G06F3/1202—Dedicated interfaces to print systems specifically adapted to achieve a particular effect
    • G06F3/1203—Improving or facilitating administration, e.g. print management
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    • G06F3/1201—Dedicated interfaces to print systems
    • G06F3/1223—Dedicated interfaces to print systems specifically adapted to use a particular technique
    • G06F3/1236—Connection management

Definitions

  • the present application relates to the field of data transmission, and in particular, to a data transmission device and method, and an inkjet printing system.
  • FPGA Field-Programmable Gate Array
  • the present application provides a data transmission device and method, an inkjet printing system, and proposes a high-speed synchronous data transmission method from an FPGA to an FPGA, which can realize a unidirectional data transmission speed of 10 Mbps or more, and can be in the same data. Different types of data are sent on the channel.
  • a data transmission apparatus includes an output circuit and a receiving circuit, where the output circuit includes:
  • a first FPGA chip disposed on the output circuit, and configured to output a TTL level signal corresponding thereto after receiving data that needs to be transmitted;
  • a differential signal generator disposed on the output circuit, and connected to the first FPGA chip, configured to receive a TTL signal output by the first FPGA chip and convert it into a high-speed differential signal and output the same;
  • the receiving circuit includes:
  • a differential signal conditioner disposed on the receiving circuit, and coupled to the differential signal generator, configured to receive the high-speed differential signal output by the differential signal generator and convert it into a TTL level signal;
  • the second FPGA chip is disposed on the receiving circuit and is connected to the differential signal adjuster for collecting the TTL level signal converted by the differential signal conditioner.
  • the first FPGA chip comprises:
  • a data matching module configured to output data that needs to be transmitted according to a category and a rate
  • a data sending matching module connected to the data matching module, for matching and outputting the data output by the data matching module after receiving the data
  • a data output module coupled to the data sending and matching module and the data matching module, configured to output a TTL level signal after receiving the data sent by the data sending matching module and the data matching module;
  • the second FPGA chip includes:
  • a data receiving module coupled to the data output module, configured to receive a TTL level signal output by the data output module
  • the data analysis module is connected to the data receiving module, and is configured to parse the TTL level signal received by the data receiving module and output data corresponding to the state.
  • the first FPGA chip further includes:
  • the rate selection module is coupled to the data matching module, the data transmission matching module, and the data output module for performing rate selection.
  • the TTL level signal includes a DSYNC signal, a DSCLK signal, a CMD signal, and a DATA signal;
  • the data output module includes a DSYNC output for outputting a DSYNC signal, a DSCLK output for outputting a DSCLK signal, a CMD output for outputting a CMD signal, and a DATA output for outputting a DATA signal;
  • the data receiving module includes a DSYNC receiving end for receiving a DSYNC signal, a DSCLK receiving end for receiving a DSCLK signal, a CMD receiving end for receiving a CMD signal, and a DATA receiving end for receiving a DATA signal.
  • the data sending matching module includes:
  • a command sending matching unit connected to the data matching module and the data output module, for matching and outputting the CMD signal outputted by the data matching module after bit matching;
  • a data sending matching unit connected to the data matching module and the data output module, for matching and outputting the DATA signal output by the data matching module after bit matching;
  • the data receiving module includes:
  • a command receiving unit connected to the data parsing module and the differential signal adjuster, configured to receive the CMD signal converted by the differential signal conditioner and output the same to the data parsing module;
  • a data receiving unit coupled to the data parsing module and the differential signal adjuster, for receiving and outputting the DATA signal converted by the differential signal regulator to the data parsing module.
  • the number of the command sending matching unit and/or the data sending matching unit is multiple;
  • the number of the command receiving unit and/or the data receiving unit is plural.
  • the data matching module includes:
  • the data category switching unit is connected to the data transmission matching module for switching the transmission category of the data to be transmitted and outputting the data.
  • an inkjet printing system comprising the data transmission device.
  • a data transmission method including:
  • the differential signal generator Receiving, by the differential signal generator, the TTL signal output by the first FPGA chip and converting it into a high-speed differential signal and outputting the signal;
  • the TTL level signal converted by the differential signal conditioner is acquired by the second FPGA chip.
  • the first FPGA chip includes a data matching module, a data transmission matching module, and a data output module;
  • the second FPGA chip includes a data receiving module and a data parsing module;
  • Receiving, by the first FPGA chip, data that needs to be transmitted and outputting a TTL level signal corresponding thereto including:
  • Data that needs to be transmitted is matched by the data matching module according to the category and the rate, and then output;
  • the second FPGA chip Collecting, by the second FPGA chip, the TTL level signal converted by the differential signal conditioner, including:
  • the technical solution provided by the embodiment of the present application can generate the following beneficial effects: through the first FPGA
  • the chip receives the data to be transmitted and outputs a TTL level signal corresponding thereto; receives the TTL signal output by the first FPGA chip through the differential signal generator and converts the signal into a high-speed differential signal, and outputs the signal through the differential signal conditioner
  • the high-speed differential signal output by the differential signal generator is converted into a TTL level signal; and the TTL level signal converted by the differential signal conditioner is acquired by the second FPGA chip.
  • the scheme can achieve one-way data transmission speed of more than 10 Mbps, and can transmit different types of data on the same data channel.
  • FIG. 1 is a block diagram of a data transmission apparatus according to an exemplary embodiment of the present application.
  • FIG. 2 is a timing diagram of data transmission according to an exemplary embodiment of the present application.
  • FIG. 3 is a block diagram of a first FPGA chip of a data transmission device according to an exemplary embodiment of the present application.
  • FIG. 4 is a block diagram of a first FPGA chip of another data transmission device according to an exemplary embodiment of the present application.
  • FIG. 5 is a block diagram of a second FPGA chip of a data transmission device according to an exemplary embodiment of the present application.
  • FIG. 6 is a diagram showing another data transmission device according to an exemplary embodiment of the present application. A block diagram of two FPGA chips.
  • FIG. 7 is a block diagram of a first FPGA chip of another data transmission apparatus according to an exemplary embodiment of the present application.
  • FIG. 8 is a block diagram of a data transmission matching module of a data transmission apparatus according to an exemplary embodiment of the present application.
  • FIG. 9 is a block diagram of a data receiving module of a data transmission device according to an exemplary embodiment of the present application.
  • FIG. 10 is a block diagram of a data matching module of a data transmission apparatus according to an exemplary embodiment of the present application.
  • FIG. 11 is a flowchart of a data transmission method according to an exemplary embodiment of the present application.
  • Embodiments of the present disclosure provide a data transmission apparatus and method, an inkjet printing system, for achieving a unidirectional data transmission speed of 10 Mbps or more, and different types of data can be separately transmitted on the same data channel.
  • FIG. 1 is a block diagram of a data transmission apparatus according to an exemplary embodiment of the present application.
  • the data transmission device includes an output circuit A and a receiving circuit B; the output circuit A includes:
  • the first FPGA chip 1 is disposed on the output circuit A and is configured to output a TTL level signal corresponding thereto after receiving data that needs to be transmitted.
  • the differential signal generator 2 is disposed on the output circuit A and is connected to the first FPGA chip 1 for receiving the TTL signal output by the first FPGA chip 1 and converting it into a high-speed differential signal and outputting That is, the function of the differential signal generator 2 is to convert the TTL signal output from the first FPGA chip 1 into a high-speed differential signal that facilitates long-distance transmission.
  • the receiving circuit B includes:
  • a differential signal conditioner 3 disposed on the receiving circuit B, and connected to the differential signal generator 2, for receiving the high-speed differential signal output by the differential signal generator 2 and converting it into a TTL level signal That is, the differential signal demodulator 3 acts as a corresponding signal demodulating device, and converts the received high-speed differential signal into a TTL signal for the second FPGA chip 4 to perform acquisition.
  • the second FPGA chip 4 is disposed on the receiving circuit B and is connected to the differential signal conditioner 3 for collecting the TTL level signal converted by the differential signal regulator.
  • FIG. 3 is a block diagram of a first FPGA chip of a data transmission device according to an exemplary embodiment of the present application.
  • FIG. 4 is a block diagram of a first FPGA chip of another data transmission device according to an exemplary embodiment of the present application.
  • the first FPGA chip 1 includes:
  • the data matching module 11 is configured to output data that needs to be transmitted according to the category and rate, and in the embodiment shown in FIG. 4, the data matching module 11 is FRAM_CTRL, and the FRAM_CTRL is responsible for the data category to be transmitted and Rate, etc. are matched.
  • the data sending and matching module 12 is connected to the data matching module 11 for matching and outputting the data output by the data matching module 11 in a bitwise manner; in the embodiment shown in FIG.
  • the transmit matching module 12 is a CMD_FRAM and a DATA_FRAM.
  • the CMD_FRAM and the DATA_FRAM are actually two identical data transmission matching modules for transmitting data by bit matching; in the life and death shown in FIG. 4, ADDR And the STATE signal is used to generate a CMD signal. It can be understood that the architecture of the first FPGA chip 1 can arbitrarily expand the number of channels for transmitting data (the data transmission matching module 12).
  • a DATA1_FRAM can be added, and the output is increased by one.
  • DATA1 signals It should be noted that for each additional data channel, a set of twisted pairs should be added accordingly.
  • the data output module 13 is connected to the data transmission matching module 12 and the data matching module 11 for outputting a TTL level signal after receiving the data output by the data transmission matching module 12 and the data matching module 11.
  • the data output module 13 is DATA_OUT for outputting a CMD signal, a DATA signal, a DSYNC signal, and a DCLK signal TTL level signal.
  • FIG. 5 is a block diagram of a second FPGA chip of a data transmission device according to an exemplary embodiment of the present application.
  • FIG. 6 is a block diagram of a second FPGA chip of another data transmission device according to an exemplary embodiment of the present application.
  • the second FPGA chip 4 includes:
  • the data receiving module 41 is connected to the data output module 13 for receiving the TTL level signal output by the data output module 13; in the embodiment shown in FIG. 6, the data receiving module 41 includes CMD_RECIVE, DATA_RECIVE And the two are the same two data receiving modules, except that the logically received TTL level signal is divided into two categories: CMD signal and DATA signal. It can be understood that, corresponding to the first FPGA chip 1 (transmitting end), if the first FPGA chip 1 adds a channel for transmitting data (data transmission matching module 12), the second FPGA chip 4 needs to add one data. Receive channel (data receiving module 41).
  • the data analysis module 42 is connected to the data receiving module 41 for parsing the TTL level signal received by the data receiving module 41 and outputting data corresponding to the state.
  • the data parsing module 42 is DATE_DEV, and the DATE_DEV is responsible for parsing the CMD signal into COMMAND and ADDR and outputting the DATA data of the corresponding state; wherein, the CMD signal is divided into three parts according to the functional structure: Command (COMMAND), address (ADDR), and type of data transmitted this time (STATE).
  • FIG. 7 is a block diagram of a first FPGA chip of another data transmission device according to an exemplary embodiment of the present application.
  • the first FPGA chip 1 further includes:
  • the rate selection module 14 is connected to the data matching module 11, the data sending and matching module 12, and the data output module 13 for performing rate selection, thereby implementing different The transmission characteristics of data at different rates.
  • the rate selection module 14 is SPEED_SELECT and is responsible for the generation of the transmission rate DCLK.
  • FIG. 2 is a data transmission sequence diagram according to an exemplary embodiment of the present application.
  • the protocol stipulates that four signals are used for data transmission (the data transmission of any length under the division and definition architecture of the four signals is within the protection scope of the present application), that is, the TTL power
  • the following four signals are included in the flat signal:
  • DSYNC signal The sync signal, also known as DSYNC in Figure 1 and Figure 2, is low in the idle state and high during data transfer.
  • DSCLK signal The clock signal, that is, the DSCLK marked in Figure 1 and Figure 2, the DSCLK signal is low in the idle state.
  • the DSYNC signal goes high, it starts to oscillate with a duty cycle of 50% to ensure a transmission process. Contains 32 falling edges; understandably, its clock rate can be customized based on the data being sent.
  • the data signal that is, the DATA signal marked in Figure 1 and Figure 2, the DATA signal switches data at the rising edge of the DSCLK signal, and the data is stable when the falling edge of the DSCLK signal.
  • the payload is useful data and the single transfer is 32 bits.
  • CMD signal command and status signal, that is, the CMD labeled in Figure 1 and Figure 2, the CMD signal switches data on the rising edge of the DSCLK signal, and keeps the data stable on the falling edge of the DSCLK signal.
  • the CMD signal is divided into three parts according to the functional structure: the command (COMMAND), the address (ADDR), and the type of the transmitted data (STATE).
  • COMMAND The command signal sent by the data transmitting end to the data receiving end, which occupies 2 bytes.
  • ADDR The board-level address of the data sender, which is 1 byte.
  • STATE The type of this frame data, which is 1 byte.
  • the data output module 13 includes a DSYNC output for outputting a DSYNC signal (an output position of the DSYNC signal in FIG. 1), and a DSCLK output for outputting a DSCLK signal (in FIG. 1).
  • the data receiving module 41 includes a DSYNC receiving end for receiving a DSYNC signal (a receiving position of the DSYNC signal in FIG. 1), a DSCLK receiving end for receiving the DSCLK signal (a receiving position of the DSCLK signal in FIG. 1), and is for receiving The CMD receiving end of the CMD signal (the receiving position of the CMD signal in Fig. 1), and the DATA receiving end (the receiving position of the DATA signal in Fig. 1) for receiving the DATA signal.
  • the CMD receiving end receiving the CMD signal distinguishes the data source according to the ADDR in the CMD signal, and distinguishes the data type according to the STATE.
  • FIG. 8 is a block diagram of a data transmission matching module of a data transmission apparatus according to an exemplary embodiment of the present application.
  • the data sending and matching module 12 includes:
  • the command sending matching unit 121 is connected to the data matching module 11 and the data output module 13 for matching and outputting the CMD signal outputted by the data matching module 11 in a bitwise manner;
  • the data transmission matching module 12 is a CMD_FRAM.
  • the data transmission matching unit 122 is connected to the data matching module 11 and the data output module 13 for matching and outputting the DATA signal output by the data matching module 11 in a bitwise manner;
  • the data transmission matching module 12 is a DATA_FRAM.
  • FIG. 9 is a block diagram of a data receiving module of a data transmission device according to an exemplary embodiment of the present application.
  • the data receiving module 41 includes:
  • the command receiving unit 411 is connected to the data parsing module 42 and the differential signal adjuster for receiving the CMD signal converted by the differential signal conditioner and outputting the same to the data parsing module 42;
  • the data receiving module 41 is CMD_RECIVE.
  • a data receiving unit 412 connected to the data parsing module 42 and the differential signal tone
  • the node is configured to receive the DATA signal converted by the differential signal conditioner and output it to the data parsing module 42.
  • the data receiving module 41 is DATA_RECIVE.
  • the number of the command sending matching unit 121 and/or the data sending matching unit 122 is multiple; that is, the architecture of the first FPGA chip 1 can arbitrarily expand the number of channels for transmitting data (
  • the command transmission matching unit 121 and/or the data transmission matching unit 122) may, for example, add one DATA1_RECIVE and output one more DATA1 signal. It should be noted that for each additional data channel, a set of twisted pairs should be added accordingly.
  • the number of the command receiving unit 411 and/or the data receiving unit 412 is plural. That is, corresponding to the first FPGA chip 1 (transmitting end), if the first FPGA chip 1 adds a channel for transmitting data (command transmission matching unit 121 and/or data transmission matching unit 122), then second The FPGA chip 4 needs to add a data receiving channel (command receiving unit 411 and/or data receiving unit 412).
  • FIG. 10 is a block diagram of a data matching module of a data transmission device according to an exemplary embodiment of the present application.
  • the data matching module 11 includes:
  • the data category switching unit 111 is connected to the data transmission matching module 12 for switching the transmission category of the data to be transmitted and outputting it.
  • the RATE signal in FIG. 4 is used for switching the data transmission category. It is understood that regularly controlling the RATE signal can also implement time division multiplexed data transmission.
  • the foregoing apparatus provided by the embodiment of the present application can realize a unidirectional data transmission speed of 10 Mbps or more, and can separately transmit different types of data on the same data channel.
  • the application also provides an inkjet printing system comprising the data transmission device.
  • the inkjet printing system has the data transmission device capable of achieving a unidirectional data transmission speed of 10 Mbps or more, and can distinguish the beneficial effects of transmitting different types of data on the same data channel.
  • FIG. 11 is a flowchart of a data transmission method according to an exemplary embodiment of the present application.
  • the method can include:
  • Step S10 receiving data that needs to be transmitted through the first FPGA chip 1 and outputting a TTL level signal corresponding thereto;
  • Step S20 receiving the TTL signal output by the first FPGA chip 1 through the differential signal generator 2 and converting it into a high-speed differential signal and outputting the same; that is, the step converting the TTL signal output by the first FPGA chip 1 into a convenient High-speed differential signals transmitted over long distances.
  • Step S30 receiving the high-speed differential signal output by the differential signal generator 2 through the differential signal conditioner 3 and converting it into a TTL level signal; that is, the step converting the received high-speed differential signal into a TTL signal, so that The second FPGA chip 4 performs acquisition.
  • Step S40 collecting, by the second FPGA chip 4, the TTL level signal converted by the differential signal conditioner.
  • the first FPGA chip 1 includes a data matching module 11, a data transmission matching module 12, and a data output module 13; the second FPGA chip 4 includes a data receiving module. 41 and data parsing module 42.
  • the step S10 includes:
  • the data matching module 11 outputs the data to be transmitted according to the category and the rate; in the embodiment shown in FIG. 4, the data matching module 11 is FRAM_CTRL, and the FRAM_CTRL is responsible for the data category to be transmitted and Rate, etc. are matched.
  • the data transmission matching module 12 After the data transmission matching module 12 receives the data output by the data matching module 11, it is bit-matched and output; in the embodiment shown in FIG. 4, the data transmission matching module 12 is CMD_FRAM and DATA_FRAM.
  • CMD_FRAM and DATA_FRAM are actually two identical data transmission matching modules for bit-by-bit matching to transmit data; in the life and death shown in FIG. 4, ADDR and STATE signals are used to generate CMD signals.
  • the architecture of the first FPGA chip 1 can arbitrarily expand the number of channels for transmitting data (the data transmission matching module 12). For example, if the other modules do not change greatly, a DATA1_FRAM can be added, and one output is added. DATA1 signal. It should be noted that for each additional data channel, a set of twisted pairs should be added accordingly.
  • the TTL level signal is output; in the embodiment shown in FIG. 4, the data output module 13 is DATA_OUT for outputting the CMD signal, the DATA signal, the DSYNC signal, and the DCLK signal TTL. Flat signal.
  • the step S40 includes:
  • the data receiving module 41 receives, by the data receiving module 41, the TTL level signal output by the data output module 13; in the embodiment shown in FIG. 6, the data receiving module 41 includes CMD_RECIVE, DATA_RECIVE, and the two are the same two.
  • the data receiving module only divides the logically received TTL level signal into two categories: CMD signal and DATA signal. It can be understood that, corresponding to the first FPGA chip 1 (transmitting end), if the first FPGA chip 1 adds a channel for transmitting data (data transmission matching module 12), the second FPGA chip 4 needs to add one data. Receive channel (data receiving module 41).
  • the data analysis module 42 parses the TTL level signal received by the data receiving module 41, the data corresponding to the TTL level signal is output.
  • the data parsing module 42 is DATE_DEV, and the DATE_DEV is responsible for parsing the CMD signal into COMMAND and ADDR while outputting the DATA data of the corresponding state.
  • the foregoing method provided by the embodiment of the present application can achieve a unidirectional data transmission speed of 10 Mbps or more, and can separately transmit different types of data on the same data channel.
  • embodiments of the present application can be provided as a method, system, or computer program product.
  • the present application can take the form of an entirely hardware embodiment, an entirely software embodiment, or an embodiment in combination of software and hardware.
  • the application can take the form of a computer program product embodied on one or more computer-usable storage media (including but not limited to disk storage and optical storage, etc.) including computer usable program code.
  • the computer program instructions can also be stored in a computer readable memory that can direct a computer or other programmable data processing device to operate in a particular manner, such that the instructions stored in the computer readable memory produce an article of manufacture comprising the instruction device.
  • the apparatus implements the functions specified in one or more blocks of a flow or a flow and/or block diagram of the flowchart.
  • These computer program instructions can also be loaded onto a computer or other programmable data processing device such that a series of operational steps are performed on a computer or other programmable device to produce computer-implemented processing for execution on a computer or other programmable device.
  • the instructions provide steps for implementing the functions specified in one or more of the flow or in a block or blocks of a flow diagram.

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Abstract

一种数据传输装置及方法、喷墨打印系统，所述方法包括：通过第一FPGA芯片（1）接收需要进行传输的数据并输出与其对应的TTL电平信号；通过差分信号发生器（2）接收所述第一FPGA芯片（1）输出的TTL信号并将其转换为高速差分信号后输出；通过差分信号调解器（3）接收所述差分信号发生器（2）输出的高速差分信号并将其转换为TTL电平信号；通过第二FPGA芯片（4）采集所述差分信号调解器（3）转换的TTL电平信号。所述方法可以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。

Description

数据传输装置及方法、喷墨打印系统
相关申请的交叉参考
本申请要求于2017年1月10日提交中国专利局、申请号为201710015292X、发明名称为“数据传输装置及方法、喷墨打印系统”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及数据传输领域，尤其涉及数据传输装置及方法、喷墨打印系统。
背景技术
随着FPGA(Field－Programmable Gate Array：现场可编程门阵列)芯片功能和功耗的不断优化，使得其在电子设计领域的应用越来越广泛。众多的传感器数据采集和通信接口都需要采用FPGA芯片来组成架构，实现功能。在星状网络或网状网络拓扑结构当中，有时各个节点之间的FPGA芯片具有直接的数据通信的需求。比如，在某些分布式设备或多节点设备中，需要采用到多块电路板来实现功能，在这种情况下，各电路板的FPGA芯片之间也存在直接通信的需求；而FPGA与FPGA之间的通信方式，一般都采用现有的通信协议标准，例如RS232异步串口，I2C接口协议等；但该方案的不足之处在于，其受限于现有协议的局限，其次不够灵活，也不可以在同一条数据通道上区分发送不同类型的数据。
发明内容
本申请提供一种数据传输装置及方法、喷墨打印系统，提出了一种由FPGA到FPGA的高速同步数据传输方式，该方案可以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。
根据本申请实施例的第一方面，提供一种数据传输装置，包括输出电路及接收电路；所述输出电路包括：
第一FPGA芯片，设置于所述输出电路上，且用于接收需要进行传输的数据之后输出与其对应的TTL电平信号；
差分信号发生器，设置于所述输出电路上，且连接于所述第一FPGA芯片，用于接收所述第一FPGA芯片输出的TTL信号并将其转换为高速差分信号后输出；
所述接收电路包括：
差分信号调解器，设置于所述接收电路上，且连接于所述差分信号发生器，用于接收所述差分信号发生器输出的高速差分信号并将其转换为TTL电平信号；
第二FPGA芯片，设置于所述接收电路上，且连接于所述差分信号调解器，用于采集所述差分信号调节器转换的TTL电平信号。
在一些实施例中，所述第一FPGA芯片包括：
数据匹配模块，用于对需要进行传输的数据根据类别与速率进行匹配之后输出；
数据发送匹配模块，连接于所述数据匹配模块，用于在接收所述数据匹配模块输出的数据之后将其按位匹配并输出；
数据输出模块，连接于所述数据发送匹配模块和所述数据匹配模块，用于在接收所述数据发送匹配模块和所述数据匹配模块输出的数据之后，输出TTL电平信号；
所述第二FPGA芯片包括：
数据接收模块，连接于所述数据输出模块，用于接收所述数据输出模块输出的TTL电平信号；
数据解析模块，连接于所述数据接收模块，用于对所述数据接收模块接收的TTL电平信号进行解析之后输出与其状态对应的数据。
在一些实施例中，所述第一FPGA芯片还包括：
速率选择模块，连接于所述数据匹配模块、所述数据发送匹配模块和所述数据输出模块，用于进行速率选择。
在一些实施例中，所述TTL电平信号包括DSYNC信号、DSCLK信号、CMD信号和DATA信号；
所述数据输出模块包括用于输出DSYNC信号的DSYNC输出端、用于输出DSCLK信号的DSCLK输出端、用于输出CMD信号的CMD输出端、用于输出DATA信号的DATA输出端；
所述数据接收模块包括用于接收DSYNC信号的DSYNC接收端、用于接收DSCLK信号的DSCLK接收端、用于接收CMD信号的CMD接收端、用于接收DATA信号的DATA接收端。
在一些实施例中，所述数据发送匹配模块包括：
命令发送匹配单元，连接于所述数据匹配模块和所述数据输出模块，用于在接收所述数据匹配模块输出的CMD信号之后将其按位匹配并输出；
数据发送匹配单元，连接于所述数据匹配模块和所述数据输出模块，用于在接收所述数据匹配模块输出的DATA信号之后将其按位匹配并输出；
所述数据接收模块包括：
命令接收单元，连接于所述数据解析模块和所述差分信号调节器，用于接收所述差分信号调节器转换的CMD信号并将其输出至所述数据解析模块；
数据接收单元，连接于所述数据解析模块和所述差分信号调节器，用于接收所述差分信号调节器转换的DATA信号并将其输出至所述数据解析模块。
在一些实施例中，所述命令发送匹配单元和/或所述数据发送匹配单元的数量为多个；
所述命令接收单元和/或所述数据接收单元的数量为多个。
在一些实施例中，所述数据匹配模块包括：
数据类别切换单元，连接于所述数据发送匹配模块，用于切换需要进行传输的数据的发送类别之后将其输出。
根据本申请实施例的第二方面，还提供一种喷墨打印系统，包括所述的数据传输装置。
根据本申请实施例的第三方面，还提供一种数据传输方法，包括：
通过第一FPGA芯片接收需要进行传输的数据并输出与其对应的TTL电平信号；
通过差分信号发生器接收所述第一FPGA芯片输出的TTL信号并将其转换为高速差分信号后输出；
通过差分信号调解器接收所述差分信号发生器输出的高速差分信号并将其转换为TTL电平信号；
通过第二FPGA芯片采集所述差分信号调节器转换的TTL电平信号。
在一些实施例中，所述第一FPGA芯片包括数据匹配模块、数据发送匹配模块和数据输出模块；所述第二FPGA芯片包括数据接收模块和数据解析模块；
所述通过第一FPGA芯片接收需要进行传输的数据并输出与其对应的TTL电平信号，包括：
通过所述数据匹配模块对需要进行传输的数据根据类别与速率进行匹配之后输出；
通过所述数据发送匹配模块接收所述数据匹配模块输出的数据之后将其按位匹配并输出；
通过所述数据输出模块接收所述数据发送匹配模块和所述数据匹配模块输出的数据之后，输出TTL电平信号；
所述通过第二FPGA芯片采集所述差分信号调节器转换的TTL电平信号，包括：
通过所述数据接收模块接收所述数据输出模块输出的TTL电平信号；
通过所述数据解析模块对所述数据接收模块接收的TTL电平信号进行解析之后，输出与所述TTL电平信号对应的数据。
本申请实施例提供的技术方案可产生以下有益效果：通过第一FPGA 芯片接收需要进行传输的数据并输出与其对应的TTL电平信号；通过差分信号发生器接收所述第一FPGA芯片输出的TTL信号并将其转换为高速差分信号后输出；通过差分信号调解器接收所述差分信号发生器输出的高速差分信号并将其转换为TTL电平信号；通过第二FPGA芯片采集所述差分信号调节器转换的TTL电平信号。该方案可以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
下面通过附图和实施例，对本申请的技术方案做进一步的详细描述。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请根据一示例性实施例示出的一种数据传输装置的框图。
图2为本申请根据一示例性实施例示出的数据传输时序图。
图3为本申请根据一示例性实施例示出的一种数据传输装置的第一FPGA芯片的框图。
图4为本申请根据一示例性实施例示出的另一种数据传输装置的第一FPGA芯片的框图。
图5为本申请根据一示例性实施例示出的一种数据传输装置的第二FPGA芯片的框图。
图6为本申请根据一示例性实施例示出的另一种数据传输装置的第 二FPGA芯片的框图。
图7为本申请根据一示例性实施例示出的又一种数据传输装置的第一FPGA芯片的框图。
图8为本申请根据一示例性实施例示出的一种数据传输装置的数据发送匹配模块的框图。
图9为本申请根据一示例性实施例示出的一种数据传输装置的数据接收模块的框图。
图10为本申请根据一示例性实施例示出的一种数据传输装置的数据匹配模块的框图。
图11为本申请根据一示例性实施例示出的一种数据传输方法的流程图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
此外，下面所描述的本申请各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互结合。
需要说明的是，如果不冲突，本申请实施例中的各个特征可以相互结合，均在本申请的保护范围之内。另外，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置示意图中的模块划分，或流程图中的顺序执行所示出或描述的步骤。
本公开实施例提供了一种数据传输装置及方法、喷墨打印系统，用以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。
如图1所示，图1为本申请根据一示例性实施例示出的一种数据传输装置的框图。该数据传输装置包括输出电路A及接收电路B；所述输出电路A包括：
第一FPGA芯片1，设置于所述输出电路A上，且用于接收需要进行传输的数据之后输出与其对应的TTL电平信号。
差分信号发生器2，设置于所述输出电路A上，且连接于所述第一FPGA芯片1，用于接收所述第一FPGA芯片1输出的TTL信号并将其转换为高速差分信号后输出；也即，所述差分信号发生器2的作用是将第一FPGA芯片1输出的TTL信号转换为便于远距离传输的高速差分信号。
所述接收电路B包括：
差分信号调解器3，设置于所述接收电路B上，且连接于所述差分信号发生器2，用于接收所述差分信号发生器2输出的高速差分信号并将其转换为TTL电平信号；也即，所述差分信号解调器3作为对应的信号解调设备，将接收到的高速差分信号转换成TTL信号，以便第二FPGA芯片4进行采集。
第二FPGA芯片4，设置于所述接收电路B上，且连接于所述差分信号调解器3，用于采集所述差分信号调节器转换的TTL电平信号。
在一些实施例中，如图3及图4所示，图3为本申请根据一示例性实施例示出的一种数据传输装置的第一FPGA芯片的框图。图4为本申请根据一示例性实施例示出的另一种数据传输装置的第一FPGA芯片的框图。所述第一FPGA芯片1包括：
数据匹配模块11，用于对需要进行传输的数据根据类别与速率进行匹配之后输出；在图4所示的实施例中，所述数据匹配模块11为FRAM_CTRL，且FRAM_CTRL负责对需要传输数据类别和速率等进行匹配。
数据发送匹配模块12，连接于所述数据匹配模块11，用于在接收所述数据匹配模块11输出的数据之后将其按位匹配并输出；在图4所示的实施例中，所述数据发送匹配模块12为CMD_FRAM以及DATA_FRAM，在本实施例中，CMD_FRAM和DATA_FRAM实际上是完全相同的两个数据发送匹配模块，用于按位匹配发送数据；在图4所示的生死回来中，ADDR和STATE信号用于生成CMD信号。可理解的，所述第一FPGA芯片1的架构可任意扩展发送数据的通道数(数据发送匹配模块12)，例如在其他模块整体不做大改动的情况下，可以增加一个DATA1_FRAM，输出多一 个DATA1信号。需注意的是，每增加一路数据通道，就要相应增加一组双绞线。
数据输出模块13，连接于所述数据发送匹配模块12和所述数据匹配模块11，用于在接收所述数据发送匹配模块12和所述数据匹配模块11输出的数据之后，输出TTL电平信号；在图4所示的实施例中，所述数据输出模块13为DATA_OUT，用于输出CMD信号、DATA信号、DSYNC信号和DCLK信号灯TTL电平信号。
如图5及图6所示，图5为本申请根据一示例性实施例示出的一种数据传输装置的第二FPGA芯片的框图。图6为本申请根据一示例性实施例示出的另一种数据传输装置的第二FPGA芯片的框图。所述第二FPGA芯片4包括：
数据接收模块41，连接于所述数据输出模块13，用于接收所述数据输出模块13输出的TTL电平信号；在图6所示的实施例中，所述数据接收模块41包括CMD_RECIVE，DATA_RECIVE，且两者是相同的两个数据接收模块，只是逻辑上接收的TTL电平信号分为CMD信号和DATA信号两个类别。可理解的，与所述第一FPGA芯片1(发送端)对应，如果所述第一FPGA芯片1增加一个发送数据的通道(数据发送匹配模块12)，则第二FPGA芯片4需要增加一个数据接收通道(数据接收模块41)。
数据解析模块42，连接于所述数据接收模块41，用于对所述数据接收模块41接收的TTL电平信号进行解析之后输出与其状态对应的数据。在图6所示的实施例中，所述数据解析模块42为DATE_DEV，DATE_DEV负责把CMD信号解析成COMMAND和ADDR同时把对应状态的DATA数据输出；其中，CMD信号按照功能结构划分成三部分：命令(COMMAND)、地址(ADDR)和本次传输数据的类型(STATE)。
在一些实施例中，如图4及图7所示，图7为本申请根据一示例性实施例示出的又一种数据传输装置的第一FPGA芯片的框图。所述第一FPGA芯片1还包括：
速率选择模块14，连接于所述数据匹配模块11、所述数据发送匹配模块12和所述数据输出模块13，用于进行速率选择，从而实现不同 数据不同速率的传输特性。在图4所示的实施例中，所述速率选择模块14为SPEED_SELECT，且其负责发送速率DCLK的生成。
在一些实施例中，如图1及图2所示，图2为本申请根据一示例性实施例示出的数据传输时序图。在本实施例中，本协议规定使用4个信号进行数据传输(在此4个信号的划分和定义架构下的任何长度的数据传输均在本申请的保护范围内)，也即所述TTL电平信号包括的以下四个信号：
DSYNC信号：同步信号，也即图1和图2中标注的DSYNC，DSYNC信号在空闲状态下为低电平，在数据传输过程当中为高电平。
DSCLK信号：时钟信号，也即图1和图2中标注的DSCLK，DSCLK信号在空闲状态下为低电平，当DSYNC信号变高后起振，占空比为50％，保证一次传输过程当中含有32个下降沿；可理解的，其时钟速率可根据发送数据的不同进行自定义。
DATA信号：数据信号，也即图1和图2中标注的DATA信号，DATA信号在DSCLK信号上升沿时切换数据，DSCLK信号下降沿时保持数据稳定。载荷为有用数据，单次传输为32bit。
CMD信号：命令与状态信号，也即图1和图2中标注的CMD，CMD信号在DSCLK信号上升沿时切换数据，在DSCLK信号下降沿时保持数据稳定。其中，如表1所示，CMD信号按照功能结构划分成三部分：命令(COMMAND)、地址(ADDR)和本次传输数据的类型(STATE)。
表1 CMD信号结构
Figure PCTCN2017116251-appb-000001
其中：
COMMAND：数据发送端对数据接收端发送的指令性信号，占用2个字节。
ADDR：数据发送端的板级地址，占1字节。
STATE：本帧数据的类型，占1字节。
可理解的，如图1所示，所述数据输出模块13包括用于输出DSYNC信号的DSYNC输出端(图1中DSYNC信号的输出位置)、用于输出DSCLK信号的DSCLK输出端(图1中DSCLK信号的输出位置)、用于输出CMD信号的CMD输出端(图1中CMD信号的输出位置)、用于输出DATA信号的DATA输出端(图1中DATA信号的输出位置)；
所述数据接收模块41包括用于接收DSYNC信号的DSYNC接收端(图1中DSYNC信号的接收位置)、用于接收DSCLK信号的DSCLK接收端(图1中DSCLK信号的接收位置)、用于接收CMD信号的CMD接收端(图1中CMD信号的接收位置)、用于接收DATA信号的DATA接收端(图1中DATA信号的接收位置)。其中，接收CMD信号的CMD接收端根据CMD信号中的ADDR来分辨数据来源，根据STATE来分辨数据类型。
在一些实施例中，如图4及图8所示，图8为本申请根据一示例性实施例示出的一种数据传输装置的数据发送匹配模块的框图。所述数据发送匹配模块12包括：
命令发送匹配单元121，连接于所述数据匹配模块11和所述数据输出模块13，用于在接收所述数据匹配模块11输出的CMD信号之后将其按位匹配并输出；在图4所示的实施例中，所述数据发送匹配模块12为CMD_FRAM。
数据发送匹配单元122，连接于所述数据匹配模块11和所述数据输出模块13，用于在接收所述数据匹配模块11输出的DATA信号之后将其按位匹配并输出；在图4所示的实施例中，所述数据发送匹配模块12为DATA_FRAM。
如图6及图9所示，图9为本申请根据一示例性实施例示出的一种数据传输装置的数据接收模块的框图。所述数据接收模块41包括：
命令接收单元411，连接于所述数据解析模块42和所述差分信号调节器，用于接收所述差分信号调节器转换的CMD信号并将其输出至所述数据解析模块42；在图6所示的实施例中，所述数据接收模块41为CMD_RECIVE。
数据接收单元412，连接于所述数据解析模块42和所述差分信号调 节器，用于接收所述差分信号调节器转换的DATA信号并将其输出至所述数据解析模块42。在图6所示的实施例中，所述数据接收模块41为DATA_RECIVE。
在一些实施例中，所述命令发送匹配单元121和/或所述数据发送匹配单元122的数量为多个；也即，所述第一FPGA芯片1的架构可任意扩展发送数据的通道数(命令发送匹配单元121和/或数据发送匹配单元122)，例如可以增加一个DATA1_RECIVE，输出多一个DATA1信号。需注意的是，每增加一路数据通道，就要相应增加一组双绞线。
所述命令接收单元411和/或所述数据接收单元412的数量为多个。也即，与所述第一FPGA芯片1(发送端)对应，如果所述第一FPGA芯片1增加一个发送数据的通道(命令发送匹配单元121和/或数据发送匹配单元122)，则第二FPGA芯片4需要增加一个数据接收通道(命令接收单元411和/或数据接收单元412)。
在一些实施例中，如图4及图10所示，图10为本申请根据一示例性实施例示出的一种数据传输装置的数据匹配模块的框图。所述数据匹配模块11包括：
数据类别切换单元111，连接于所述数据发送匹配模块12，用于切换需要进行传输的数据的发送类别之后将其输出。在图4所示的实施例中，图4中的RATE信号用于数据发送类别的切换，可理解的，规律地控制该RATE信号也可实现时分复用的数据发送。
本申请实施例提供的上述装置，可以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。
本申请还提供一种喷墨打印系统，包括所述的数据传输装置。所述喷墨打印系统具有该数据传输装置可实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据的有益效果。
对应本申请实施例提供的数据传输装置，本申请还提供数据传输方 法，如图11所示，图11为本申请根据一示例性实施例示出的一种数据传输方法的流程图。该方法可包括：
步骤S10、通过第一FPGA芯片1接收需要进行传输的数据并输出与其对应的TTL电平信号；
步骤S20、通过差分信号发生器2接收所述第一FPGA芯片1输出的TTL信号并将其转换为高速差分信号后输出；也即，该步骤将第一FPGA芯片1输出的TTL信号转换为便于远距离传输的高速差分信号。
步骤S30、通过差分信号调解器3接收所述差分信号发生器2输出的高速差分信号并将其转换为TTL电平信号；也即，该步骤将接收到的高速差分信号转换成TTL信号，以便第二FPGA芯片4进行采集。
步骤S40、通过第二FPGA芯片4采集所述差分信号调节器转换的TTL电平信号。
在一些实施例中，如图3至图6所示，所述第一FPGA芯片1包括数据匹配模块11、数据发送匹配模块12和数据输出模块13；所述第二FPGA芯片4包括数据接收模块41和数据解析模块42。
所述步骤S10包括：
通过所述数据匹配模块11对需要进行传输的数据根据类别与速率进行匹配之后输出；在图4所示的实施例中，所述数据匹配模块11为FRAM_CTRL，且FRAM_CTRL负责对需要传输数据类别和速率等进行匹配。
通过所述数据发送匹配模块12接收所述数据匹配模块11输出的数据之后将其按位匹配并输出；在图4所示的实施例中，所述数据发送匹配模块12为CMD_FRAM以及DATA_FRAM，在本实施例中，CMD_FRAM和DATA_FRAM实际上是完全相同的两个数据发送匹配模块，用于按位匹配发送数据；在图4所示的生死回来中，ADDR和STATE信号用于生成CMD信号。可理解的，所述第一FPGA芯片1的架构可任意扩展发送数据的通道数(数据发送匹配模块12)，例如在其他模块整体不做大改动的情况下，可以增加一个DATA1_FRAM，输出多一个DATA1信号。需注意的是，每增加一路数据通道，就要相应增加一组双绞线。
通过所述数据输出模块13接收所述数据发送匹配模块12和所述数 据匹配模块11输出的数据之后，输出TTL电平信号；在图4所示的实施例中，所述数据输出模块13为DATA_OUT，用于输出CMD信号、DATA信号、DSYNC信号和DCLK信号灯TTL电平信号。
所述步骤S40包括：
通过所述数据接收模块41接收所述数据输出模块13输出的TTL电平信号；在图6所示的实施例中，所述数据接收模块41包括CMD_RECIVE，DATA_RECIVE，且两者是相同的两个数据接收模块，只是逻辑上接收的TTL电平信号分为CMD信号和DATA信号两个类别。可理解的，与所述第一FPGA芯片1(发送端)对应，如果所述第一FPGA芯片1增加一个发送数据的通道(数据发送匹配模块12)，则第二FPGA芯片4需要增加一个数据接收通道(数据接收模块41)。
通过所述数据解析模块42对所述数据接收模块41接收的TTL电平信号进行解析之后，输出与所述TTL电平信号对应的数据。在图6所示的实施例中，所述数据解析模块42为DATE_DEV，DATE_DEV负责把CMD信号解析成COMMAND和ADDR同时把对应状态的DATA数据输出。本申请实施例提供的上述方法，可以实现10Mbps以上的单向数据传输速度，并且可在同一条数据通道上区分发送不同类型的数据。可理解的，由于本申请提供的数据传输方法对应本申请实施例提供的数据传输装置，因此，在以上实施方式中阐述的数据传输方法均属于本申请的数据传输方法的范畴之内，因此不再在此一一赘述。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或 方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

  1. 一种数据传输装置，其特征在于，包括输出电路及接收电路；所述输出电路包括：
    第一FPGA芯片，设置于所述输出电路上，且用于接收需要进行传输的数据之后输出与其对应的TTL电平信号；
    差分信号发生器，设置于所述输出电路上，且连接于所述第一FPGA芯片，用于接收所述第一FPGA芯片输出的TTL信号并将其转换为高速差分信号后输出；
    所述接收电路包括：
    差分信号调解器，设置于所述接收电路上，且连接于所述差分信号发生器，用于接收所述差分信号发生器输出的高速差分信号并将其转换为TTL电平信号；
    第二FPGA芯片，设置于所述接收电路上，且连接于所述差分信号调解器，用于采集所述差分信号调节器转换的TTL电平信号。
  2. 如权利要求1所述的数据传输装置，其特征在于，所述第一FPGA芯片包括：
    数据匹配模块，用于对需要进行传输的数据根据类别与速率进行匹配之后输出；
    数据发送匹配模块，连接于所述数据匹配模块，用于在接收所述数据匹配模块输出的数据之后将其按位匹配并输出；
    数据输出模块，连接于所述数据发送匹配模块和所述数据匹配模块，用于在接收所述数据发送匹配模块和所述数据匹配模块输出的数据之后，输出TTL电平信号；
    所述第二FPGA芯片包括：
    数据接收模块，连接于所述数据输出模块，用于接收所述数据输出模块输出的TTL电平信号；
    数据解析模块，连接于所述数据接收模块，用于对所述数据接收模 块接收的TTL电平信号进行解析之后输出与其状态对应的数据。
  3. 如权利要求2所述的数据传输装置，其特征在于，所述第一FPGA芯片还包括：
    速率选择模块，连接于所述数据匹配模块、所述数据发送匹配模块和所述数据输出模块，用于进行速率选择。
  4. 如权利要求2或3所述的数据传输装置，其特征在于，所述TTL电平信号包括DSYNC信号、DSCLK信号、CMD信号和DATA信号；
    所述数据输出模块包括用于输出DSYNC信号的DSYNC输出端、用于输出DSCLK信号的DSCLK输出端、用于输出CMD信号的CMD输出端、用于输出DATA信号的DATA输出端；
    所述数据接收模块包括用于接收DSYNC信号的DSYNC接收端、用于接收DSCLK信号的DSCLK接收端、用于接收CMD信号的CMD接收端、用于接收DATA信号的DATA接收端。
  5. 如权利要求4所述的数据传输装置，其特征在于，所述数据发送匹配模块包括：
    命令发送匹配单元，连接于所述数据匹配模块和所述数据输出模块，用于在接收所述数据匹配模块输出的CMD信号之后将其按位匹配并输出；
    数据发送匹配单元，连接于所述数据匹配模块和所述数据输出模块，用于在接收所述数据匹配模块输出的DATA信号之后将其按位匹配并输出；
    所述数据接收模块包括：
    命令接收单元，连接于所述数据解析模块和所述差分信号调节器，用于接收所述差分信号调节器转换的CMD信号并将其输出至所述数据解析模块；
    数据接收单元，连接于所述数据解析模块和所述差分信号调节器， 用于接收所述差分信号调节器转换的DATA信号并将其输出至所述数据解析模块。
  6. 如权利要求5所述的数据传输装置，其特征在于，所述命令发送匹配单元和/或所述数据发送匹配单元的数量为多个；
    所述命令接收单元和/或所述数据接收单元的数量为多个。
  7. 如权利要求2所述的数据传输装置，其特征在于，所述数据匹配模块包括：
    数据类别切换单元，连接于所述数据发送匹配模块，用于切换需要进行传输的数据的发送类别之后将其输出。
  8. 一种喷墨打印系统，其特征在于，包括权利要求1至7任一项所述的数据传输装置。
  9. 一种数据传输方法，其特征在于，包括：
    通过第一FPGA芯片接收需要进行传输的数据并输出与其对应的TTL电平信号；
    通过差分信号发生器接收所述第一FPGA芯片输出的TTL信号并将其转换为高速差分信号后输出；
    通过差分信号调解器接收所述差分信号发生器输出的高速差分信号并将其转换为TTL电平信号；
    通过第二FPGA芯片采集所述差分信号调节器转换的TTL电平信号。
  10. 如权利要求9所述的数据传输方法，其特征在于，所述第一FPGA芯片包括数据匹配模块、数据发送匹配模块和数据输出模块；所述第二FPGA芯片包括数据接收模块和数据解析模块；
    所述通过第一FPGA芯片接收需要进行传输的数据并输出与其对应的TTL电平信号，包括：
    通过所述数据匹配模块对需要进行传输的数据根据类别与速率进行匹配之后输出；
    通过所述数据发送匹配模块接收所述数据匹配模块输出的数据之后将其按位匹配并输出；
    通过所述数据输出模块接收所述数据发送匹配模块和所述数据匹配模块输出的数据之后，输出TTL电平信号；
    所述通过第二FPGA芯片采集所述差分信号调节器转换的TTL电平信号，包括：
    通过所述数据接收模块接收所述数据输出模块输出的TTL电平信号；
    通过所述数据解析模块对所述数据接收模块接收的TTL电平信号进行解析之后，输出与所述TTL电平信号对应的数据。
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