JP6126600B2 - 回路装置および信号を送信するための方法 - Google Patents
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Description
論理レベルに基づく信号に対応するシングルエンド高速(High Speed:HS)データと、
特に、コモンモード信号に基づく信号に対応する差動低電力(Low Power:LP)データと、
がシリアル化されて、共通信号ストリームを形成する。
(発明を具体化するための最良の方法)
本発明による送信装置Sに関する図1Aに示す実施形態によって、および
本発明による受信装置Eに関する図2Aに示す実施形態によって、
ケーブルベースのリンクを実現するおよび作動させるための、本発明による回路装置A(図1A、図2Aを参照)が得られ(本発明に関しては、互いに無関係に、送信装置Sと受信装置Eを実現すること、作動させることが可能である)、
そのリンクは、光学的に、具体的には、少なくとも1つの光学媒体に基づいて、例えば、光導波路OM(図1A、図2Aの詳細図を参照)に基づいて、例えば、少なくとも1つのガラス繊維に基づいて、および/または少なくとも1つのプラスチック繊維に基づいて多重化され、およびシリアル化され、および/または
そのリンクは、電気的にまたはガルバニックに、具体的には、少なくとも1つの電気的またはガルバニックなリンクに基づいて、例えば、少なくとも1つの銅線に基づいて、および/または例えば、少なくともプリント回路基板上に配列された少なくとも1つの電気的ラインに基づいて多重化されていない
ことが可能である。
受信側Eで同期を実施するのに用いられる、最初の4ビット長の同期/スタートシーケンスと、
その後の、LPデータごとの3ビットと、
に分けられている。
S 送信装置
AE 受信装置Eの出力部
AP アプリケーションプロセッサ
AS 送信装置Sの出力部
AT 出力ドライバ、具体的には、レーザドライバ
CD クロックおよびデータリカバリユニット
CE 受信インタフェースロジックLEのクロックモジュール
CH0± 第1のデータラインまたは第1のチャネル
CH1± 第2のデータラインまたは第2のチャネル
CH2± 第3のデータラインまたは第3のチャネル
CH3± 第4のデータラインまたは第4のチャネル
CLK± クロックラインまたはクロックチャネル
CS 送信インタフェースロジックLSのクロックモジュール
DD0± 第1のデータラインまたは第1のチャネルCH0±上の差動信号、具体的には、コモンモードベースのデータ信号
DD1± 第2のデータラインまたは第2のチャネルCH1±上の差動信号、具体的には、コモンモードベースのデータ信号
DD2± 第3のデータラインまたは第3のチャネルCH2±上の差動信号、具体的には、コモンモードベースのデータ信号
DD3± 第4のデータラインまたは第4のチャネルCH3±上の差動信号、具体的には、コモンモードベースのデータ信号
DF デフレーマ
DK デフレーマDFの復号器、具体的には、6b/5b復号器ブロック
DM デマルチプレクサ
DS デシリアライゼーション要素またはデシリアライザ
DU ディスプレイユニット
EE 受信装置Eの入力部
ES 送信装置Sの入力部
EV 入力増幅器、具体的には、トランスインピーダンス増幅器
FD フォトダイオード
FI フィルタ、具体的には、データフィルタ、例えば、LPデータフィルタ
FR フレーマ
HS 高速
HSD0 第1のデータラインまたは第1のチャネルCH0±上のシングルエンド論理レベルベースのデータ信号
HSD1 第2のデータラインまたは第2のチャネルCH1±上のシングルエンド論理レベルベースのデータ信号
HSD2 第3のデータラインまたは第3のチャネルCH2±上のシングルエンド論理レベルベースのデータ信号
HSD3 第4のデータラインまたは第4のチャネルCH3±上のシングルエンド論理レベルベースのデータ信号
IE データシンク関連のCSIおよび/またはCSI−2および/またはCSI−3および/またはDSIおよび/またはDSI−2インタフェース
IS データソース関連のCSIおよび/またはCSI−2および/またはCSI−3および/またはDSIおよび/またはDSI−2インタフェース
KA カメラ
KO フレーマFRの符号器、具体的には、5b/6b符号器ブロック
LA レーザ
LE 受信インタフェースロジック
LP 低電力
LS 送信インタフェースロジック
MU マルチプレクサ
MUZ マルチプレクサMUにおけるさらなるまたは追加的なマルチプレクサ
OM 光学媒体、具体的には、光導波路、例えば、ガラス繊維および/またはプラスチック繊維
PS クロック発振器、具体的には、位相ロックループ、例えば、クロックマルチプライヤユニット
SE シリアライゼーション要素またはシリアライザ
SI 共通信号ストリーム
TL クロックライン
Claims (17)
- シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)と、
差動データ信号および差動クロック信号(LP)との両方を、
少なくとも1つのシリアル化された共通信号ストリーム(SI)の形態で、少なくとも1つのデータソースに割り当て可能な少なくとも1つの送信装置(S)と、少なくとも1つのデータシンクに割り当て可能な少なくとも1つの受信装置(E)との間で伝送するための回路装置(S,E)であって、前記差動データ信号および差動クロック信号(LP)のデータ転送速度は、前記シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)のデータ転送速度よりも遅いことを特徴とする回路装置。 - 前記差動データ信号はコモンモードベースである請求項1に記載の回路装置。
- 前記送信装置(S)は、
前記データ信号およびクロック信号(HS;LP)のための少なくとも1つの入力部(ES)と、
入力部(ES)の下流の、前記データ信号およびクロック信号(HS;LP)を受け取るための少なくとも1つの送信インタフェースロジック(LS)と、
送信インタフェースロジック(LS)の下流の、前記共通信号ストリーム(SI)を生成するための少なくとも1つのシリアライザ(SE)と、
シリアライザ(SE)の上流で、送信インタフェースロジック(LS)の少なくとも1つのクロックモジュール(CS)の下流に設けられた、少なくとも1つの基準クロックを生成するための少なくとも1つのクロック発振器(PS)と、
シリアライザ(SE)の下流の少なくとも1つの出力ドライバ(AT)と、
出力ドライバ(AT)の下流の、前記共通信号ストリーム(SI)を前記受信装置(E)へ送信するための少なくとも1つの出力部(AS)と、
を備えることを特徴とする請求項1または2に記載の回路装置。 - 前記クロック発振器(PS)は、少なくとも位相ロックループとして構成されることを特徴とする請求項3に記載の回路装置。
- 前記クロック発振器(PS)は、少なくとも1つのクロックマルチプライヤユニットとして構成されることを特徴とする請求項4に記載の回路装置。
- 前記シリアライザ(SE)は、
前記送信インタフェースロジック(LS)の下流の、前記共通信号ストリーム(SI)のための、前記受信装置(E)で認識可能な少なくとも1つのフレームを生成するための少なくとも1つのフレーマ(FR)と、
前記フレーマ(FR)の下流の、前記共通信号ストリーム(SI)を生成するための少なくとも1つのマルチプレクサ(MU)と、
を備えることを特徴とする請求項3〜5のいずれか一項に記載の回路装置。 - 前記シングルエンド論理レベルベースのデータ信号(HSD0,HSD1,HSD2,HSD3)と前記差動データ信号(DD0+,DD0−,DD1+,DD1−,DD2+,DD2−,DD3+,DD3−)との両方を、前記フレーマ(FR)に印加することができること、および、前記フレーマは、少なくとも1つの符号器(KO)を用いて、前記差動データ信号(DD0+,DD0−,DD1+,DD1−,DD2+,DD2−,DD3+,DD3−)を、前記シングルエンド論理レベルベースのデータ信号(HSD0,HSD1,HSD2,HSD3)のストリームに埋め込むことを特徴とする請求項4又は5に記載の回路装置。
- 前記少なくとも1つの符号器は、少なくとも1つの5b/6b符号器ブロックである請求項7に記載の回路装置。
- 前記マルチプレクサ(MU)は、
前記差動データ信号および/または差動クロック信号(LP)と、前記シングルエンド論理レベルベースのデータ信号および/またはクロック信号(HS)を識別するための少なくとも1つのフィルタ(FI)と、
前記フィルタ(FI)から来る前記差動データ信号および/または差動クロック信号(LP)を追加的に印加することのできる少なくとも1つの追加的なマルチプレクサ(MUZ)と、
を備えることを特徴とする請求項6〜8のいずれか一項に記載の回路装置。 - 前記受信装置(E)は、
前記送信装置(S)によって送信された前記共通信号ストリーム(SI)のための少なくとも1つの入力部(EE)と、
前記共通信号ストリーム(SI)を受け取るための少なくとも1つの入力増幅器(EV)と、
前記データ信号およびクロック信号(HS,LP)を前記共通信号ストリーム(SI)から復元するための少なくとも1つのクロックおよびデータリカバリユニット(CD)と、
前記クロックおよびデータリカバリユニット(CD)の下流の、少なくとも1つの受信インタフェースロジック(LE)の少なくとも1つのクロックモジュール(CE)と、
前記クロックおよびデータリカバリユニット(CD)の下流の、前記データおよび/またはクロック信号(HS,LP)を再並列化するための、および再並列化された前記データおよび/またはクロック信号(HS,LP)を受信インタフェースロジック(LE)に割り当てるための少なくとも1つのデシリアライザ(DS)と、
前記受信インタフェースロジック(LE)の下流の、前記データ信号およびクロック信号(HS,LP)のための少なくとも1つの出力部(AE)と、
を備えることを特徴とする請求項1〜9のいずれか一項に記載の回路装置。 - 前記デシリアライザ(DS)は、
前記クロックおよびデータリカバリユニット(CD)の下流の、前記データおよび/またはクロック信号(HS,LP)を再並列化するための少なくとも1つのデマルチプレクサ(DM)と、
前記デマルチプレクサ(DM)の下流の、再並列化された前記データおよび/またはクロック信号(HS,LP)を、前記受信インタフェースロジック(LE)に割り当てるための少なくとも1つのデフレーマ(DF)と、
を備えることを特徴とする請求項10に記載の回路装置。 - 前記デフレーマ(DF)は、前記差動データ信号(DD0+,DD0−,DD1+,DD1−,DD2+,DD2−,DD3+,DD3−)を、少なくとも1つの復号器(DK)を用いて、前記シングルエンド論理レベルベースのデータ信号(HSD0,HSD1,HSD2,HSD3)と分けて、再並列化された前記データ信号を、それぞれのデータライン(CH0+,CH0−,CH1+,CH1−,CH2+,CH2−,CH3+,CH3−)に割り当てることを特徴とする請求項11に記載の回路装置。
- 前記少なくとも1つの復号器は、少なくとも1つの5b/6b復号器ブロックである請求項12に記載の回路装置。
- 前記共通信号ストリーム(SI)は、
少なくとも1つの光学媒体(OM)を介して、および/または
少なくとも1つの電気的またはガルバニックのリンク(GA)を介して、前記送信装置(S)と前記受信装置(E)との間で転送可能であることを特徴とする請求項1〜13のいずれか一項に記載の回路装置。 - シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)と、
差動データ信号および差動クロック信号(LP)との両方を、
少なくとも1つのシリアル化された共通信号ストリーム(SI)の形態で、少なくとも1つのデータソースに割り当て可能な少なくとも1つの送信装置(S)と、少なくとも1つのデータシンクに割り当て可能な少なくとも1つの受信装置(E)との間で伝送するための方法であって、前記差動データ信号および差動クロック信号(LP)のデータ転送速度が、前記シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)のデータ転送速度よりも遅いことを特徴とする方法。 - 前記差動データ信号はコモンモードベースである請求項15に記載の方法。
- 前記送信装置(S)と前記受信装置(E)との間の共通信号ストリーム(SI)は、
少なくとも1つの光学媒体(OM)を介して、および/または
少なくとも1つの電気的またはガルバニックのリンク(GA)を介して転送されることを特徴とする請求項15または16に記載の方法。
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