JP2001103028A - 信号多重方法 - Google Patents
信号多重方法Info
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- JP2001103028A JP2001103028A JP28095499A JP28095499A JP2001103028A JP 2001103028 A JP2001103028 A JP 2001103028A JP 28095499 A JP28095499 A JP 28095499A JP 28095499 A JP28095499 A JP 28095499A JP 2001103028 A JP2001103028 A JP 2001103028A
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Abstract
(57)【要約】
【課題】 伝送速度の異なる信号を多重する技術に関
し、入力信号を段階的に高速化する必要が無く、良好な
伝送効率が得られ、伝送装置での信号変換処理を不要と
することのできる信号多重方法の実現を目的とする。 【解決手段】 複数の入力線から入力される伝送速度が
同じか又は異なる入力信号を、入力信号よりも高い伝送
速度を有する出力信号のペイロード領域に多重する信号
多重方法であって、入力信号を、カウンタ回路を通過さ
せてビット又はバイト、又はワード単位でカウントし、
カウンタ回路より出力された入力信号を、ぺイロード領
域の先頭位置よりタイムスロット順に時分割多重し、入
力信号が、所定のビット又はバイト、又はワード数だけ
ぺイロード領域に時分割多重された後、入力信号の低い
伝送速度とぺイロード領域の高い伝送速度の差を埋める
ためのビット列をぺイロード領域に多重された入力信号
の直後からぺイロード領域の最後尾まで挿入することに
よって伝送速度の調整を行うように構成する。
し、入力信号を段階的に高速化する必要が無く、良好な
伝送効率が得られ、伝送装置での信号変換処理を不要と
することのできる信号多重方法の実現を目的とする。 【解決手段】 複数の入力線から入力される伝送速度が
同じか又は異なる入力信号を、入力信号よりも高い伝送
速度を有する出力信号のペイロード領域に多重する信号
多重方法であって、入力信号を、カウンタ回路を通過さ
せてビット又はバイト、又はワード単位でカウントし、
カウンタ回路より出力された入力信号を、ぺイロード領
域の先頭位置よりタイムスロット順に時分割多重し、入
力信号が、所定のビット又はバイト、又はワード数だけ
ぺイロード領域に時分割多重された後、入力信号の低い
伝送速度とぺイロード領域の高い伝送速度の差を埋める
ためのビット列をぺイロード領域に多重された入力信号
の直後からぺイロード領域の最後尾まで挿入することに
よって伝送速度の調整を行うように構成する。
Description
【0001】
【発明の属する技術分野】本発明は、伝送速度の異なる
信号を多重する技術に関し、特に、低速な伝送速度の入
力信号を高速な伝送速度を有する出力信号のぺイロード
領域へと時分割多重する場合の信号多重方法に関する。
信号を多重する技術に関し、特に、低速な伝送速度の入
力信号を高速な伝送速度を有する出力信号のぺイロード
領域へと時分割多重する場合の信号多重方法に関する。
【0002】
【従来の技術】低速な入力信号を高速な伝送速度を有す
る出力信号のぺイロード領域に多重する従来の方法につ
いて、低速の入力信号を高速な、例えばSDH信号のぺ
イロード領域へと多重するための方法を例にとって、以
下に説明する。従来、低速な入力信号を高速な信号へと
多重化する場合に、入力信号の伝送速度と等しいぺイロ
ード領域を持つ信号へ入力信号を収容し、その信号を段
階的に高速な信号へ多重していくことで高速な伝送速度
を持つ信号への多重を可能としている方法がある。SD
H信号の構成例を図18に示す。SDH信号はそれぞ
れ、9×(9×N)バイトのオーバヘッド領域と9×
(261×N)バイトのぺイロード領域より構成され
る。ここでNは1、4、16、64等の値を持つ。
る出力信号のぺイロード領域に多重する従来の方法につ
いて、低速の入力信号を高速な、例えばSDH信号のぺ
イロード領域へと多重するための方法を例にとって、以
下に説明する。従来、低速な入力信号を高速な信号へと
多重化する場合に、入力信号の伝送速度と等しいぺイロ
ード領域を持つ信号へ入力信号を収容し、その信号を段
階的に高速な信号へ多重していくことで高速な伝送速度
を持つ信号への多重を可能としている方法がある。SD
H信号の構成例を図18に示す。SDH信号はそれぞ
れ、9×(9×N)バイトのオーバヘッド領域と9×
(261×N)バイトのぺイロード領域より構成され
る。ここでNは1、4、16、64等の値を持つ。
【0003】オーバヘッド領域は、さらに3×(9×
N)バイト、5×(9×N)バイトのセクシヨンオーバ
ヘッド(それぞれ中継セクシヨンオーバヘッド、端局セ
クションオーバヘッド)と1×(9×N)バイトのAU
ポイン夕に分けられ、SDH信号情報の監視や、ぺイロ
ード領域内に多重・収容されている情報の管理を行って
いる。
N)バイト、5×(9×N)バイトのセクシヨンオーバ
ヘッド(それぞれ中継セクシヨンオーバヘッド、端局セ
クションオーバヘッド)と1×(9×N)バイトのAU
ポイン夕に分けられ、SDH信号情報の監視や、ぺイロ
ード領域内に多重・収容されている情報の管理を行って
いる。
【0004】他方のぺイロード領域は、上位レイヤの情
報を多重・収容する領域である(SDH信号について
は、文献:「SDH伝送方式」オーム社ISBN4−2
74−03430−5参照)。この従来例では、例え
ば、1.544Mbpsの伝送速度を持つ入力信号が、
51.84Mbpsの入力信号に比べ高速な伝送速度を
持つSDH信号(図18においてN=1とおいたものに
等しい)に多重する場合、低速の1.544Mbpsの
入力信号をまず1.664Mbpsの信号へと格納す
る。
報を多重・収容する領域である(SDH信号について
は、文献:「SDH伝送方式」オーム社ISBN4−2
74−03430−5参照)。この従来例では、例え
ば、1.544Mbpsの伝送速度を持つ入力信号が、
51.84Mbpsの入力信号に比べ高速な伝送速度を
持つSDH信号(図18においてN=1とおいたものに
等しい)に多重する場合、低速の1.544Mbpsの
入力信号をまず1.664Mbpsの信号へと格納す
る。
【0005】この信号にポインタ処理を施し、同じ伝送
速度を持つ信号を時分割多重により4多重化し、さらに
その信号を時分割多重を用いて7多重化する事で伝送速
度48.960Mbpsの伝送速度を持つ信号に高速化
する(この1.664Mbps、48.960Mbps
の信号はバーチヤルコンテナ(VC)と呼ばれる。(詳
細については上述の文献に詳しい)
速度を持つ信号を時分割多重により4多重化し、さらに
その信号を時分割多重を用いて7多重化する事で伝送速
度48.960Mbpsの伝送速度を持つ信号に高速化
する(この1.664Mbps、48.960Mbps
の信号はバーチヤルコンテナ(VC)と呼ばれる。(詳
細については上述の文献に詳しい)
【0006】この48.960Mbpsの信号にポイン
タ処理を施すことで、最終的に1.544Mbpsの入
力信号を51.84Mbpsの高速な出力信号へと多重
する事が可能となる。
タ処理を施すことで、最終的に1.544Mbpsの入
力信号を51.84Mbpsの高速な出力信号へと多重
する事が可能となる。
【0007】図19を参照して、低速の入力信号をより
高速な伝送速度を持つ、例えば光パス信号のぺイロード
領域へと多重するための回路構成と多重方法について説
明する。これは、先ほどの例とは異なり、1本の入力線
からの低速な入力信号を直接高速な伝送速度を有する信
号へと多重・収容する方法である。
高速な伝送速度を持つ、例えば光パス信号のぺイロード
領域へと多重するための回路構成と多重方法について説
明する。これは、先ほどの例とは異なり、1本の入力線
からの低速な入力信号を直接高速な伝送速度を有する信
号へと多重・収容する方法である。
【0008】ここで、本従来例では高速の出力信号とし
て光パス信号を用いているが、出力信号としては入力信
号に比べ高速な伝送速度で、入力信号を多重するぺイロ
ード領域を持つ信号であれば光パス信号と異なるもので
あっても構わない。
て光パス信号を用いているが、出力信号としては入力信
号に比べ高速な伝送速度で、入力信号を多重するぺイロ
ード領域を持つ信号であれば光パス信号と異なるもので
あっても構わない。
【0009】光パス信号の構成例を図17に示す。光パ
ス信号はそれぞれ、9×(9×N)バイトの光パスオー
バヘツド領域と9×(261×N)バイトのぺイロード
領域より構成される。ここでNは1、4、16、64等
の値を持つ。
ス信号はそれぞれ、9×(9×N)バイトの光パスオー
バヘツド領域と9×(261×N)バイトのぺイロード
領域より構成される。ここでNは1、4、16、64等
の値を持つ。
【0010】光パスオーバヘッド領域はさらに3×(9
×N)バイト、5×(9×N)バイトの光パス信号監視
領域と1×(9×N)バイトのAUポインタに分けら
れ、光パス信号情報の監視やぺイロード領域内に多重・
収容されている情報の管理を行っている。
×N)バイト、5×(9×N)バイトの光パス信号監視
領域と1×(9×N)バイトのAUポインタに分けら
れ、光パス信号情報の監視やぺイロード領域内に多重・
収容されている情報の管理を行っている。
【0011】他方のぺイロード領域は上位レイヤの情報
を多重・収容する領域である。(光パス信号の詳細につ
いては、文献:岡本聡「WDMオプティカルパス伝達網
のNNI構成」、1997年電子情報通信学会通信ソサ
イエテイ大会B−10−981997年9月等を参
照。) 図19に示される入力信号多重/分離装置の動作は次の
通りである。入力信号が入出力線1901を通って入力
信号多重/分離回路1902に入力される。入力信号多
重/分離回路1902において入力信号は入力信号に比
べ高速の伝送速度を有する光パス信号のぺイロード領域
へとそのまま収容・多重される。
を多重・収容する領域である。(光パス信号の詳細につ
いては、文献:岡本聡「WDMオプティカルパス伝達網
のNNI構成」、1997年電子情報通信学会通信ソサ
イエテイ大会B−10−981997年9月等を参
照。) 図19に示される入力信号多重/分離装置の動作は次の
通りである。入力信号が入出力線1901を通って入力
信号多重/分離回路1902に入力される。入力信号多
重/分離回路1902において入力信号は入力信号に比
べ高速の伝送速度を有する光パス信号のぺイロード領域
へとそのまま収容・多重される。
【0012】入力信号多重/分離回路1902から出力
された信号は光パス変換回路1903にて光パス信号に
変換され、光パス信号入出力線1904より出力され
る。光パス信号受信時には上記手順の逆の処理を行う。
された信号は光パス変換回路1903にて光パス信号に
変換され、光パス信号入出力線1904より出力され
る。光パス信号受信時には上記手順の逆の処理を行う。
【0013】
【発明が解決しようとする課題】上述したような、従来
の入力信号を伝送速度に差がない信号へ格納し、段階的
に高速な信号へ多重していくことで高速な伝送速度を持
つ信号への多重を行う方法では、入力信号を収容するた
めに入力信号に等しい伝送速度を持つ、または時分割多
重する事のできるぺイロード領域を持つ信号が必要にな
ることと伝送速度を段階的に高速化するために用いる、
低速度信号を多重・収容する信号が必要である。
の入力信号を伝送速度に差がない信号へ格納し、段階的
に高速な信号へ多重していくことで高速な伝送速度を持
つ信号への多重を行う方法では、入力信号を収容するた
めに入力信号に等しい伝送速度を持つ、または時分割多
重する事のできるぺイロード領域を持つ信号が必要にな
ることと伝送速度を段階的に高速化するために用いる、
低速度信号を多重・収容する信号が必要である。
【0014】このため、従来例のように低速な入力信号
を収容することのできる、また段階的な速度の高速化を
実現する(SDHでのバーチャルコンテナのような)信
号が存在しない場合には適応できないという問題があっ
た。
を収容することのできる、また段階的な速度の高速化を
実現する(SDHでのバーチャルコンテナのような)信
号が存在しない場合には適応できないという問題があっ
た。
【0015】また、図19で説明される1本の入力線か
らの低速な入力信号を高速な伝送速度を有する信号へと
直接多重・収容する場合は出力信号の持つ帯域、光パス
信号であれば2.4Gbpsあるいは9.6Gbpsと
いった帯域を有効に活用しているとは言えず、実効伝送
効率は非常に悪くなると言う課題があった。
らの低速な入力信号を高速な伝送速度を有する信号へと
直接多重・収容する場合は出力信号の持つ帯域、光パス
信号であれば2.4Gbpsあるいは9.6Gbpsと
いった帯域を有効に活用しているとは言えず、実効伝送
効率は非常に悪くなると言う課題があった。
【0016】本発明は、複数の入力線からの低速な入力
信号を高速な出力信号へと直接多重することが可能で、
入力信号を段階的に高速化する必要が無く、そのため、
良好な伝送効率の得られ、また、入力された信号をその
まま出力信号のぺイロード領域へと多重するため、伝送
装置での信号変換処理を不要とすることのできる信号多
重方法を実現することを目的としている。
信号を高速な出力信号へと直接多重することが可能で、
入力信号を段階的に高速化する必要が無く、そのため、
良好な伝送効率の得られ、また、入力された信号をその
まま出力信号のぺイロード領域へと多重するため、伝送
装置での信号変換処理を不要とすることのできる信号多
重方法を実現することを目的としている。
【0017】
【課題を解決するための手段】本発明によれば、上述の
課題は、前記特許請求の範囲に記載した手段によって解
決される。すなわち、請求項1の発明は、複数の入力線
から入力される伝送速度が同じか又は異なる入力信号
を、入力信号よりも高い伝送速度を有する出力信号のペ
イロード領域に多重する信号多重方法であって、
課題は、前記特許請求の範囲に記載した手段によって解
決される。すなわち、請求項1の発明は、複数の入力線
から入力される伝送速度が同じか又は異なる入力信号
を、入力信号よりも高い伝送速度を有する出力信号のペ
イロード領域に多重する信号多重方法であって、
【0018】入力信号を、カウンタ回路を通過させてビ
ット又はバイト、又はワード単位でカウントし、カウン
タ回路より出力された入力信号を、ぺイロード領域の先
頭位置よりタイムスロット順に時分割多重し、
ット又はバイト、又はワード単位でカウントし、カウン
タ回路より出力された入力信号を、ぺイロード領域の先
頭位置よりタイムスロット順に時分割多重し、
【0019】入力信号が、所定のビット又はバイト、又
はワード数だけぺイロード領域に時分割多重された後、
入力信号の低い伝送速度とぺイロード領域の高い伝送速
度の差を埋めるためのビット列をぺイロード領域に多重
された入力信号の直後からぺイロード領域の最後尾まで
挿入することによって伝送速度の調整を行う信号多重方
法である。
はワード数だけぺイロード領域に時分割多重された後、
入力信号の低い伝送速度とぺイロード領域の高い伝送速
度の差を埋めるためのビット列をぺイロード領域に多重
された入力信号の直後からぺイロード領域の最後尾まで
挿入することによって伝送速度の調整を行う信号多重方
法である。
【0020】請求項2の発明は、複数の入力線から入力
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、ぺイロード領域の
高い伝送速度と多重化される低い伝送速度の入力信号と
の伝送速度差によって決められるバイト数のビット列
を、カウンタ回路を通過させてビット又はバイト、又は
ワード単位でカウントしてぺイロード領域の先頭位置よ
り多重し、
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、ぺイロード領域の
高い伝送速度と多重化される低い伝送速度の入力信号と
の伝送速度差によって決められるバイト数のビット列
を、カウンタ回路を通過させてビット又はバイト、又は
ワード単位でカウントしてぺイロード領域の先頭位置よ
り多重し、
【0021】所定のビット又はバイト、又はワード数を
ぺイロード領域の先頭位置より多重した後、入力線より
入力された信号をそのビット列の直後よりぺイロード領
域の最後尾までタイムスロット順に時分割多重して、ぺ
イロード領域の高い伝送速度と多重される入力信号の低
い伝送速度との調整を行う信号多重方法である。
ぺイロード領域の先頭位置より多重した後、入力線より
入力された信号をそのビット列の直後よりぺイロード領
域の最後尾までタイムスロット順に時分割多重して、ぺ
イロード領域の高い伝送速度と多重される入力信号の低
い伝送速度との調整を行う信号多重方法である。
【0022】請求項3の発明は、複数の入力線から入力
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、低速の入力信号と
高速の出力信号のぺイロード領域の伝送速度比が入力信
号の伝送速度を1としたときに整数比で表されるように
するために、
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、低速の入力信号と
高速の出力信号のぺイロード領域の伝送速度比が入力信
号の伝送速度を1としたときに整数比で表されるように
するために、
【0023】出力信号のぺイロード領域の伝送速度を入
力線数で除した速度に入力信号の伝送速度を変換し、入
力信号を出力信号のぺイロード領域へ時分割多重を行う
信号多重方法である。
力線数で除した速度に入力信号の伝送速度を変換し、入
力信号を出力信号のぺイロード領域へ時分割多重を行う
信号多重方法である。
【0024】請求項4の発明は、複数の入力線から入力
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、入力信号の伝送速
度に応じて出力信号のぺイロード領域を予め分割し、各
入力信号毎にその分割した領域に多重する信号多重方法
である。
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、入力信号の伝送速
度に応じて出力信号のぺイロード領域を予め分割し、各
入力信号毎にその分割した領域に多重する信号多重方法
である。
【0025】上述のように、本発明では、前述の課題を
解決するための手段として、 カウンタ回路を用いて伝送速度差調整用のビット信号
を挿入する方法、 入力信号と出力信号の伝送速度比を整数比にするため
に入力信号の伝送速度を調整する方法、 予め入力信号を多重する領域を割り当てておく方法を
用いて、複数の入力線からの入力信号を高速な出力信号
へと効率よく多重する。方法を採っている。
解決するための手段として、 カウンタ回路を用いて伝送速度差調整用のビット信号
を挿入する方法、 入力信号と出力信号の伝送速度比を整数比にするため
に入力信号の伝送速度を調整する方法、 予め入力信号を多重する領域を割り当てておく方法を
用いて、複数の入力線からの入力信号を高速な出力信号
へと効率よく多重する。方法を採っている。
【0026】上記のカウンタ回路を用いた方法では、
出力信号のぺイロード領域の先頭部分より時分割多重さ
れる入力信号をカウンタ回路によりバイト単位でカウン
トし、時分割多重回路にて多重処理を行う。所定のバイ
ト数だけ信号の時分割多重が終了後、信号が多重されて
いないぺイロード領域にビット列を挿入することで多重
される入力信号と出力信号のぺイロード領域との伝送速
度の差を無くす。
出力信号のぺイロード領域の先頭部分より時分割多重さ
れる入力信号をカウンタ回路によりバイト単位でカウン
トし、時分割多重回路にて多重処理を行う。所定のバイ
ト数だけ信号の時分割多重が終了後、信号が多重されて
いないぺイロード領域にビット列を挿入することで多重
される入力信号と出力信号のぺイロード領域との伝送速
度の差を無くす。
【0027】または、出力信号のぺイロード領域の先頭
部分よりビット列を挿入し、このビット列をバイト単位
でカウンタ回路によりカウントする。所定のバイト数だ
けビット列の多重が終了後、入力信号をその信号の直後
よりペイロード領域に時分割多重することで多重される
入力信号と出力信号のぺイロード領域との伝送速度の差
を吸収している。
部分よりビット列を挿入し、このビット列をバイト単位
でカウンタ回路によりカウントする。所定のバイト数だ
けビット列の多重が終了後、入力信号をその信号の直後
よりペイロード領域に時分割多重することで多重される
入力信号と出力信号のぺイロード領域との伝送速度の差
を吸収している。
【0028】次に、の方法では、複数の入力線からの
入力信号と出力信号のぺイロード領域の伝送速度比が、
入力信号の伝送速度を1としたときに整数比になるよう
に出力信号のぺイロード領域の伝送速度を入力線数で除
した値に入力信号の伝送速度を変換する。入力信号と出
力信号のペイロード領域の伝送速度比を整数にすること
で出力信号のペイロード領域へ入力信号の時分割多重を
容易に行うことができる。
入力信号と出力信号のぺイロード領域の伝送速度比が、
入力信号の伝送速度を1としたときに整数比になるよう
に出力信号のぺイロード領域の伝送速度を入力線数で除
した値に入力信号の伝送速度を変換する。入力信号と出
力信号のペイロード領域の伝送速度比を整数にすること
で出力信号のペイロード領域へ入力信号の時分割多重を
容易に行うことができる。
【0029】の方法では、出力信号のぺイロード領域
を予め入力信号の伝送速度に応じた領域に分割してお
き、各入力信号はそれぞれに割り当てられた領域へと多
重される。入力信号が多重されない領域にはビット列を
多重しておく。
を予め入力信号の伝送速度に応じた領域に分割してお
き、各入力信号はそれぞれに割り当てられた領域へと多
重される。入力信号が多重されない領域にはビット列を
多重しておく。
【0030】いずれの方法とも複数の入力線からの低速
な入力信号を高速な出力信号へと直接多重するため、入
力信号を段階的に高速化する必要が無く、伝送効率の点
でも改善されている。また、入力された信号をそのまま
出力信号のぺイロード領域へと多重するため、伝送装置
での信号変換処理を不要とした。
な入力信号を高速な出力信号へと直接多重するため、入
力信号を段階的に高速化する必要が無く、伝送効率の点
でも改善されている。また、入力された信号をそのまま
出力信号のぺイロード領域へと多重するため、伝送装置
での信号変換処理を不要とした。
【0031】
【発明の実施の形態】以下本発明の実施の形態に関し、
第一実施例〜第四実施例として詳細に説明する。
第一実施例〜第四実施例として詳細に説明する。
【0032】(第一実施例)図1は、本発明の第一実施
例における送信側の多重回路の構成を説明するブロック
図である。本実施例は説明のため、入力線101が2本
で各入力線101より1.2Gbpsの同速度の伝送速
度を持つ信号が入力され、伝送速度2.4Gbps(S
TM−16相当)の光パス信号へと多重する場合の構成
としている。
例における送信側の多重回路の構成を説明するブロック
図である。本実施例は説明のため、入力線101が2本
で各入力線101より1.2Gbpsの同速度の伝送速
度を持つ信号が入力され、伝送速度2.4Gbps(S
TM−16相当)の光パス信号へと多重する場合の構成
としている。
【0033】上記、入力線101の1.2Gbpsの信
号は、1Gbpsの入力信号を、1.2Gbpsの速度
に変換したものである。すなわち、1Gbpsの速度の
信号は、例えば、速度変換バッファに入力された後、
1.2Gbpsで読み出され、入力線101から入力さ
れている。
号は、1Gbpsの入力信号を、1.2Gbpsの速度
に変換したものである。すなわち、1Gbpsの速度の
信号は、例えば、速度変換バッファに入力された後、
1.2Gbpsで読み出され、入力線101から入力さ
れている。
【0034】これは、単位時間あたりの読み出し速度が
1Gbpsのままでは、200Mbのビット列を挿入し
て、1.2Gbpsにすることができないからである。
そのため、入力信号については、その入力速度(1Gb
ps)よりも早く読み出す(1.2Gbps)ことにな
り、その結果、信号を、15625タイムスロット分読
んだ時点で、読み出しを中断するという動作を行ってい
る。
1Gbpsのままでは、200Mbのビット列を挿入し
て、1.2Gbpsにすることができないからである。
そのため、入力信号については、その入力速度(1Gb
ps)よりも早く読み出す(1.2Gbps)ことにな
り、その結果、信号を、15625タイムスロット分読
んだ時点で、読み出しを中断するという動作を行ってい
る。
【0035】ここで、2.4Gbpsの光パス信号は図
17の光パス信号フォーマットにおいてN=16とおい
たものと等価である。なお、以降の実施例においても入
力信号を光パス信号へと多重する場合についての実施例
にて説明を行うが、本発明は出力信号として光パス信号
に限定しているものではない。
17の光パス信号フォーマットにおいてN=16とおい
たものと等価である。なお、以降の実施例においても入
力信号を光パス信号へと多重する場合についての実施例
にて説明を行うが、本発明は出力信号として光パス信号
に限定しているものではない。
【0036】各入力線101よりタイムスロット順にバ
イト単位で読み出された信号はそれぞれカウン夕回路1
11を通過し、時分割多重化回路113にてタイムスロ
ット順にぺイロード領域の先頭部分よりバイトインタリ
ーブ多重される。
イト単位で読み出された信号はそれぞれカウン夕回路1
11を通過し、時分割多重化回路113にてタイムスロ
ット順にぺイロード領域の先頭部分よりバイトインタリ
ーブ多重される。
【0037】この時カウン夕回路111では、予め
“0”にセットされているカウン夕値がタイムスロット
の1周期毎に“1”ずつ増加する仕組みになっており、
各入力線101から時分割多重化回路113へ入力され
た各入力信号のバイト数をカウントする。本実施例で
は、入力線101の数は2であるので1周期のタイムス
ロット数は2である。
“0”にセットされているカウン夕値がタイムスロット
の1周期毎に“1”ずつ増加する仕組みになっており、
各入力線101から時分割多重化回路113へ入力され
た各入力信号のバイト数をカウントする。本実施例で
は、入力線101の数は2であるので1周期のタイムス
ロット数は2である。
【0038】2本の入力線101より入力される1Gb
psの信号を2.4Gbpsの光パス信号のぺイロード
領域へと多重する場合、入力信号は出力信号のペイロー
ド領域1フレーム(37584バイト)当たりにそれぞ
れ15625バイトずつ多重されるため、ペイロード領
域には31250バイトの入力信号が時分割多重される
ことになる。
psの信号を2.4Gbpsの光パス信号のぺイロード
領域へと多重する場合、入力信号は出力信号のペイロー
ド領域1フレーム(37584バイト)当たりにそれぞ
れ15625バイトずつ多重されるため、ペイロード領
域には31250バイトの入力信号が時分割多重される
ことになる。
【0039】この状態ではぺイロード領域と多重信号の
伝送速度の差(6334バイト)があるために、両者の
調整が必要となる。そこで、カウンタ回路111のカウ
ンタ値が“15625”を示すと、カウンタ回路111
から信号線102を通って時分割多重化回路113へと
読み出しを中断する旨の信号を送信し、この信号を受信
した時分割多重化回路113は入力線101から入力信
号の読み出しを中止する。
伝送速度の差(6334バイト)があるために、両者の
調整が必要となる。そこで、カウンタ回路111のカウ
ンタ値が“15625”を示すと、カウンタ回路111
から信号線102を通って時分割多重化回路113へと
読み出しを中断する旨の信号を送信し、この信号を受信
した時分割多重化回路113は入力線101から入力信
号の読み出しを中止する。
【0040】それと同時に、カウン夕回路111よりビ
ット列挿入回路112へと時分割多重化回路113ヘビ
ット列の送信を開始する旨を伝える制御信号が信号線1
03を通って送られる。この信号を受信したビット列挿
入回路112は、例えば“0”のビット列を時分割多重
化回路113ヘとビット信号出力線104を通して出力
し、時分割多重化回路113ではこのビット列を先ほど
のぺイロード領域内の多重信号の直後からぺイロード領
域の最後尾までの範囲(6334バイト)に挿入し、多
重信号とぺイロード領域の伝送速度の差を調整する。
ット列挿入回路112へと時分割多重化回路113ヘビ
ット列の送信を開始する旨を伝える制御信号が信号線1
03を通って送られる。この信号を受信したビット列挿
入回路112は、例えば“0”のビット列を時分割多重
化回路113ヘとビット信号出力線104を通して出力
し、時分割多重化回路113ではこのビット列を先ほど
のぺイロード領域内の多重信号の直後からぺイロード領
域の最後尾までの範囲(6334バイト)に挿入し、多
重信号とぺイロード領域の伝送速度の差を調整する。
【0041】ビット列挿入回路112内のカウンタにて
カウンタ処理を行い、所定のバイト数(本実施例では6
334バイト)のビット列のペイロード領域1フレーム
への挿入が終了すると、ビット列挿入回路112は時分
割多重化回路113への信号の送信を中止し、カウンタ
回路111へとビット列送信の終了信号を信号線103
にて送信し、これを受信したカウン夕回路111はカウ
ンタ値をクリアして“0”に設定する。
カウンタ処理を行い、所定のバイト数(本実施例では6
334バイト)のビット列のペイロード領域1フレーム
への挿入が終了すると、ビット列挿入回路112は時分
割多重化回路113への信号の送信を中止し、カウンタ
回路111へとビット列送信の終了信号を信号線103
にて送信し、これを受信したカウン夕回路111はカウ
ンタ値をクリアして“0”に設定する。
【0042】そして、同時に、各入力線101からの入
力信号をタイムスロット順に読み出しぺイロード領域へ
と多重処理を再開する旨の信号を信号線102を通して
時分割多重化回路113へと送信し、時分割多重化回路
113がカウン夕回路111を通して入力線101から
の入力信号の読み出しを再開する。この一連の手順を繰
り返し行うことで、順次ぺイロード領域への信号多重を
実行する。
力信号をタイムスロット順に読み出しぺイロード領域へ
と多重処理を再開する旨の信号を信号線102を通して
時分割多重化回路113へと送信し、時分割多重化回路
113がカウン夕回路111を通して入力線101から
の入力信号の読み出しを再開する。この一連の手順を繰
り返し行うことで、順次ぺイロード領域への信号多重を
実行する。
【0043】時分割多重化回路113より出力された信
号は光パス信号生成回路114へと入力され、電気−光
変換により光パス信号として光パス信号伝送路105へ
と出力される。
号は光パス信号生成回路114へと入力され、電気−光
変換により光パス信号として光パス信号伝送路105へ
と出力される。
【0044】図2は、本発明第一実施例の受信側の分離
回路の構成を説明するブロック図である。同図におい
て、光パス信号伝送路105より伝送された光パス信号
は光パス信号終端回路211にて光−電気変換され、時
分割多重分離回路212へと入力される。
回路の構成を説明するブロック図である。同図におい
て、光パス信号伝送路105より伝送された光パス信号
は光パス信号終端回路211にて光−電気変換され、時
分割多重分離回路212へと入力される。
【0045】入力信号は送信側の時分割多重化回路11
3によりぺイロード領域の先頭部分より多重されている
ので、時分割多重分離回路212では多重された信号を
ぺイロード領域の先頭部分よりタイムスロット順に読み
出し、タイムスロット毎に設けられた出力線201へと
カウンタ回路111を通して出力される。
3によりぺイロード領域の先頭部分より多重されている
ので、時分割多重分離回路212では多重された信号を
ぺイロード領域の先頭部分よりタイムスロット順に読み
出し、タイムスロット毎に設けられた出力線201へと
カウンタ回路111を通して出力される。
【0046】このとき、出力線201から出力される信
号は、先に説明した送信側の場合と同様の理由で、1.
2Gbpsの速度であるので、最終的には、速度変換バ
ッファを用いるなどにより、1Gbpsに変換した後、
最終的な出力信号とする必要がある。
号は、先に説明した送信側の場合と同様の理由で、1.
2Gbpsの速度であるので、最終的には、速度変換バ
ッファを用いるなどにより、1Gbpsに変換した後、
最終的な出力信号とする必要がある。
【0047】時分割多重分離回路212において取り出
された信号はそれぞれカウンタ回路111を通過する際
に、カウンタ回路111にて読み出した回数(カウンタ
回路へ入力された信号のバイト数)をカウントし、1タ
イムスロット毎にカウンタ値が“1”ずつ増加する。
された信号はそれぞれカウンタ回路111を通過する際
に、カウンタ回路111にて読み出した回数(カウンタ
回路へ入力された信号のバイト数)をカウントし、1タ
イムスロット毎にカウンタ値が“1”ずつ増加する。
【0048】このカウンタ回路111のカウン夕値は初
期状態において予め“0”に設定されている。本実施例
では先述の通り、ぺイロード領域1フレーム当たり入力
信号がぺイロード領域の先頭位置より31250バイト
(15625×2バイト)時分割多重されており、伝送
速度の調整用の、例えば“0”のビット列が入力信号の
直後よりぺイロード領域の最後尾まで6334バイト存
在している。
期状態において予め“0”に設定されている。本実施例
では先述の通り、ぺイロード領域1フレーム当たり入力
信号がぺイロード領域の先頭位置より31250バイト
(15625×2バイト)時分割多重されており、伝送
速度の調整用の、例えば“0”のビット列が入力信号の
直後よりぺイロード領域の最後尾まで6334バイト存
在している。
【0049】従って、受信側では前者の多重化された入
力信号31250バイトのみを読み出せば良いため、カ
ウンタ回路111のカウンタ値が“15625”を示し
たらそれ以降に入力された信号を破棄する。ぺイロード
領域1フレームの処理が終了すると、時分割多重分離回
路212よりカウンタ回路111へと制御信号を信号線
102にて送信する。
力信号31250バイトのみを読み出せば良いため、カ
ウンタ回路111のカウンタ値が“15625”を示し
たらそれ以降に入力された信号を破棄する。ぺイロード
領域1フレームの処理が終了すると、時分割多重分離回
路212よりカウンタ回路111へと制御信号を信号線
102にて送信する。
【0050】これを受信したカウンタ回路111は次の
フレームへと処理を移すためにカウンタ値を“0”にク
リアし、次のフレーム処理に備える。次のフレームに移
ると再びペイロード領域の先頭位置よりタイムスロット
順に多重化された信号を読み出し、出力線201へとカ
ウンタ回路111を通して出力する。この手順を繰り返
し行うことで多重信号の読み出しを可能とする。
フレームへと処理を移すためにカウンタ値を“0”にク
リアし、次のフレーム処理に備える。次のフレームに移
ると再びペイロード領域の先頭位置よりタイムスロット
順に多重化された信号を読み出し、出力線201へとカ
ウンタ回路111を通して出力する。この手順を繰り返
し行うことで多重信号の読み出しを可能とする。
【0051】図3は、先に説明した図1においてカウン
タ回路111とビット列挿入回路112を一つにまとめ
た(図中のカウンタ回路301)場合の送信側回路の構
成を説明するブロック図である。動作は先に図1にて示
した構成の場合と同じであるので説明を省略する。
タ回路111とビット列挿入回路112を一つにまとめ
た(図中のカウンタ回路301)場合の送信側回路の構
成を説明するブロック図である。動作は先に図1にて示
した構成の場合と同じであるので説明を省略する。
【0052】(第二実施例)図4は、本発明の第二実施
例における送信側の多重回路の構成を説明するブロック
図である。この例は、第一実施例とは異なり、2本の入
力線101、401からはそれぞれ例えば1Gbps、
800Mbpsのような異なる伝送速度を持つ信号が入
力され、2.4Gbps(STM.16相当)の光パス
信号へと多重する場合の構成である。
例における送信側の多重回路の構成を説明するブロック
図である。この例は、第一実施例とは異なり、2本の入
力線101、401からはそれぞれ例えば1Gbps、
800Mbpsのような異なる伝送速度を持つ信号が入
力され、2.4Gbps(STM.16相当)の光パス
信号へと多重する場合の構成である。
【0053】入力線101、401よりタイムスロット
順にバイト単位で読み出された信号はそれぞれ入力線対
応に設けられたカウンタ回路111を通過し、時分割多
重化回路113にてタイムスロット順にペイロード領域
の先頭部分よりバイトインタリーブ多重される。
順にバイト単位で読み出された信号はそれぞれ入力線対
応に設けられたカウンタ回路111を通過し、時分割多
重化回路113にてタイムスロット順にペイロード領域
の先頭部分よりバイトインタリーブ多重される。
【0054】この時各カウンタ回路111では、予め
“0”にセットされているカウン夕値がタイムスロット
の1周期毎に“1”ずつ増加する仕組みになっており、
入力線101.401から時分割多重化回路113へ入
力された各入力信号のバイト数をカウントする。本実施
例では、入力線101の数は2であるので1周期のタイ
ムスロット数は2である。
“0”にセットされているカウン夕値がタイムスロット
の1周期毎に“1”ずつ増加する仕組みになっており、
入力線101.401から時分割多重化回路113へ入
力された各入力信号のバイト数をカウントする。本実施
例では、入力線101の数は2であるので1周期のタイ
ムスロット数は2である。
【0055】本実施例では2本の入力線101.401
より入力される1Gbps、800Mbpsの異速度の
信号を2.4Gbpsの光パス信号のぺイロード領域へ
と多重する場合、入力信号は出力信号のぺイロード領域
1フレーム(37584バイト)当たりにそれぞれ15
625バイト、12500バイトずつ多重される。
より入力される1Gbps、800Mbpsの異速度の
信号を2.4Gbpsの光パス信号のぺイロード領域へ
と多重する場合、入力信号は出力信号のぺイロード領域
1フレーム(37584バイト)当たりにそれぞれ15
625バイト、12500バイトずつ多重される。
【0056】そのため、ぺイロード領域には28125
バイトの入力信号が時分割多重されることになり、94
59バイト(1Gbpsの入力信号に対しては3167
バイト、800Mbpsの入力信号に対しては6292
バイト)の伝送速度差が出力信号のぺイロード領域との
間に生じる。
バイトの入力信号が時分割多重されることになり、94
59バイト(1Gbpsの入力信号に対しては3167
バイト、800Mbpsの入力信号に対しては6292
バイト)の伝送速度差が出力信号のぺイロード領域との
間に生じる。
【0057】この状態ではペイロード領域と多重信号の
伝送速度の差(9459バイト)があるために、入出力
信号間の伝送速度の調整が必要となる。第一実施例とは
異なり各入力線からの入力信号は伝送速度が異なるため
に、図4にて示されるとおり各入力線対応に設けられた
カウンタ回路111で入力されたそれぞれの入力信号毎
のバイト数をカウントする。
伝送速度の差(9459バイト)があるために、入出力
信号間の伝送速度の調整が必要となる。第一実施例とは
異なり各入力線からの入力信号は伝送速度が異なるため
に、図4にて示されるとおり各入力線対応に設けられた
カウンタ回路111で入力されたそれぞれの入力信号毎
のバイト数をカウントする。
【0058】本実施例では、入力線101からの1Gb
psの入力信号に対してはカウンタ回路111のカウン
タ値が“15625”を、入力線401からの800M
bpsの入力信号に対してはカウンタ回路111のカウ
ンタ値が“12500”を示すと、各カウンタ回路11
1から信号線102を通って時分割多重化回路113へ
と読み出しを中断する旨の信号を送信し、この信号を受
信した時分割多重化回路113は入力線101、または
401から入力信号の読み出しを中止する。
psの入力信号に対してはカウンタ回路111のカウン
タ値が“15625”を、入力線401からの800M
bpsの入力信号に対してはカウンタ回路111のカウ
ンタ値が“12500”を示すと、各カウンタ回路11
1から信号線102を通って時分割多重化回路113へ
と読み出しを中断する旨の信号を送信し、この信号を受
信した時分割多重化回路113は入力線101、または
401から入力信号の読み出しを中止する。
【0059】それと同時に、各カウンタ回路111より
各カウンタ回路111に対応して設けられたビッ卜列挿
入回路112に対して時分割多重化回路113へビット
列の送信を開始する旨を伝える制御信号が信号線103
を通って送られる。この信号を受信したビット列挿入回
路112は、例えば“0”のビット列を時分割多重化回
路113へとビット信号出力線104を通して出力す
る。
各カウンタ回路111に対応して設けられたビッ卜列挿
入回路112に対して時分割多重化回路113へビット
列の送信を開始する旨を伝える制御信号が信号線103
を通って送られる。この信号を受信したビット列挿入回
路112は、例えば“0”のビット列を時分割多重化回
路113へとビット信号出力線104を通して出力す
る。
【0060】時分割多重化回路113ではこのビット列
を対応する入力線からの入力信号の最後尾に続けてペイ
ロード領域の最後尾までタイムスロット順にバイトイン
タリーブ多重を行い、入力信号とぺイロード領域の伝送
速度の差を調整する。各カウンタ回路に対応して設けら
れたビット列挿入回路112内のカウンタにてカウント
処理を行う。
を対応する入力線からの入力信号の最後尾に続けてペイ
ロード領域の最後尾までタイムスロット順にバイトイン
タリーブ多重を行い、入力信号とぺイロード領域の伝送
速度の差を調整する。各カウンタ回路に対応して設けら
れたビット列挿入回路112内のカウンタにてカウント
処理を行う。
【0061】このとき、所定のバイト数(本実施例では
入力線101からの1Gbpsの入力信号に対しては、
カウンタ値が“3167”を、入力線401からの80
0Mbpsの入力信号に対してはカウンタ値が“629
2”)のビット列を各入力信号に続けてぺイロード領域
1フレームへの多重し、それが終了すると、ビット列挿
入回路112は時分割多重化回路113への信号の送信
を中止し、カウンタ回路111へとビット列送信の終了
信号を信号線103にて送信する。
入力線101からの1Gbpsの入力信号に対しては、
カウンタ値が“3167”を、入力線401からの80
0Mbpsの入力信号に対してはカウンタ値が“629
2”)のビット列を各入力信号に続けてぺイロード領域
1フレームへの多重し、それが終了すると、ビット列挿
入回路112は時分割多重化回路113への信号の送信
を中止し、カウンタ回路111へとビット列送信の終了
信号を信号線103にて送信する。
【0062】これを受信したカウンタ回路111はカウ
ンタ値をクリアしで“0”に設定すると同時に、各入力
線101、401からの入力信号をタイムスロット順に
読み出しぺイロード領域へと多重処理を再開する旨の信
号を信号線102を通して時分割多重化回路113へと
送信し、時分割多重化回路113がカウンタ回路111
を通して入力線101からの入力信号の読み出しを再開
する。
ンタ値をクリアしで“0”に設定すると同時に、各入力
線101、401からの入力信号をタイムスロット順に
読み出しぺイロード領域へと多重処理を再開する旨の信
号を信号線102を通して時分割多重化回路113へと
送信し、時分割多重化回路113がカウンタ回路111
を通して入力線101からの入力信号の読み出しを再開
する。
【0063】この一連の手順を繰り返し行うことで、順
次ぺイロード領域への信号多重を実行する。時分割多重
化回路113より出力された信号は光パス信号生成回路
114へと入力され、電気−光変換により光パス信号と
して光パス信号伝送路105へと出力される。
次ぺイロード領域への信号多重を実行する。時分割多重
化回路113より出力された信号は光パス信号生成回路
114へと入力され、電気−光変換により光パス信号と
して光パス信号伝送路105へと出力される。
【0064】図5は、本発明の第二実施例の受信側の分
離回路の構成を示すブロック図である。同図において、
光パス信号伝送路105より伝送された光パス信号は光
パス信号終端回路211にて光−電気変換され、時分割
多重分離回路212へと入力される。
離回路の構成を示すブロック図である。同図において、
光パス信号伝送路105より伝送された光パス信号は光
パス信号終端回路211にて光−電気変換され、時分割
多重分離回路212へと入力される。
【0065】入力信号は、送信側の時分割多重化回路1
13によりぺイロード領域の先頭部分より多重されてい
るので、時分割多重分離回路212では多重された信号
をぺイロード領域の先頭部分よりタイムスロット順に読
み出し、タイムスロット毎に設けられた出力線201、
501へと出力線対応に設けられたカウン夕回路111
を通して出力される。
13によりぺイロード領域の先頭部分より多重されてい
るので、時分割多重分離回路212では多重された信号
をぺイロード領域の先頭部分よりタイムスロット順に読
み出し、タイムスロット毎に設けられた出力線201、
501へと出力線対応に設けられたカウン夕回路111
を通して出力される。
【0066】時分割多重分離回路212において取り出
された信号はそれぞれ各出力線対応に設けられたカウン
タ回路111を通過する際に、カウンタ回路111にて
読み出した回数(カウンタ回路111へ入力された信号
のバイト数)をカウントし、1タイムスロット毎にカウ
ンタ値カや“1”ずつ増加する。このカウンタ回路11
1のカウンタ値は初期状態において予め“0”に設定さ
れている。
された信号はそれぞれ各出力線対応に設けられたカウン
タ回路111を通過する際に、カウンタ回路111にて
読み出した回数(カウンタ回路111へ入力された信号
のバイト数)をカウントし、1タイムスロット毎にカウ
ンタ値カや“1”ずつ増加する。このカウンタ回路11
1のカウンタ値は初期状態において予め“0”に設定さ
れている。
【0067】本実施例では、先述の通り、ペイロード領
域1フレーム当たり各入力信号がぺイロード領域に15
625バイト(1Gbpsの入力信号)、12500バ
イト(800Mbpsの入力信号)の計28125バイ
トが時分割多重されており、伝送速度の調整用の、例え
ば“0”のビット列が各入力信号の直後よりぺイロード
領域の最後尾までそれぞれ3167バイト、6292バ
イトの計9459バイト存在している。
域1フレーム当たり各入力信号がぺイロード領域に15
625バイト(1Gbpsの入力信号)、12500バ
イト(800Mbpsの入力信号)の計28125バイ
トが時分割多重されており、伝送速度の調整用の、例え
ば“0”のビット列が各入力信号の直後よりぺイロード
領域の最後尾までそれぞれ3167バイト、6292バ
イトの計9459バイト存在している。
【0068】従って、受信側では多重化された入力信号
のみを読み出せば良いため、出力線201対応に設けら
れたカウンタ回路111では、カウンタ値が“1562
5”を、出力線501対応に設けられたカウンタ回路1
11では、カウンタ値が“12500”を示したら、そ
れ以降のカウンタ回路111に入力される信号は破棄さ
れる。ぺイロード領域1フレームの処理が終了すると時
分割多重分離回路212からカウンタ回路111へと制
御信号を信号線102にて送信する。
のみを読み出せば良いため、出力線201対応に設けら
れたカウンタ回路111では、カウンタ値が“1562
5”を、出力線501対応に設けられたカウンタ回路1
11では、カウンタ値が“12500”を示したら、そ
れ以降のカウンタ回路111に入力される信号は破棄さ
れる。ぺイロード領域1フレームの処理が終了すると時
分割多重分離回路212からカウンタ回路111へと制
御信号を信号線102にて送信する。
【0069】これを受信したカウンタ回路111は次の
フレームへと処理を移すためにカウン夕値を“0”にク
リアし、次のフレーム処理に備える。次のフレームに移
ると再びペイロード領域の先頭位置よりタイムスロット
順に多重化された信号を読み出し、出力線201、50
1へとカウンタ回路111を通して出力する。この手順
を繰り返し行うことで多重信号の読み出しを可能とす
る。
フレームへと処理を移すためにカウン夕値を“0”にク
リアし、次のフレーム処理に備える。次のフレームに移
ると再びペイロード領域の先頭位置よりタイムスロット
順に多重化された信号を読み出し、出力線201、50
1へとカウンタ回路111を通して出力する。この手順
を繰り返し行うことで多重信号の読み出しを可能とす
る。
【0070】図6は、図4においてカウンタ回路111
とビット列挿入回路112を一つにまとめた(図中のカ
ウンタ回路301)場合の送信側回路の構成を説明する
ブロック図である。動作は先に図4に示した構成の場合
と同じであるので説明を省略する。
とビット列挿入回路112を一つにまとめた(図中のカ
ウンタ回路301)場合の送信側回路の構成を説明する
ブロック図である。動作は先に図4に示した構成の場合
と同じであるので説明を省略する。
【0071】(第三実施例)図7は本発明の第三実施例
における送信側の多重回路の構成を説明するブロック図
である。この例も第一実施例と同様、各入力線101か
らは1Gbpsの同速度の伝送速度を持つ信号が入力さ
れ、2.4Gbps(STM.16相当)の光パス信号
へと多重する場合の構成である。
における送信側の多重回路の構成を説明するブロック図
である。この例も第一実施例と同様、各入力線101か
らは1Gbpsの同速度の伝送速度を持つ信号が入力さ
れ、2.4Gbps(STM.16相当)の光パス信号
へと多重する場合の構成である。
【0072】各入力線101より入力される1Gbps
の信号は光パス信号のぺイロード領域へとタイムスロッ
ト順に順次多重される。このとき、ぺイロード領域1フ
レーム(37584バイト)当たり31250バイト
(15675×2バイト)多重され、両者の信号の伝送
速度差により6334バイトの領域が生じる。この差を
調整するため予めペイロード領域の先頭位置より、例え
ば“0”のビット列を6334バイト挿入し、その後多
重信号を多重する事で速度差を吸収する。
の信号は光パス信号のぺイロード領域へとタイムスロッ
ト順に順次多重される。このとき、ぺイロード領域1フ
レーム(37584バイト)当たり31250バイト
(15675×2バイト)多重され、両者の信号の伝送
速度差により6334バイトの領域が生じる。この差を
調整するため予めペイロード領域の先頭位置より、例え
ば“0”のビット列を6334バイト挿入し、その後多
重信号を多重する事で速度差を吸収する。
【0073】各入力線101より多重される信号をタイ
ムスロット順に読み出す前に、ビット列挿入回路112
より所定のバイト数(本実施例では6334バイト)の
ビット列をビット信号出力線104へと出力し、出力さ
れたビット列はカウンタ回路111を通ってビット信号
出力線104から時分割多重化回路113へと入力さ
れ、ぺイロード領域の先頭位置から挿入される。
ムスロット順に読み出す前に、ビット列挿入回路112
より所定のバイト数(本実施例では6334バイト)の
ビット列をビット信号出力線104へと出力し、出力さ
れたビット列はカウンタ回路111を通ってビット信号
出力線104から時分割多重化回路113へと入力さ
れ、ぺイロード領域の先頭位置から挿入される。
【0074】カウンタ回路111のカウンタ値は初期設
定では予め“0”にセットされている。この時カウンタ
回路111では、ビット列が1バイト入力される毎にカ
ウンタ値を“1”ずつ増加させていく。このカウン夕値
が“6334”を示すと、カウン夕回路111よりビッ
ト列挿入回路112へとビット列の送信を中止する内容
の制御信号を信号線102に出力し、同時に時分割多重
化回路113へとビット列の送信終了の信号を出力す
る。
定では予め“0”にセットされている。この時カウンタ
回路111では、ビット列が1バイト入力される毎にカ
ウンタ値を“1”ずつ増加させていく。このカウン夕値
が“6334”を示すと、カウン夕回路111よりビッ
ト列挿入回路112へとビット列の送信を中止する内容
の制御信号を信号線102に出力し、同時に時分割多重
化回路113へとビット列の送信終了の信号を出力す
る。
【0075】この制御信号を受信した時分割多重化回路
113は入力線101からタイムスロット順に入力信号
の読み出しを開始し、ペイロード領域の先に挿入された
ビット列の直後よりペイロード領域の最後尾までの範囲
(31250バイト)にバイトインタリーブ多重を行
う。
113は入力線101からタイムスロット順に入力信号
の読み出しを開始し、ペイロード領域の先に挿入された
ビット列の直後よりペイロード領域の最後尾までの範囲
(31250バイト)にバイトインタリーブ多重を行
う。
【0076】1フレームへの多重後、時分割多重化回路
113からの出力信号は光パス信号生成回路114へと
出力され、また同時に次のフレームへの多重処理に移る
ためにカウンタ回路111にその旨を伝える制御信号を
信号線102を通して送信する。制御信号を受信したカ
ウン夕回路111ではカウンタ値をクリアしで“0”に
戻し、ビット列挿入回路112へとビット列の送信を開
始する旨の制御信号を信号線102を通して送信する。
113からの出力信号は光パス信号生成回路114へと
出力され、また同時に次のフレームへの多重処理に移る
ためにカウンタ回路111にその旨を伝える制御信号を
信号線102を通して送信する。制御信号を受信したカ
ウン夕回路111ではカウンタ値をクリアしで“0”に
戻し、ビット列挿入回路112へとビット列の送信を開
始する旨の制御信号を信号線102を通して送信する。
【0077】このとき、ビット列挿入回路112はビッ
ト列の出力を開始し、ぺイロード領域の先頭位置から意
味を持たない信号列の多重を行う。以上の手順を繰り返
すことによりペイロード領域への信号の多重を行う。光
パス信号生成回路114へと入力された信号は電気−光
変換にて光パス信号として光パス信号伝送路105へと
出力される。
ト列の出力を開始し、ぺイロード領域の先頭位置から意
味を持たない信号列の多重を行う。以上の手順を繰り返
すことによりペイロード領域への信号の多重を行う。光
パス信号生成回路114へと入力された信号は電気−光
変換にて光パス信号として光パス信号伝送路105へと
出力される。
【0078】図8は、本発明の第三実施例の受信側の分
離回路の構成を説明するブロック図である。光パス信号
伝送路105より入力された光パス信号は光パス信号終
端回路211において、光−電気変換され、時分割多重
分離回路212へと入力される。時分割多重分離回路2
12では、ペイロード領域へと多重された信号を以下の
手順に従って取り出す。
離回路の構成を説明するブロック図である。光パス信号
伝送路105より入力された光パス信号は光パス信号終
端回路211において、光−電気変換され、時分割多重
分離回路212へと入力される。時分割多重分離回路2
12では、ペイロード領域へと多重された信号を以下の
手順に従って取り出す。
【0079】ぺイロード領域にはその先頭位置より信号
が多重されているが、先頭位置より所定のバイト数(本
実施例では6334バイト)は、例えば“0”のビット
列が挿入されており、その後ぺイロード領域の最後尾ま
で多重信号が多重されている。従ってぺイロードの先頭
位置より信号を読み出して信号出力線801へと出力
し、カウンタ回路111に入力する。
が多重されているが、先頭位置より所定のバイト数(本
実施例では6334バイト)は、例えば“0”のビット
列が挿入されており、その後ぺイロード領域の最後尾ま
で多重信号が多重されている。従ってぺイロードの先頭
位置より信号を読み出して信号出力線801へと出力
し、カウンタ回路111に入力する。
【0080】カウン夕回路111では予め“0”にセッ
トされたカウン夕値が1バイト入力されるたびに“1”
ずつ増加し、カウン夕値が“6334”を示すとカウン
タ回路111より時分割多重分離回路212へと制御信
号を信号線102を通して送信し、それ以降のぺイロー
ド領域内の多重信号はタイムスロット順にそれぞれに対
応して設けられた出力線201へと読み出され、出力さ
れる。
トされたカウン夕値が1バイト入力されるたびに“1”
ずつ増加し、カウン夕値が“6334”を示すとカウン
タ回路111より時分割多重分離回路212へと制御信
号を信号線102を通して送信し、それ以降のぺイロー
ド領域内の多重信号はタイムスロット順にそれぞれに対
応して設けられた出力線201へと読み出され、出力さ
れる。
【0081】ペイロード領域1フレームの処理が終了す
ると時分割多重分離回路212よりカウンタ回路111
へとその旨の制御信号を信号線102を通して出力し、
受信したカウンタ回路111ではカウンタ値をクリアし
て“0”に戻し、次のフレーム処理に備える。信号の読
み出しは上記手順を繰り返すことで行われる。
ると時分割多重分離回路212よりカウンタ回路111
へとその旨の制御信号を信号線102を通して出力し、
受信したカウンタ回路111ではカウンタ値をクリアし
て“0”に戻し、次のフレーム処理に備える。信号の読
み出しは上記手順を繰り返すことで行われる。
【0082】図9は、図7においてカウンタ回路111
とビット列挿入回路112を一つにまとめた(図中のカ
ウンタ回路301)場合の送信側回路の構成を説明する
ブロック図である。動作は先に図7に示した構成の場合
と同じであるので説明を省略する。
とビット列挿入回路112を一つにまとめた(図中のカ
ウンタ回路301)場合の送信側回路の構成を説明する
ブロック図である。動作は先に図7に示した構成の場合
と同じであるので説明を省略する。
【0083】(第四実施例)図10は、本発明の第四実
施例における送信側の多重回路の構成を説明するブロッ
ク図である。この例は、第三実施例とは異なり、2本の
入力線101、401からはそれぞれ例えば1Gbp
s、800Mbpsのような異なる伝送速度を持つ信号
が入力され、2.4Gbps(STM−16相当)の光
パス信号へと多重する場合の構成を示している。
施例における送信側の多重回路の構成を説明するブロッ
ク図である。この例は、第三実施例とは異なり、2本の
入力線101、401からはそれぞれ例えば1Gbp
s、800Mbpsのような異なる伝送速度を持つ信号
が入力され、2.4Gbps(STM−16相当)の光
パス信号へと多重する場合の構成を示している。
【0084】本実施例では、2本の入力線101、40
1より入力される1Gbps、800Mbpsの異速度
の信号を2.4Gbpsの光パス信号のぺイロード領域
へと多重する場合、入力信号は出力信号のペイロード領
域1フレーム(37584バイト)当たりにそれぞれ1
5625バイト、12500バイトずつ多重されるた
め、ぺイロード領域には28125バイトの入力信号が
時分割多重されることになる。
1より入力される1Gbps、800Mbpsの異速度
の信号を2.4Gbpsの光パス信号のぺイロード領域
へと多重する場合、入力信号は出力信号のペイロード領
域1フレーム(37584バイト)当たりにそれぞれ1
5625バイト、12500バイトずつ多重されるた
め、ぺイロード領域には28125バイトの入力信号が
時分割多重されることになる。
【0085】そのため、9459バイト(1Gbpsの
入力信号に対しては3167バイト、800Mbpsの
入力信号に対しては6292バイト)の伝送速度差が出
力信号のぺイロード領域との間に生じる。この差を調整
するため予めぺイロード領域の先頭位置より、各入力線
毎に例えば“0”のビット列を各入力線101、401
からの入力信号を多重する前にぺイロード領域に挿入
し、その後入力信号を多重する事で速度差を吸収する。
入力信号に対しては3167バイト、800Mbpsの
入力信号に対しては6292バイト)の伝送速度差が出
力信号のぺイロード領域との間に生じる。この差を調整
するため予めぺイロード領域の先頭位置より、各入力線
毎に例えば“0”のビット列を各入力線101、401
からの入力信号を多重する前にぺイロード領域に挿入
し、その後入力信号を多重する事で速度差を吸収する。
【0086】各入力線からの入力信号をタイムスロット
順に読み出す前に、各入力線対応に設けられたビット列
挿入回路112より所定のバイト数(本実施例では1G
bpsの入力信号に対しては3167バイト、800M
bpsの入力信号に対しては6292バイト)のビット
列をビット信号出力線104へと出力する。
順に読み出す前に、各入力線対応に設けられたビット列
挿入回路112より所定のバイト数(本実施例では1G
bpsの入力信号に対しては3167バイト、800M
bpsの入力信号に対しては6292バイト)のビット
列をビット信号出力線104へと出力する。
【0087】出力されたビット列はビット列挿入回路1
12対応に設けられたカウンタ回路111を通ってビッ
ト信号出力線104から時分割多重化回路113へと入
力され、ぺイロード領域の先頭位置からタイムスロット
順にバイトインタリーブ多重される。カウンタ回路11
1のカウンタ値は初期設定では予め“0”にセットされ
ている。
12対応に設けられたカウンタ回路111を通ってビッ
ト信号出力線104から時分割多重化回路113へと入
力され、ぺイロード領域の先頭位置からタイムスロット
順にバイトインタリーブ多重される。カウンタ回路11
1のカウンタ値は初期設定では予め“0”にセットされ
ている。
【0088】このとき、各カウンタ回路111では、予
め“0”にセットされているカウンタ値をビット列が1
バイト入力される毎に“1”ずつ増加させる。入力線1
01対応に設けられたカウンタ回路111のカウンタ値
が“3167”を、入力線401対応に設けられたカウ
ンタ回路111のカウンタ値が“6292”を示すと、
各カウンタ回路111よりビット列挿入回路112へと
ビット列の送信を中止する内容の制御信号を信号線10
2に出力し、同時に時分割多重化回路113へとビット
列の送信終了の信号を出力する。
め“0”にセットされているカウンタ値をビット列が1
バイト入力される毎に“1”ずつ増加させる。入力線1
01対応に設けられたカウンタ回路111のカウンタ値
が“3167”を、入力線401対応に設けられたカウ
ンタ回路111のカウンタ値が“6292”を示すと、
各カウンタ回路111よりビット列挿入回路112へと
ビット列の送信を中止する内容の制御信号を信号線10
2に出力し、同時に時分割多重化回路113へとビット
列の送信終了の信号を出力する。
【0089】この制御信号を受信した時分割多重化回路
113はカウンタ回路111からのビット列の多重処理
を中止し、対応する入力線から入力信号の読み出しを開
始してぺイロード領域の先に挿入されたビット列の直後
よりぺイロード領域の最後尾までの範囲にタイムスロッ
ト順にバイトインタリーブ多重を行う。
113はカウンタ回路111からのビット列の多重処理
を中止し、対応する入力線から入力信号の読み出しを開
始してぺイロード領域の先に挿入されたビット列の直後
よりぺイロード領域の最後尾までの範囲にタイムスロッ
ト順にバイトインタリーブ多重を行う。
【0090】1フレームへの多重後、時分割多重化回路
113からの出力信号は光パス信号生成回路114へと
出力され、また同時に次のフレームへの多重処理に移る
ために各カウン夕回路111にその旨を伝える制御信号
を信号線102を通して送信する。制御信号を受信した
カウンタ回路111ではカウンタ値をクリアしで“0”
に戻し、ビット列挿入回路112へとビット列の送信を
開始する旨の制御信号を信号線102を通して送信す
る。
113からの出力信号は光パス信号生成回路114へと
出力され、また同時に次のフレームへの多重処理に移る
ために各カウン夕回路111にその旨を伝える制御信号
を信号線102を通して送信する。制御信号を受信した
カウンタ回路111ではカウンタ値をクリアしで“0”
に戻し、ビット列挿入回路112へとビット列の送信を
開始する旨の制御信号を信号線102を通して送信す
る。
【0091】このとき、ビット列挿入回路112は、ビ
ット列の出力を開始し、ぺイロード領域の先頭位置から
ビット列の多重を行う。以上の手順を繰り返すことによ
りぺイロード領域への信号の多重を行う。光パス信号生
成回路114へと入力された信号は電気−光変換にて光
パス信号として光パス信号伝送路105へと出力され
る。
ット列の出力を開始し、ぺイロード領域の先頭位置から
ビット列の多重を行う。以上の手順を繰り返すことによ
りぺイロード領域への信号の多重を行う。光パス信号生
成回路114へと入力された信号は電気−光変換にて光
パス信号として光パス信号伝送路105へと出力され
る。
【0092】図11は本発明の第四実施例の受信側の分
離回路の構成を説明するブロック図である。同図におい
て、光パス信号伝送路105より入力された光パス信号
は、光パス信号終端回路211において、光−電気変換
され、時分割多重分離回路212へと入力される。時分
割多重分離回路212では、ペイロード領域へと多重さ
れた信号を以下の手順に従って取り出す。
離回路の構成を説明するブロック図である。同図におい
て、光パス信号伝送路105より入力された光パス信号
は、光パス信号終端回路211において、光−電気変換
され、時分割多重分離回路212へと入力される。時分
割多重分離回路212では、ペイロード領域へと多重さ
れた信号を以下の手順に従って取り出す。
【0093】ペイロード領域にはその先頭位置より信号
が多重されているが、先頭位置より所定のバイト数(本
実施例では1Gbpsの入力信号に対しては3167バ
イト、800Mbpsの入力信号に対しては6292バ
イト)は、例えば“0”のビット列が挿入されており、
その後ぺイロード領域の最後尾まで入力信号が多重され
ている。従ってぺイロードの先頭位置より信号を読み出
してタイムスロットに対応する信号出力線801へと出
力し、カウンタ回路111に入力する。
が多重されているが、先頭位置より所定のバイト数(本
実施例では1Gbpsの入力信号に対しては3167バ
イト、800Mbpsの入力信号に対しては6292バ
イト)は、例えば“0”のビット列が挿入されており、
その後ぺイロード領域の最後尾まで入力信号が多重され
ている。従ってぺイロードの先頭位置より信号を読み出
してタイムスロットに対応する信号出力線801へと出
力し、カウンタ回路111に入力する。
【0094】カウンタ回路111では予め“0”にセッ
トされたカウンタ値が信号が1バイト入力されるたびに
“1”ずつ増加し、1Gbpsの入力信号に対しては出
力線201対応に設けられたカウンタ回路111のカウ
ンタ値が“3167”を、800Mbpsの入力信号に
対しては出力線501対応に設けられたカウンタ回路1
11のカウンタ値が“6292”を示すと、各カウンタ
回路111より時分割多重分離回路212へと制御信号
を信号線102を通して送信する。
トされたカウンタ値が信号が1バイト入力されるたびに
“1”ずつ増加し、1Gbpsの入力信号に対しては出
力線201対応に設けられたカウンタ回路111のカウ
ンタ値が“3167”を、800Mbpsの入力信号に
対しては出力線501対応に設けられたカウンタ回路1
11のカウンタ値が“6292”を示すと、各カウンタ
回路111より時分割多重分離回路212へと制御信号
を信号線102を通して送信する。
【0095】それ以降のぺイロード領域内の多重信号は
タイムスロット順にそれぞれに対応して設けられた出力
線201、501へと読み出され出力される。各カウン
タ回路111に入力された信号は回路にて破棄する。ぺ
イロード領域1フレームの処理が終了すると時分割多重
分離回路212よりカウンタ回路111へとその旨の制
御信号を信号線102を通して出力し、受信したカウン
タ回路111ではカウンタ値をクリアしで“0”に戻
し、次のフレーム処理に備える。信号の読み出しは上記
手順を繰り返すことで行われる。
タイムスロット順にそれぞれに対応して設けられた出力
線201、501へと読み出され出力される。各カウン
タ回路111に入力された信号は回路にて破棄する。ぺ
イロード領域1フレームの処理が終了すると時分割多重
分離回路212よりカウンタ回路111へとその旨の制
御信号を信号線102を通して出力し、受信したカウン
タ回路111ではカウンタ値をクリアしで“0”に戻
し、次のフレーム処理に備える。信号の読み出しは上記
手順を繰り返すことで行われる。
【0096】図12は、図10においてカウンタ回路1
11とビット列挿入回路112を一つにまとめた(図中
のカウンタ回路301)場合の送信側回路の構成を説明
するブロック図である。動作は先に図10に示した構成
の場合と同じであるので説明を省略する。
11とビット列挿入回路112を一つにまとめた(図中
のカウンタ回路301)場合の送信側回路の構成を説明
するブロック図である。動作は先に図10に示した構成
の場合と同じであるので説明を省略する。
【0097】(第五実施例)図13は本発明の第五実施
例における送信側の多重回路の構成を説明するブロック
図である。本実施例は説明のため、入力線101が2本
で各入力線101より1Gbpsの同速度の伝送速度を
持つ信号が入力され、伝送速度2.4Gbps(ST
M.16相当)の光パス信号へと多重する場合の構成と
なっている。
例における送信側の多重回路の構成を説明するブロック
図である。本実施例は説明のため、入力線101が2本
で各入力線101より1Gbpsの同速度の伝送速度を
持つ信号が入力され、伝送速度2.4Gbps(ST
M.16相当)の光パス信号へと多重する場合の構成と
なっている。
【0098】各入力線101から入力された信号は伝送
速度調整回路1301にて伝送速度を変換後、時分割多
重化回路113へと入力され、光パス信号のぺイロード
領域へと時分割多重される。伝送速度調整回路1301
では出力信号のぺイロード領域への時分割多重を容易に
行うことができるように、入力信号と出力信号である光
パス信号のぺイロード領域の伝送速度比を、入力信号の
伝送速度を1としたときに両者の速度比が整数で表すこ
とができるように入力信号の伝送速度を変換する。
速度調整回路1301にて伝送速度を変換後、時分割多
重化回路113へと入力され、光パス信号のぺイロード
領域へと時分割多重される。伝送速度調整回路1301
では出力信号のぺイロード領域への時分割多重を容易に
行うことができるように、入力信号と出力信号である光
パス信号のぺイロード領域の伝送速度比を、入力信号の
伝送速度を1としたときに両者の速度比が整数で表すこ
とができるように入力信号の伝送速度を変換する。
【0099】入力信号の変換後の伝送速度は出力信号の
ぺイロード領域の持つ伝送速度を時分割多重化回路11
3に接続する入力線数で除算することにより求めること
ができる。本実施例では出力信号の光パス信号のぺイロ
ード領域は2.4Gbps)入力線101の数は2本な
ので各入力線からの入力信号の伝送速度を1Gbpsか
ら1.2Gbps(2.4Gbps÷2)に伝送速度調
整回路1301にて変換する。これにより入力信号の伝
送速度と出力信号のぺイロード領域の持つ伝送速度の比
を1:2の整数比で表すことができる。
ぺイロード領域の持つ伝送速度を時分割多重化回路11
3に接続する入力線数で除算することにより求めること
ができる。本実施例では出力信号の光パス信号のぺイロ
ード領域は2.4Gbps)入力線101の数は2本な
ので各入力線からの入力信号の伝送速度を1Gbpsか
ら1.2Gbps(2.4Gbps÷2)に伝送速度調
整回路1301にて変換する。これにより入力信号の伝
送速度と出力信号のぺイロード領域の持つ伝送速度の比
を1:2の整数比で表すことができる。
【0100】そのため伝送速度調整回路1301では、
例えば“0”のビット列を1Gbpsの入力信号に付与
することで伝送速度を1.2Gbpsへと変換する。変
換方法は本実施例とは異なる手法、例えば伝送速度調整
回路1301で入力信号をバッファリングし、出力時の
信号読み出し速度を1.2Gbpsにすることでも可能
であり、これに限るものではない。
例えば“0”のビット列を1Gbpsの入力信号に付与
することで伝送速度を1.2Gbpsへと変換する。変
換方法は本実施例とは異なる手法、例えば伝送速度調整
回路1301で入力信号をバッファリングし、出力時の
信号読み出し速度を1.2Gbpsにすることでも可能
であり、これに限るものではない。
【0101】伝送速度調整回路1301から出力された
1.2Gbpsの各入力信号は時分割多重化回路113
にて光パス信号のペイロード領域へとタイムスロット順
にバイトインタリーブ多重される。時分割多重化回路1
13にて多重された信号は光パス信号生成回路114に
て電気−光変換処理により光パス信号へ変換され、光パ
ス信号伝送路105にて伝送される。
1.2Gbpsの各入力信号は時分割多重化回路113
にて光パス信号のペイロード領域へとタイムスロット順
にバイトインタリーブ多重される。時分割多重化回路1
13にて多重された信号は光パス信号生成回路114に
て電気−光変換処理により光パス信号へ変換され、光パ
ス信号伝送路105にて伝送される。
【0102】図14は本実施例での受信側分離回路の構
成を説明するブロック図である。光パス信号伝送路10
5を通って光パス信号終端回路211に入力された光パ
ス信号は光−電気変換される。その後、時分割多重分離
回路212において光パス信号のペイロード領域に時分
割多重された信号をタイムスロット順に各タイムスロッ
ト対応に設けられた出力線へと読み出される。読み出さ
れた信号は伝送速度調整回路1301に入力され、伝送
速度の変換を行う。
成を説明するブロック図である。光パス信号伝送路10
5を通って光パス信号終端回路211に入力された光パ
ス信号は光−電気変換される。その後、時分割多重分離
回路212において光パス信号のペイロード領域に時分
割多重された信号をタイムスロット順に各タイムスロッ
ト対応に設けられた出力線へと読み出される。読み出さ
れた信号は伝送速度調整回路1301に入力され、伝送
速度の変換を行う。
【0103】本実施例では時分割多重されている各入力
信号は、1.2Gbpsに変換されているので、伝送速
度調整回路1301において送信側で付加した“0”の
ビット列を取り除いて1Gbpsのもとの信号へと変換
する。先述の通り速度変換の手法はこれに限るものでは
ない。伝送速度調整回路1301にて1Gbpsの伝送
速度に変換された信号は、出力線201より出力され
る。各入力線からの入力信号の伝送速度が異なる場合に
おいても上述の手法にて同様に多重・分離が行われる。
信号は、1.2Gbpsに変換されているので、伝送速
度調整回路1301において送信側で付加した“0”の
ビット列を取り除いて1Gbpsのもとの信号へと変換
する。先述の通り速度変換の手法はこれに限るものでは
ない。伝送速度調整回路1301にて1Gbpsの伝送
速度に変換された信号は、出力線201より出力され
る。各入力線からの入力信号の伝送速度が異なる場合に
おいても上述の手法にて同様に多重・分離が行われる。
【0104】(第六実施例)図15は本発明の第六実施
例における送信側回路の構成を説明するブロック図であ
る。この例は、第一実施例と同様、各入力線101から
は1Gbpsの信号が入力され、2.4Gbps(ST
M−16相当)の光パス信号へと多重する場合の構成で
ある。各入力線101から入力された信号は多重化回路
1501にて光パス信号のぺイロード領域へと多重され
る。
例における送信側回路の構成を説明するブロック図であ
る。この例は、第一実施例と同様、各入力線101から
は1Gbpsの信号が入力され、2.4Gbps(ST
M−16相当)の光パス信号へと多重する場合の構成で
ある。各入力線101から入力された信号は多重化回路
1501にて光パス信号のぺイロード領域へと多重され
る。
【0105】この時、ぺイロード領域を予め各入力線1
01からの入力信号の伝送速度に応じた領域に分割して
おき、それぞれの領域に多重化回路1501にて各入力
信号を多重する。(伝送速度の差により生じる)入力信
号が多重されない領域、あるいは割り当てられた領域に
多重される入力信号が無い場合には、例えば“0”のビ
ット列を多重しておく。
01からの入力信号の伝送速度に応じた領域に分割して
おき、それぞれの領域に多重化回路1501にて各入力
信号を多重する。(伝送速度の差により生じる)入力信
号が多重されない領域、あるいは割り当てられた領域に
多重される入力信号が無い場合には、例えば“0”のビ
ット列を多重しておく。
【0106】ぺイロード領域の各入力信号への割り当て
方法、多重される位置は入力されるそれぞれの信号の伝
送速度により予め定めておき、入力信号が多重される領
域が一度決定すると以降変更を行うまで各入力信号はそ
の位置へと多重される。
方法、多重される位置は入力されるそれぞれの信号の伝
送速度により予め定めておき、入力信号が多重される領
域が一度決定すると以降変更を行うまで各入力信号はそ
の位置へと多重される。
【0107】図15にて示される実施例では光パス信号
のペイロード領域は1Gbpsの入力信号が多重される
領域が2つと、入力信号が多重されない約400Mbp
sの領域に割り当てられる。1フレーム当たりでは15
625バイトの入力信号を多重する領域が2つと633
4バイトの調整用のビット列が多重される領域に割り当
てられる。
のペイロード領域は1Gbpsの入力信号が多重される
領域が2つと、入力信号が多重されない約400Mbp
sの領域に割り当てられる。1フレーム当たりでは15
625バイトの入力信号を多重する領域が2つと633
4バイトの調整用のビット列が多重される領域に割り当
てられる。
【0108】多重化回路1501では上述のように光パ
ス信号のペイロード領域のそれぞれの入力信号に割り当
てられた領域へと入力信号を多重する。多重後、光パス
信号生成回路114へと送信し、光パス信号生成回路1
14にて光パス信号へと電気−光変換され光パス信号伝
送路105へと出力される。
ス信号のペイロード領域のそれぞれの入力信号に割り当
てられた領域へと入力信号を多重する。多重後、光パス
信号生成回路114へと送信し、光パス信号生成回路1
14にて光パス信号へと電気−光変換され光パス信号伝
送路105へと出力される。
【0109】図16は第六実施例における受信側回路の
構成を説明するブロック図である。光パス信号伝送路1
05より入力された光パス信号は光パス信号終端回路2
11において、光−電気変換され、分離回路1601へ
と入力される。多重されている信号はそれぞれ決められ
た領域に多重されているので、分離回路1601では各
領域毎に信号を取り出し、対応する出力線201へと出
力する。また、異なる速度を持つ入力信号に対しても同
様に行う。
構成を説明するブロック図である。光パス信号伝送路1
05より入力された光パス信号は光パス信号終端回路2
11において、光−電気変換され、分離回路1601へ
と入力される。多重されている信号はそれぞれ決められ
た領域に多重されているので、分離回路1601では各
領域毎に信号を取り出し、対応する出力線201へと出
力する。また、異なる速度を持つ入力信号に対しても同
様に行う。
【0110】例えば、入力線101から1Gbpsの入
力線101が2本と100Mbpsの入力線101が3
本、多重化回路1501に接続されている場合、光パス
信号のぺイロード領域は1Gbpsの入力信号が多重さ
れる領域が2つと、100Mbpsの入力信号が多重さ
れる領域が3つ、入力信号が多重されない約100Mb
psの領域に割り当てられ、多重化回路にて各入力信号
がそれぞれの領域へ多重される。1フレーム当たりで
は、入力信号を多重する15625バイトの領域が2
つ、1563バイトの領域が3つと調整用のビット列に
より埋められる領域とに割り当てられる。
力線101が2本と100Mbpsの入力線101が3
本、多重化回路1501に接続されている場合、光パス
信号のぺイロード領域は1Gbpsの入力信号が多重さ
れる領域が2つと、100Mbpsの入力信号が多重さ
れる領域が3つ、入力信号が多重されない約100Mb
psの領域に割り当てられ、多重化回路にて各入力信号
がそれぞれの領域へ多重される。1フレーム当たりで
は、入力信号を多重する15625バイトの領域が2
つ、1563バイトの領域が3つと調整用のビット列に
より埋められる領域とに割り当てられる。
【0111】
【発明の効果】以上説明したように、本発明の信号多重
方法によれば、複数の同速度、または異速度の低速な伝
送速度を有する入力信号を高速な伝送速度を持つ出力信
号のぺイロード領域へと効率よく多重する事が可能とな
る。また、カウンタ回路を利用し、ビット列を挿入する
ことで低速な入力信号と高速な出力信号のペイロード領
域との間の速度差が生じる場合でも入力信号のぺイロー
ド領域への時分割多重・分離を行うことができる利点が
ある。
方法によれば、複数の同速度、または異速度の低速な伝
送速度を有する入力信号を高速な伝送速度を持つ出力信
号のぺイロード領域へと効率よく多重する事が可能とな
る。また、カウンタ回路を利用し、ビット列を挿入する
ことで低速な入力信号と高速な出力信号のペイロード領
域との間の速度差が生じる場合でも入力信号のぺイロー
ド領域への時分割多重・分離を行うことができる利点が
ある。
【0112】更に、低速な入力信号の伝送速度と高速な
出力信号のぺイロード領域の伝送速度の速度比を整数比
にするように入力信号を変換することで、容易に時分割
多重/分離を行うことができる。また、光パス信号のぺ
イロード領域を予め入力信号に応じて分割しておくこと
によって、入力信号間の伝送速度の差を吸収することも
できる利点がある。
出力信号のぺイロード領域の伝送速度の速度比を整数比
にするように入力信号を変換することで、容易に時分割
多重/分離を行うことができる。また、光パス信号のぺ
イロード領域を予め入力信号に応じて分割しておくこと
によって、入力信号間の伝送速度の差を吸収することも
できる利点がある。
【図1】本発明の第一実施例の送信側多重回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図2】本発明の第一実施例の受信側分離回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図3】本発明の第一実施例の送信側多重回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図4】本発明の第二実施例の送信側多重回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図5】本発明の第二実施例の受信側分離回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図6】本発明の第二実施例の送信側多重回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図7】本発明の第三実施例の送信側多重回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図8】本発明の第三実施例の受信側分離回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図9】本発明の第三実施例の送信側多重回路の構成の
例を示すブロック図である。
例を示すブロック図である。
【図10】本発明の第四実施例の送信側多重回路の構成
の例を示すブロック図である。
の例を示すブロック図である。
【図11】本発明の第四実施例の受信側分離回路の構成
の例を示すブロック図である。
の例を示すブロック図である。
【図12】本発明の第四実施例の送信側多重回路の構成
の例を示すブロック図である。
の例を示すブロック図である。
【図13】本発明の第五実施例の送信側多重回路の構成
の例を示すブロック図である。
の例を示すブロック図である。
【図14】本発明の第五実施例の受信側分離回路の構成
の例を示すブロック図である。
の例を示すブロック図である。
【図15】本発明の第六実施例の送信側分離回路の構成
の例を示すブロック図である。
の例を示すブロック図である。
【図16】本発明の第六実施例の受信側多重回路の構成
の例を示すブロック図である。
の例を示すブロック図である。
【図17】光パス信号のフォーマットの例を示す図であ
る。
る。
【図18】SDH信号フオーマットの例を示す図であ
る。
る。
【図19】従来の入力信号多重/分離装置の構成の例を
示す図である。
示す図である。
101 入力線 102 信号線 103 信号線 104 ビット信号出力線 105 光パス信号伝送路 111 カウン夕回路 112 ビット列挿入回路 113 時分割多重化回路 114 光パス信号生成回路 201 出力線 211 光パス信号終端装置 212 時分割多重分離回路 301 カウン夕回路 (ビット列挿入回路含む) 401 入力線 801 出力線 1301 伝送速度調整回路 1501 多重化回路 1601 分離回路 1901 入出力線 1902 入力信号多重1 分離装置 1903 光パス信号変換回路 1904 光パス信号入出力線
Claims (4)
- 【請求項1】 複数の入力線から入力される伝送速度が
同じか又は異なる入力信号を、入力信号よりも高い伝送
速度を有する出力信号のペイロード領域に多重する信号
多重方法であって、 入力信号を、カウンタ回路を通過させてビット又はバイ
ト、又はワード単位でカウントし、 カウンタ回路より出力された入力信号を、ぺイロード領
域の先頭位置よりタイムスロット順に時分割多重し、 入力信号が、所定のビット又はバイト、又はワード数だ
けぺイロード領域に時分割多重された後、入力信号の低
い伝送速度とぺイロード領域の高い伝送速度の差を埋め
るためのビット列をぺイロード領域に多重された入力信
号の直後からぺイロード領域の最後尾まで挿入すること
によって伝送速度の調整を行うことを特徴とする信号多
重方法。 - 【請求項2】 複数の入力線から入力される伝送速度が
同じか又は異なる入力信号を、入力信号よりも高い伝送
速度を有する出力信号のペイロード領域に多重する信号
多重方法であって、 ぺイロード領域の高い伝送速度と多重化される低い伝送
速度の入力信号との伝送速度差によって決められるバイ
ト数のビット列を、カウンタ回路を通過させてビット又
はバイト、又はワード単位でカウントしてぺイロード領
域の先頭位置より多重し、 所定のビット又はバイト、又はワード数をぺイロード領
域の先頭位置より多重した後、入力線より入力された信
号をそのビット列の直後よりぺイロード領域の最後尾ま
でタイムスロット順に時分割多重して、 ぺイロード領域の高い伝送速度と多重される入力信号の
低い伝送速度との調整を行うことを特徴とする信号多重
方法。 - 【請求項3】 複数の入力線から入力される伝送速度が
同じか又は異なる入力信号を、入力信号よりも高い伝送
速度を有する出力信号のペイロード領域に多重する信号
多重方法であって、 低速の入力信号と高速の出力信号のぺイロード領域の伝
送速度比が入力信号の伝送速度を1としたときに整数比
で表されるようにするために、 出力信号のぺイロード領域の伝送速度を入力線数で除し
た速度に入力信号の伝送速度を変換し、入力信号を出力
信号のぺイロード領域へ時分割多重を行うことを特徴と
する信号多重方法。 - 【請求項4】 複数の入力線から入力される伝送速度が
同じか又は異なる入力信号を、入力信号よりも高い伝送
速度を有する出力信号のペイロード領域に多重する信号
多重方法であって、 入力信号の伝送速度に応じて出力信号のぺイロード領域
を予め分割し、各入力信号毎にその分割した領域に多重
することを特徴とする信号多重方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28095499A JP2001103028A (ja) | 1999-10-01 | 1999-10-01 | 信号多重方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28095499A JP2001103028A (ja) | 1999-10-01 | 1999-10-01 | 信号多重方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001103028A true JP2001103028A (ja) | 2001-04-13 |
Family
ID=17632223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28095499A Pending JP2001103028A (ja) | 1999-10-01 | 1999-10-01 | 信号多重方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001103028A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014522204A (ja) * | 2011-08-16 | 2014-08-28 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
JP2014524697A (ja) * | 2011-08-16 | 2014-09-22 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
JP2014524698A (ja) * | 2011-08-16 | 2014-09-22 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
JP2014524699A (ja) * | 2011-08-16 | 2014-09-22 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
JP2014524700A (ja) * | 2011-08-16 | 2014-09-22 | シリコン・ライン・ゲー・エム・ベー・ハー | 送信装置および信号を送信するための方法 |
JP2014526211A (ja) * | 2011-08-16 | 2014-10-02 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
JP2014529932A (ja) * | 2011-08-16 | 2014-11-13 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
-
1999
- 1999-10-01 JP JP28095499A patent/JP2001103028A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014522204A (ja) * | 2011-08-16 | 2014-08-28 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
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JP2014524699A (ja) * | 2011-08-16 | 2014-09-22 | シリコン・ライン・ゲー・エム・ベー・ハー | 回路装置および信号を送信するための方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20031212 |
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RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20031212 |
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A072 | Dismissal of procedure |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20040316 |