JP2001103028A - 信号多重方法 - Google Patents

Abstract

(57)【要約】 【課題】 伝送速度の異なる信号を多重する技術に関
し、入力信号を段階的に高速化する必要が無く、良好な
伝送効率が得られ、伝送装置での信号変換処理を不要と
することのできる信号多重方法の実現を目的とする。 【解決手段】 複数の入力線から入力される伝送速度が
同じか又は異なる入力信号を、入力信号よりも高い伝送
速度を有する出力信号のペイロード領域に多重する信号
多重方法であって、入力信号を、カウンタ回路を通過さ
せてビット又はバイト、又はワード単位でカウントし、
カウンタ回路より出力された入力信号を、ぺイロード領
域の先頭位置よりタイムスロット順に時分割多重し、入
力信号が、所定のビット又はバイト、又はワード数だけ
ぺイロード領域に時分割多重された後、入力信号の低い
伝送速度とぺイロード領域の高い伝送速度の差を埋める
ためのビット列をぺイロード領域に多重された入力信号
の直後からぺイロード領域の最後尾まで挿入することに
よって伝送速度の調整を行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送速度の異なる
信号を多重する技術に関し、特に、低速な伝送速度の入
力信号を高速な伝送速度を有する出力信号のぺイロード
領域へと時分割多重する場合の信号多重方法に関する。

【０００２】

【従来の技術】低速な入力信号を高速な伝送速度を有す
る出力信号のぺイロード領域に多重する従来の方法につ
いて、低速の入力信号を高速な、例えばＳＤＨ信号のぺ
イロード領域へと多重するための方法を例にとって、以
下に説明する。従来、低速な入力信号を高速な信号へと
多重化する場合に、入力信号の伝送速度と等しいぺイロ
ード領域を持つ信号へ入力信号を収容し、その信号を段
階的に高速な信号へ多重していくことで高速な伝送速度
を持つ信号への多重を可能としている方法がある。ＳＤ
Ｈ信号の構成例を図１８に示す。ＳＤＨ信号はそれぞ
れ、９×（９×Ｎ）バイトのオーバヘッド領域と９×
（２６１×Ｎ）バイトのぺイロード領域より構成され
る。ここでＮは１、４、１６、６４等の値を持つ。

【０００３】オーバヘッド領域は、さらに３×（９×
Ｎ）バイト、５×（９×Ｎ）バイトのセクシヨンオーバ
ヘッド（それぞれ中継セクシヨンオーバヘッド、端局セ
クションオーバヘッド）と１×（９×Ｎ）バイトのＡＵ
ポイン夕に分けられ、ＳＤＨ信号情報の監視や、ぺイロ
ード領域内に多重・収容されている情報の管理を行って
いる。

【０００４】他方のぺイロード領域は、上位レイヤの情
報を多重・収容する領域である（ＳＤＨ信号について
は、文献：「ＳＤＨ伝送方式」オーム社ＩＳＢＮ４−２
７４−０３４３０−５参照）。この従来例では、例え
ば、１．５４４Ｍｂｐｓの伝送速度を持つ入力信号が、
５１．８４Ｍｂｐｓの入力信号に比べ高速な伝送速度を
持つＳＤＨ信号（図１８においてＮ＝１とおいたものに
等しい）に多重する場合、低速の１．５４４Ｍｂｐｓの
入力信号をまず１．６６４Ｍｂｐｓの信号へと格納す
る。

【０００５】この信号にポインタ処理を施し、同じ伝送
速度を持つ信号を時分割多重により４多重化し、さらに
その信号を時分割多重を用いて７多重化する事で伝送速
度４８．９６０Ｍｂｐｓの伝送速度を持つ信号に高速化
する（この１．６６４Ｍｂｐｓ、４８．９６０Ｍｂｐｓ
の信号はバーチヤルコンテナ（ＶＣ）と呼ばれる。（詳
細については上述の文献に詳しい）

【０００６】この４８．９６０Ｍｂｐｓの信号にポイン
タ処理を施すことで、最終的に１．５４４Ｍｂｐｓの入
力信号を５１．８４Ｍｂｐｓの高速な出力信号へと多重
する事が可能となる。

【０００７】図１９を参照して、低速の入力信号をより
高速な伝送速度を持つ、例えば光パス信号のぺイロード
領域へと多重するための回路構成と多重方法について説
明する。これは、先ほどの例とは異なり、１本の入力線
からの低速な入力信号を直接高速な伝送速度を有する信
号へと多重・収容する方法である。

【０００８】ここで、本従来例では高速の出力信号とし
て光パス信号を用いているが、出力信号としては入力信
号に比べ高速な伝送速度で、入力信号を多重するぺイロ
ード領域を持つ信号であれば光パス信号と異なるもので
あっても構わない。

【０００９】光パス信号の構成例を図１７に示す。光パ
ス信号はそれぞれ、９×（９×Ｎ）バイトの光パスオー
バヘツド領域と９×（２６１×Ｎ）バイトのぺイロード
領域より構成される。ここでＮは１、４、１６、６４等
の値を持つ。

【００１０】光パスオーバヘッド領域はさらに３×（９
×Ｎ）バイト、５×（９×Ｎ）バイトの光パス信号監視
領域と１×（９×Ｎ）バイトのＡＵポインタに分けら
れ、光パス信号情報の監視やぺイロード領域内に多重・
収容されている情報の管理を行っている。

【００１１】他方のぺイロード領域は上位レイヤの情報
を多重・収容する領域である。（光パス信号の詳細につ
いては、文献：岡本聡「ＷＤＭオプティカルパス伝達網
のＮＮＩ構成」、１９９７年電子情報通信学会通信ソサ
イエテイ大会Ｂ−１０−９８１９９７年９月等を参
照。） 図１９に示される入力信号多重／分離装置の動作は次の
通りである。入力信号が入出力線１９０１を通って入力
信号多重／分離回路１９０２に入力される。入力信号多
重／分離回路１９０２において入力信号は入力信号に比
べ高速の伝送速度を有する光パス信号のぺイロード領域
へとそのまま収容・多重される。

【００１２】入力信号多重／分離回路１９０２から出力
された信号は光パス変換回路１９０３にて光パス信号に
変換され、光パス信号入出力線１９０４より出力され
る。光パス信号受信時には上記手順の逆の処理を行う。

【００１３】

【発明が解決しようとする課題】上述したような、従来
の入力信号を伝送速度に差がない信号へ格納し、段階的
に高速な信号へ多重していくことで高速な伝送速度を持
つ信号への多重を行う方法では、入力信号を収容するた
めに入力信号に等しい伝送速度を持つ、または時分割多
重する事のできるぺイロード領域を持つ信号が必要にな
ることと伝送速度を段階的に高速化するために用いる、
低速度信号を多重・収容する信号が必要である。

【００１４】このため、従来例のように低速な入力信号
を収容することのできる、また段階的な速度の高速化を
実現する（ＳＤＨでのバーチャルコンテナのような）信
号が存在しない場合には適応できないという問題があっ
た。

【００１５】また、図１９で説明される１本の入力線か
らの低速な入力信号を高速な伝送速度を有する信号へと
直接多重・収容する場合は出力信号の持つ帯域、光パス
信号であれば２．４Ｇｂｐｓあるいは９．６Ｇｂｐｓと
いった帯域を有効に活用しているとは言えず、実効伝送
効率は非常に悪くなると言う課題があった。

【００１６】本発明は、複数の入力線からの低速な入力
信号を高速な出力信号へと直接多重することが可能で、
入力信号を段階的に高速化する必要が無く、そのため、
良好な伝送効率の得られ、また、入力された信号をその
まま出力信号のぺイロード領域へと多重するため、伝送
装置での信号変換処理を不要とすることのできる信号多
重方法を実現することを目的としている。

【００１７】

【課題を解決するための手段】本発明によれば、上述の
課題は、前記特許請求の範囲に記載した手段によって解
決される。すなわち、請求項１の発明は、複数の入力線
から入力される伝送速度が同じか又は異なる入力信号
を、入力信号よりも高い伝送速度を有する出力信号のペ
イロード領域に多重する信号多重方法であって、

【００１８】入力信号を、カウンタ回路を通過させてビ
ット又はバイト、又はワード単位でカウントし、カウン
タ回路より出力された入力信号を、ぺイロード領域の先
頭位置よりタイムスロット順に時分割多重し、

【００１９】入力信号が、所定のビット又はバイト、又
はワード数だけぺイロード領域に時分割多重された後、
入力信号の低い伝送速度とぺイロード領域の高い伝送速
度の差を埋めるためのビット列をぺイロード領域に多重
された入力信号の直後からぺイロード領域の最後尾まで
挿入することによって伝送速度の調整を行う信号多重方
法である。

【００２０】請求項２の発明は、複数の入力線から入力
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、ぺイロード領域の
高い伝送速度と多重化される低い伝送速度の入力信号と
の伝送速度差によって決められるバイト数のビット列
を、カウンタ回路を通過させてビット又はバイト、又は
ワード単位でカウントしてぺイロード領域の先頭位置よ
り多重し、

【００２１】所定のビット又はバイト、又はワード数を
ぺイロード領域の先頭位置より多重した後、入力線より
入力された信号をそのビット列の直後よりぺイロード領
域の最後尾までタイムスロット順に時分割多重して、ぺ
イロード領域の高い伝送速度と多重される入力信号の低
い伝送速度との調整を行う信号多重方法である。

【００２２】請求項３の発明は、複数の入力線から入力
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、低速の入力信号と
高速の出力信号のぺイロード領域の伝送速度比が入力信
号の伝送速度を１としたときに整数比で表されるように
するために、

【００２３】出力信号のぺイロード領域の伝送速度を入
力線数で除した速度に入力信号の伝送速度を変換し、入
力信号を出力信号のぺイロード領域へ時分割多重を行う
信号多重方法である。

【００２４】請求項４の発明は、複数の入力線から入力
される伝送速度が同じか又は異なる入力信号を、入力信
号よりも高い伝送速度を有する出力信号のペイロード領
域に多重する信号多重方法であって、入力信号の伝送速
度に応じて出力信号のぺイロード領域を予め分割し、各
入力信号毎にその分割した領域に多重する信号多重方法
である。

【００２５】上述のように、本発明では、前述の課題を
解決するための手段として、 カウンタ回路を用いて伝送速度差調整用のビット信号
を挿入する方法、 入力信号と出力信号の伝送速度比を整数比にするため
に入力信号の伝送速度を調整する方法、 予め入力信号を多重する領域を割り当てておく方法を
用いて、複数の入力線からの入力信号を高速な出力信号
へと効率よく多重する。方法を採っている。

【００２６】上記のカウンタ回路を用いた方法では、
出力信号のぺイロード領域の先頭部分より時分割多重さ
れる入力信号をカウンタ回路によりバイト単位でカウン
トし、時分割多重回路にて多重処理を行う。所定のバイ
ト数だけ信号の時分割多重が終了後、信号が多重されて
いないぺイロード領域にビット列を挿入することで多重
される入力信号と出力信号のぺイロード領域との伝送速
度の差を無くす。

【００２７】または、出力信号のぺイロード領域の先頭
部分よりビット列を挿入し、このビット列をバイト単位
でカウンタ回路によりカウントする。所定のバイト数だ
けビット列の多重が終了後、入力信号をその信号の直後
よりペイロード領域に時分割多重することで多重される
入力信号と出力信号のぺイロード領域との伝送速度の差
を吸収している。

【００２８】次に、の方法では、複数の入力線からの
入力信号と出力信号のぺイロード領域の伝送速度比が、
入力信号の伝送速度を１としたときに整数比になるよう
に出力信号のぺイロード領域の伝送速度を入力線数で除
した値に入力信号の伝送速度を変換する。入力信号と出
力信号のペイロード領域の伝送速度比を整数にすること
で出力信号のペイロード領域へ入力信号の時分割多重を
容易に行うことができる。

【００２９】の方法では、出力信号のぺイロード領域
を予め入力信号の伝送速度に応じた領域に分割してお
き、各入力信号はそれぞれに割り当てられた領域へと多
重される。入力信号が多重されない領域にはビット列を
多重しておく。

【００３０】いずれの方法とも複数の入力線からの低速
な入力信号を高速な出力信号へと直接多重するため、入
力信号を段階的に高速化する必要が無く、伝送効率の点
でも改善されている。また、入力された信号をそのまま
出力信号のぺイロード領域へと多重するため、伝送装置
での信号変換処理を不要とした。

【００３１】

【発明の実施の形態】以下本発明の実施の形態に関し、
第一実施例〜第四実施例として詳細に説明する。

【００３２】（第一実施例）図１は、本発明の第一実施
例における送信側の多重回路の構成を説明するブロック
図である。本実施例は説明のため、入力線１０１が２本
で各入力線１０１より１．２Ｇｂｐｓの同速度の伝送速
度を持つ信号が入力され、伝送速度２．４Ｇｂｐｓ（Ｓ
ＴＭ−１６相当）の光パス信号へと多重する場合の構成
としている。

【００３３】上記、入力線１０１の１．２Ｇｂｐｓの信
号は、１Ｇｂｐｓの入力信号を、１．２Ｇｂｐｓの速度
に変換したものである。すなわち、１Ｇｂｐｓの速度の
信号は、例えば、速度変換バッファに入力された後、
１．２Ｇｂｐｓで読み出され、入力線１０１から入力さ
れている。

【００３４】これは、単位時間あたりの読み出し速度が
１Ｇｂｐｓのままでは、２００Ｍｂのビット列を挿入し
て、１．２Ｇｂｐｓにすることができないからである。
そのため、入力信号については、その入力速度（１Ｇｂ
ｐｓ）よりも早く読み出す（１．２Ｇｂｐｓ）ことにな
り、その結果、信号を、１５６２５タイムスロット分読
んだ時点で、読み出しを中断するという動作を行ってい
る。

【００３５】ここで、２．４Ｇｂｐｓの光パス信号は図
１７の光パス信号フォーマットにおいてＮ＝１６とおい
たものと等価である。なお、以降の実施例においても入
力信号を光パス信号へと多重する場合についての実施例
にて説明を行うが、本発明は出力信号として光パス信号
に限定しているものではない。

【００３６】各入力線１０１よりタイムスロット順にバ
イト単位で読み出された信号はそれぞれカウン夕回路１
１１を通過し、時分割多重化回路１１３にてタイムスロ
ット順にぺイロード領域の先頭部分よりバイトインタリ
ーブ多重される。

【００３７】この時カウン夕回路１１１では、予め
“０”にセットされているカウン夕値がタイムスロット
の１周期毎に“１”ずつ増加する仕組みになっており、
各入力線１０１から時分割多重化回路１１３へ入力され
た各入力信号のバイト数をカウントする。本実施例で
は、入力線１０１の数は２であるので１周期のタイムス
ロット数は２である。

【００３８】２本の入力線１０１より入力される１Ｇｂ
ｐｓの信号を２．４Ｇｂｐｓの光パス信号のぺイロード
領域へと多重する場合、入力信号は出力信号のペイロー
ド領域１フレーム（３７５８４バイト）当たりにそれぞ
れ１５６２５バイトずつ多重されるため、ペイロード領
域には３１２５０バイトの入力信号が時分割多重される
ことになる。

【００３９】この状態ではぺイロード領域と多重信号の
伝送速度の差（６３３４バイト）があるために、両者の
調整が必要となる。そこで、カウンタ回路１１１のカウ
ンタ値が“１５６２５”を示すと、カウンタ回路１１１
から信号線１０２を通って時分割多重化回路１１３へと
読み出しを中断する旨の信号を送信し、この信号を受信
した時分割多重化回路１１３は入力線１０１から入力信
号の読み出しを中止する。

【００４０】それと同時に、カウン夕回路１１１よりビ
ット列挿入回路１１２へと時分割多重化回路１１３ヘビ
ット列の送信を開始する旨を伝える制御信号が信号線１
０３を通って送られる。この信号を受信したビット列挿
入回路１１２は、例えば“０”のビット列を時分割多重
化回路１１３ヘとビット信号出力線１０４を通して出力
し、時分割多重化回路１１３ではこのビット列を先ほど
のぺイロード領域内の多重信号の直後からぺイロード領
域の最後尾までの範囲（６３３４バイト）に挿入し、多
重信号とぺイロード領域の伝送速度の差を調整する。

【００４１】ビット列挿入回路１１２内のカウンタにて
カウンタ処理を行い、所定のバイト数（本実施例では６
３３４バイト）のビット列のペイロード領域１フレーム
への挿入が終了すると、ビット列挿入回路１１２は時分
割多重化回路１１３への信号の送信を中止し、カウンタ
回路１１１へとビット列送信の終了信号を信号線１０３
にて送信し、これを受信したカウン夕回路１１１はカウ
ンタ値をクリアして“０”に設定する。

【００４２】そして、同時に、各入力線１０１からの入
力信号をタイムスロット順に読み出しぺイロード領域へ
と多重処理を再開する旨の信号を信号線１０２を通して
時分割多重化回路１１３へと送信し、時分割多重化回路
１１３がカウン夕回路１１１を通して入力線１０１から
の入力信号の読み出しを再開する。この一連の手順を繰
り返し行うことで、順次ぺイロード領域への信号多重を
実行する。

【００４３】時分割多重化回路１１３より出力された信
号は光パス信号生成回路１１４へと入力され、電気−光
変換により光パス信号として光パス信号伝送路１０５へ
と出力される。

【００４４】図２は、本発明第一実施例の受信側の分離
回路の構成を説明するブロック図である。同図におい
て、光パス信号伝送路１０５より伝送された光パス信号
は光パス信号終端回路２１１にて光−電気変換され、時
分割多重分離回路２１２へと入力される。

【００４５】入力信号は送信側の時分割多重化回路１１
３によりぺイロード領域の先頭部分より多重されている
ので、時分割多重分離回路２１２では多重された信号を
ぺイロード領域の先頭部分よりタイムスロット順に読み
出し、タイムスロット毎に設けられた出力線２０１へと
カウンタ回路１１１を通して出力される。

【００４６】このとき、出力線２０１から出力される信
号は、先に説明した送信側の場合と同様の理由で、１．
２Ｇｂｐｓの速度であるので、最終的には、速度変換バ
ッファを用いるなどにより、１Ｇｂｐｓに変換した後、
最終的な出力信号とする必要がある。

【００４７】時分割多重分離回路２１２において取り出
された信号はそれぞれカウンタ回路１１１を通過する際
に、カウンタ回路１１１にて読み出した回数（カウンタ
回路へ入力された信号のバイト数）をカウントし、１タ
イムスロット毎にカウンタ値が“１”ずつ増加する。

【００４８】このカウンタ回路１１１のカウン夕値は初
期状態において予め“０”に設定されている。本実施例
では先述の通り、ぺイロード領域１フレーム当たり入力
信号がぺイロード領域の先頭位置より３１２５０バイト
（１５６２５×２バイト）時分割多重されており、伝送
速度の調整用の、例えば“０”のビット列が入力信号の
直後よりぺイロード領域の最後尾まで６３３４バイト存
在している。

【００４９】従って、受信側では前者の多重化された入
力信号３１２５０バイトのみを読み出せば良いため、カ
ウンタ回路１１１のカウンタ値が“１５６２５”を示し
たらそれ以降に入力された信号を破棄する。ぺイロード
領域１フレームの処理が終了すると、時分割多重分離回
路２１２よりカウンタ回路１１１へと制御信号を信号線
１０２にて送信する。

【００５０】これを受信したカウンタ回路１１１は次の
フレームへと処理を移すためにカウンタ値を“０”にク
リアし、次のフレーム処理に備える。次のフレームに移
ると再びペイロード領域の先頭位置よりタイムスロット
順に多重化された信号を読み出し、出力線２０１へとカ
ウンタ回路１１１を通して出力する。この手順を繰り返
し行うことで多重信号の読み出しを可能とする。

【００５１】図３は、先に説明した図１においてカウン
タ回路１１１とビット列挿入回路１１２を一つにまとめ
た（図中のカウンタ回路３０１）場合の送信側回路の構
成を説明するブロック図である。動作は先に図１にて示
した構成の場合と同じであるので説明を省略する。

【００５２】（第二実施例）図４は、本発明の第二実施
例における送信側の多重回路の構成を説明するブロック
図である。この例は、第一実施例とは異なり、２本の入
力線１０１、４０１からはそれぞれ例えば１Ｇｂｐｓ、
８００Ｍｂｐｓのような異なる伝送速度を持つ信号が入
力され、２．４Ｇｂｐｓ（ＳＴＭ．１６相当）の光パス
信号へと多重する場合の構成である。

【００５３】入力線１０１、４０１よりタイムスロット
順にバイト単位で読み出された信号はそれぞれ入力線対
応に設けられたカウンタ回路１１１を通過し、時分割多
重化回路１１３にてタイムスロット順にペイロード領域
の先頭部分よりバイトインタリーブ多重される。

【００５４】この時各カウンタ回路１１１では、予め
“０”にセットされているカウン夕値がタイムスロット
の１周期毎に“１”ずつ増加する仕組みになっており、
入力線１０１．４０１から時分割多重化回路１１３へ入
力された各入力信号のバイト数をカウントする。本実施
例では、入力線１０１の数は２であるので１周期のタイ
ムスロット数は２である。

【００５５】本実施例では２本の入力線１０１．４０１
より入力される１Ｇｂｐｓ、８００Ｍｂｐｓの異速度の
信号を２．４Ｇｂｐｓの光パス信号のぺイロード領域へ
と多重する場合、入力信号は出力信号のぺイロード領域
１フレーム（３７５８４バイト）当たりにそれぞれ１５
６２５バイト、１２５００バイトずつ多重される。

【００５６】そのため、ぺイロード領域には２８１２５
バイトの入力信号が時分割多重されることになり、９４
５９バイト（１Ｇｂｐｓの入力信号に対しては３１６７
バイト、８００Ｍｂｐｓの入力信号に対しては６２９２
バイト）の伝送速度差が出力信号のぺイロード領域との
間に生じる。

【００５７】この状態ではペイロード領域と多重信号の
伝送速度の差（９４５９バイト）があるために、入出力
信号間の伝送速度の調整が必要となる。第一実施例とは
異なり各入力線からの入力信号は伝送速度が異なるため
に、図４にて示されるとおり各入力線対応に設けられた
カウンタ回路１１１で入力されたそれぞれの入力信号毎
のバイト数をカウントする。

【００５８】本実施例では、入力線１０１からの１Ｇｂ
ｐｓの入力信号に対してはカウンタ回路１１１のカウン
タ値が“１５６２５”を、入力線４０１からの８００Ｍ
ｂｐｓの入力信号に対してはカウンタ回路１１１のカウ
ンタ値が“１２５００”を示すと、各カウンタ回路１１
１から信号線１０２を通って時分割多重化回路１１３へ
と読み出しを中断する旨の信号を送信し、この信号を受
信した時分割多重化回路１１３は入力線１０１、または
４０１から入力信号の読み出しを中止する。

【００５９】それと同時に、各カウンタ回路１１１より
各カウンタ回路１１１に対応して設けられたビッ卜列挿
入回路１１２に対して時分割多重化回路１１３へビット
列の送信を開始する旨を伝える制御信号が信号線１０３
を通って送られる。この信号を受信したビット列挿入回
路１１２は、例えば“０”のビット列を時分割多重化回
路１１３へとビット信号出力線１０４を通して出力す
る。

【００６０】時分割多重化回路１１３ではこのビット列
を対応する入力線からの入力信号の最後尾に続けてペイ
ロード領域の最後尾までタイムスロット順にバイトイン
タリーブ多重を行い、入力信号とぺイロード領域の伝送
速度の差を調整する。各カウンタ回路に対応して設けら
れたビット列挿入回路１１２内のカウンタにてカウント
処理を行う。

【００６１】このとき、所定のバイト数（本実施例では
入力線１０１からの１Ｇｂｐｓの入力信号に対しては、
カウンタ値が“３１６７”を、入力線４０１からの８０
０Ｍｂｐｓの入力信号に対してはカウンタ値が“６２９
２”）のビット列を各入力信号に続けてぺイロード領域
１フレームへの多重し、それが終了すると、ビット列挿
入回路１１２は時分割多重化回路１１３への信号の送信
を中止し、カウンタ回路１１１へとビット列送信の終了
信号を信号線１０３にて送信する。

【００６２】これを受信したカウンタ回路１１１はカウ
ンタ値をクリアしで“０”に設定すると同時に、各入力
線１０１、４０１からの入力信号をタイムスロット順に
読み出しぺイロード領域へと多重処理を再開する旨の信
号を信号線１０２を通して時分割多重化回路１１３へと
送信し、時分割多重化回路１１３がカウンタ回路１１１
を通して入力線１０１からの入力信号の読み出しを再開
する。

【００６３】この一連の手順を繰り返し行うことで、順
次ぺイロード領域への信号多重を実行する。時分割多重
化回路１１３より出力された信号は光パス信号生成回路
１１４へと入力され、電気−光変換により光パス信号と
して光パス信号伝送路１０５へと出力される。

【００６４】図５は、本発明の第二実施例の受信側の分
離回路の構成を示すブロック図である。同図において、
光パス信号伝送路１０５より伝送された光パス信号は光
パス信号終端回路２１１にて光−電気変換され、時分割
多重分離回路２１２へと入力される。

【００６５】入力信号は、送信側の時分割多重化回路１
１３によりぺイロード領域の先頭部分より多重されてい
るので、時分割多重分離回路２１２では多重された信号
をぺイロード領域の先頭部分よりタイムスロット順に読
み出し、タイムスロット毎に設けられた出力線２０１、
５０１へと出力線対応に設けられたカウン夕回路１１１
を通して出力される。

【００６６】時分割多重分離回路２１２において取り出
された信号はそれぞれ各出力線対応に設けられたカウン
タ回路１１１を通過する際に、カウンタ回路１１１にて
読み出した回数（カウンタ回路１１１へ入力された信号
のバイト数）をカウントし、１タイムスロット毎にカウ
ンタ値カや“１”ずつ増加する。このカウンタ回路１１
１のカウンタ値は初期状態において予め“０”に設定さ
れている。

【００６７】本実施例では、先述の通り、ペイロード領
域１フレーム当たり各入力信号がぺイロード領域に１５
６２５バイト（１Ｇｂｐｓの入力信号）、１２５００バ
イト（８００Ｍｂｐｓの入力信号）の計２８１２５バイ
トが時分割多重されており、伝送速度の調整用の、例え
ば“０”のビット列が各入力信号の直後よりぺイロード
領域の最後尾までそれぞれ３１６７バイト、６２９２バ
イトの計９４５９バイト存在している。

【００６８】従って、受信側では多重化された入力信号
のみを読み出せば良いため、出力線２０１対応に設けら
れたカウンタ回路１１１では、カウンタ値が“１５６２
５”を、出力線５０１対応に設けられたカウンタ回路１
１１では、カウンタ値が“１２５００”を示したら、そ
れ以降のカウンタ回路１１１に入力される信号は破棄さ
れる。ぺイロード領域１フレームの処理が終了すると時
分割多重分離回路２１２からカウンタ回路１１１へと制
御信号を信号線１０２にて送信する。

【００６９】これを受信したカウンタ回路１１１は次の
フレームへと処理を移すためにカウン夕値を“０”にク
リアし、次のフレーム処理に備える。次のフレームに移
ると再びペイロード領域の先頭位置よりタイムスロット
順に多重化された信号を読み出し、出力線２０１、５０
１へとカウンタ回路１１１を通して出力する。この手順
を繰り返し行うことで多重信号の読み出しを可能とす
る。

【００７０】図６は、図４においてカウンタ回路１１１
とビット列挿入回路１１２を一つにまとめた（図中のカ
ウンタ回路３０１）場合の送信側回路の構成を説明する
ブロック図である。動作は先に図４に示した構成の場合
と同じであるので説明を省略する。

【００７１】（第三実施例）図７は本発明の第三実施例
における送信側の多重回路の構成を説明するブロック図
である。この例も第一実施例と同様、各入力線１０１か
らは１Ｇｂｐｓの同速度の伝送速度を持つ信号が入力さ
れ、２．４Ｇｂｐｓ（ＳＴＭ．１６相当）の光パス信号
へと多重する場合の構成である。

【００７２】各入力線１０１より入力される１Ｇｂｐｓ
の信号は光パス信号のぺイロード領域へとタイムスロッ
ト順に順次多重される。このとき、ぺイロード領域１フ
レーム（３７５８４バイト）当たり３１２５０バイト
（１５６７５×２バイト）多重され、両者の信号の伝送
速度差により６３３４バイトの領域が生じる。この差を
調整するため予めペイロード領域の先頭位置より、例え
ば“０”のビット列を６３３４バイト挿入し、その後多
重信号を多重する事で速度差を吸収する。

【００７３】各入力線１０１より多重される信号をタイ
ムスロット順に読み出す前に、ビット列挿入回路１１２
より所定のバイト数（本実施例では６３３４バイト）の
ビット列をビット信号出力線１０４へと出力し、出力さ
れたビット列はカウンタ回路１１１を通ってビット信号
出力線１０４から時分割多重化回路１１３へと入力さ
れ、ぺイロード領域の先頭位置から挿入される。

【００７４】カウンタ回路１１１のカウンタ値は初期設
定では予め“０”にセットされている。この時カウンタ
回路１１１では、ビット列が１バイト入力される毎にカ
ウンタ値を“１”ずつ増加させていく。このカウン夕値
が“６３３４”を示すと、カウン夕回路１１１よりビッ
ト列挿入回路１１２へとビット列の送信を中止する内容
の制御信号を信号線１０２に出力し、同時に時分割多重
化回路１１３へとビット列の送信終了の信号を出力す
る。

【００７５】この制御信号を受信した時分割多重化回路
１１３は入力線１０１からタイムスロット順に入力信号
の読み出しを開始し、ペイロード領域の先に挿入された
ビット列の直後よりペイロード領域の最後尾までの範囲
（３１２５０バイト）にバイトインタリーブ多重を行
う。

【００７６】１フレームへの多重後、時分割多重化回路
１１３からの出力信号は光パス信号生成回路１１４へと
出力され、また同時に次のフレームへの多重処理に移る
ためにカウンタ回路１１１にその旨を伝える制御信号を
信号線１０２を通して送信する。制御信号を受信したカ
ウン夕回路１１１ではカウンタ値をクリアしで“０”に
戻し、ビット列挿入回路１１２へとビット列の送信を開
始する旨の制御信号を信号線１０２を通して送信する。

【００７７】このとき、ビット列挿入回路１１２はビッ
ト列の出力を開始し、ぺイロード領域の先頭位置から意
味を持たない信号列の多重を行う。以上の手順を繰り返
すことによりペイロード領域への信号の多重を行う。光
パス信号生成回路１１４へと入力された信号は電気−光
変換にて光パス信号として光パス信号伝送路１０５へと
出力される。

【００７８】図８は、本発明の第三実施例の受信側の分
離回路の構成を説明するブロック図である。光パス信号
伝送路１０５より入力された光パス信号は光パス信号終
端回路２１１において、光−電気変換され、時分割多重
分離回路２１２へと入力される。時分割多重分離回路２
１２では、ペイロード領域へと多重された信号を以下の
手順に従って取り出す。

【００７９】ぺイロード領域にはその先頭位置より信号
が多重されているが、先頭位置より所定のバイト数（本
実施例では６３３４バイト）は、例えば“０”のビット
列が挿入されており、その後ぺイロード領域の最後尾ま
で多重信号が多重されている。従ってぺイロードの先頭
位置より信号を読み出して信号出力線８０１へと出力
し、カウンタ回路１１１に入力する。

【００８０】カウン夕回路１１１では予め“０”にセッ
トされたカウン夕値が１バイト入力されるたびに“１”
ずつ増加し、カウン夕値が“６３３４”を示すとカウン
タ回路１１１より時分割多重分離回路２１２へと制御信
号を信号線１０２を通して送信し、それ以降のぺイロー
ド領域内の多重信号はタイムスロット順にそれぞれに対
応して設けられた出力線２０１へと読み出され、出力さ
れる。

【００８１】ペイロード領域１フレームの処理が終了す
ると時分割多重分離回路２１２よりカウンタ回路１１１
へとその旨の制御信号を信号線１０２を通して出力し、
受信したカウンタ回路１１１ではカウンタ値をクリアし
て“０”に戻し、次のフレーム処理に備える。信号の読
み出しは上記手順を繰り返すことで行われる。

【００８２】図９は、図７においてカウンタ回路１１１
とビット列挿入回路１１２を一つにまとめた（図中のカ
ウンタ回路３０１）場合の送信側回路の構成を説明する
ブロック図である。動作は先に図７に示した構成の場合
と同じであるので説明を省略する。

【００８３】（第四実施例）図１０は、本発明の第四実
施例における送信側の多重回路の構成を説明するブロッ
ク図である。この例は、第三実施例とは異なり、２本の
入力線１０１、４０１からはそれぞれ例えば１Ｇｂｐ
ｓ、８００Ｍｂｐｓのような異なる伝送速度を持つ信号
が入力され、２．４Ｇｂｐｓ（ＳＴＭ−１６相当）の光
パス信号へと多重する場合の構成を示している。

【００８４】本実施例では、２本の入力線１０１、４０
１より入力される１Ｇｂｐｓ、８００Ｍｂｐｓの異速度
の信号を２．４Ｇｂｐｓの光パス信号のぺイロード領域
へと多重する場合、入力信号は出力信号のペイロード領
域１フレーム（３７５８４バイト）当たりにそれぞれ１
５６２５バイト、１２５００バイトずつ多重されるた
め、ぺイロード領域には２８１２５バイトの入力信号が
時分割多重されることになる。

【００８５】そのため、９４５９バイト（１Ｇｂｐｓの
入力信号に対しては３１６７バイト、８００Ｍｂｐｓの
入力信号に対しては６２９２バイト）の伝送速度差が出
力信号のぺイロード領域との間に生じる。この差を調整
するため予めぺイロード領域の先頭位置より、各入力線
毎に例えば“０”のビット列を各入力線１０１、４０１
からの入力信号を多重する前にぺイロード領域に挿入
し、その後入力信号を多重する事で速度差を吸収する。

【００８６】各入力線からの入力信号をタイムスロット
順に読み出す前に、各入力線対応に設けられたビット列
挿入回路１１２より所定のバイト数（本実施例では１Ｇ
ｂｐｓの入力信号に対しては３１６７バイト、８００Ｍ
ｂｐｓの入力信号に対しては６２９２バイト）のビット
列をビット信号出力線１０４へと出力する。

【００８７】出力されたビット列はビット列挿入回路１
１２対応に設けられたカウンタ回路１１１を通ってビッ
ト信号出力線１０４から時分割多重化回路１１３へと入
力され、ぺイロード領域の先頭位置からタイムスロット
順にバイトインタリーブ多重される。カウンタ回路１１
１のカウンタ値は初期設定では予め“０”にセットされ
ている。

【００８８】このとき、各カウンタ回路１１１では、予
め“０”にセットされているカウンタ値をビット列が１
バイト入力される毎に“１”ずつ増加させる。入力線１
０１対応に設けられたカウンタ回路１１１のカウンタ値
が“３１６７”を、入力線４０１対応に設けられたカウ
ンタ回路１１１のカウンタ値が“６２９２”を示すと、
各カウンタ回路１１１よりビット列挿入回路１１２へと
ビット列の送信を中止する内容の制御信号を信号線１０
２に出力し、同時に時分割多重化回路１１３へとビット
列の送信終了の信号を出力する。

【００８９】この制御信号を受信した時分割多重化回路
１１３はカウンタ回路１１１からのビット列の多重処理
を中止し、対応する入力線から入力信号の読み出しを開
始してぺイロード領域の先に挿入されたビット列の直後
よりぺイロード領域の最後尾までの範囲にタイムスロッ
ト順にバイトインタリーブ多重を行う。

【００９０】１フレームへの多重後、時分割多重化回路
１１３からの出力信号は光パス信号生成回路１１４へと
出力され、また同時に次のフレームへの多重処理に移る
ために各カウン夕回路１１１にその旨を伝える制御信号
を信号線１０２を通して送信する。制御信号を受信した
カウンタ回路１１１ではカウンタ値をクリアしで“０”
に戻し、ビット列挿入回路１１２へとビット列の送信を
開始する旨の制御信号を信号線１０２を通して送信す
る。

【００９１】このとき、ビット列挿入回路１１２は、ビ
ット列の出力を開始し、ぺイロード領域の先頭位置から
ビット列の多重を行う。以上の手順を繰り返すことによ
りぺイロード領域への信号の多重を行う。光パス信号生
成回路１１４へと入力された信号は電気−光変換にて光
パス信号として光パス信号伝送路１０５へと出力され
る。

【００９２】図１１は本発明の第四実施例の受信側の分
離回路の構成を説明するブロック図である。同図におい
て、光パス信号伝送路１０５より入力された光パス信号
は、光パス信号終端回路２１１において、光−電気変換
され、時分割多重分離回路２１２へと入力される。時分
割多重分離回路２１２では、ペイロード領域へと多重さ
れた信号を以下の手順に従って取り出す。

【００９３】ペイロード領域にはその先頭位置より信号
が多重されているが、先頭位置より所定のバイト数（本
実施例では１Ｇｂｐｓの入力信号に対しては３１６７バ
イト、８００Ｍｂｐｓの入力信号に対しては６２９２バ
イト）は、例えば“０”のビット列が挿入されており、
その後ぺイロード領域の最後尾まで入力信号が多重され
ている。従ってぺイロードの先頭位置より信号を読み出
してタイムスロットに対応する信号出力線８０１へと出
力し、カウンタ回路１１１に入力する。

【００９４】カウンタ回路１１１では予め“０”にセッ
トされたカウンタ値が信号が１バイト入力されるたびに
“１”ずつ増加し、１Ｇｂｐｓの入力信号に対しては出
力線２０１対応に設けられたカウンタ回路１１１のカウ
ンタ値が“３１６７”を、８００Ｍｂｐｓの入力信号に
対しては出力線５０１対応に設けられたカウンタ回路１
１１のカウンタ値が“６２９２”を示すと、各カウンタ
回路１１１より時分割多重分離回路２１２へと制御信号
を信号線１０２を通して送信する。

【００９５】それ以降のぺイロード領域内の多重信号は
タイムスロット順にそれぞれに対応して設けられた出力
線２０１、５０１へと読み出され出力される。各カウン
タ回路１１１に入力された信号は回路にて破棄する。ぺ
イロード領域１フレームの処理が終了すると時分割多重
分離回路２１２よりカウンタ回路１１１へとその旨の制
御信号を信号線１０２を通して出力し、受信したカウン
タ回路１１１ではカウンタ値をクリアしで“０”に戻
し、次のフレーム処理に備える。信号の読み出しは上記
手順を繰り返すことで行われる。

【００９６】図１２は、図１０においてカウンタ回路１
１１とビット列挿入回路１１２を一つにまとめた（図中
のカウンタ回路３０１）場合の送信側回路の構成を説明
するブロック図である。動作は先に図１０に示した構成
の場合と同じであるので説明を省略する。

【００９７】（第五実施例）図１３は本発明の第五実施
例における送信側の多重回路の構成を説明するブロック
図である。本実施例は説明のため、入力線１０１が２本
で各入力線１０１より１Ｇｂｐｓの同速度の伝送速度を
持つ信号が入力され、伝送速度２．４Ｇｂｐｓ（ＳＴ
Ｍ．１６相当）の光パス信号へと多重する場合の構成と
なっている。

【００９８】各入力線１０１から入力された信号は伝送
速度調整回路１３０１にて伝送速度を変換後、時分割多
重化回路１１３へと入力され、光パス信号のぺイロード
領域へと時分割多重される。伝送速度調整回路１３０１
では出力信号のぺイロード領域への時分割多重を容易に
行うことができるように、入力信号と出力信号である光
パス信号のぺイロード領域の伝送速度比を、入力信号の
伝送速度を１としたときに両者の速度比が整数で表すこ
とができるように入力信号の伝送速度を変換する。

【００９９】入力信号の変換後の伝送速度は出力信号の
ぺイロード領域の持つ伝送速度を時分割多重化回路１１
３に接続する入力線数で除算することにより求めること
ができる。本実施例では出力信号の光パス信号のぺイロ
ード領域は２．４Ｇｂｐｓ）入力線１０１の数は２本な
ので各入力線からの入力信号の伝送速度を１Ｇｂｐｓか
ら１．２Ｇｂｐｓ（２．４Ｇｂｐｓ÷２）に伝送速度調
整回路１３０１にて変換する。これにより入力信号の伝
送速度と出力信号のぺイロード領域の持つ伝送速度の比
を１：２の整数比で表すことができる。

【０１００】そのため伝送速度調整回路１３０１では、
例えば“０”のビット列を１Ｇｂｐｓの入力信号に付与
することで伝送速度を１．２Ｇｂｐｓへと変換する。変
換方法は本実施例とは異なる手法、例えば伝送速度調整
回路１３０１で入力信号をバッファリングし、出力時の
信号読み出し速度を１．２Ｇｂｐｓにすることでも可能
であり、これに限るものではない。

【０１０１】伝送速度調整回路１３０１から出力された
１．２Ｇｂｐｓの各入力信号は時分割多重化回路１１３
にて光パス信号のペイロード領域へとタイムスロット順
にバイトインタリーブ多重される。時分割多重化回路１
１３にて多重された信号は光パス信号生成回路１１４に
て電気−光変換処理により光パス信号へ変換され、光パ
ス信号伝送路１０５にて伝送される。

【０１０２】図１４は本実施例での受信側分離回路の構
成を説明するブロック図である。光パス信号伝送路１０
５を通って光パス信号終端回路２１１に入力された光パ
ス信号は光−電気変換される。その後、時分割多重分離
回路２１２において光パス信号のペイロード領域に時分
割多重された信号をタイムスロット順に各タイムスロッ
ト対応に設けられた出力線へと読み出される。読み出さ
れた信号は伝送速度調整回路１３０１に入力され、伝送
速度の変換を行う。

【０１０３】本実施例では時分割多重されている各入力
信号は、１．２Ｇｂｐｓに変換されているので、伝送速
度調整回路１３０１において送信側で付加した“０”の
ビット列を取り除いて１Ｇｂｐｓのもとの信号へと変換
する。先述の通り速度変換の手法はこれに限るものでは
ない。伝送速度調整回路１３０１にて１Ｇｂｐｓの伝送
速度に変換された信号は、出力線２０１より出力され
る。各入力線からの入力信号の伝送速度が異なる場合に
おいても上述の手法にて同様に多重・分離が行われる。

【０１０４】（第六実施例）図１５は本発明の第六実施
例における送信側回路の構成を説明するブロック図であ
る。この例は、第一実施例と同様、各入力線１０１から
は１Ｇｂｐｓの信号が入力され、２．４Ｇｂｐｓ（ＳＴ
Ｍ−１６相当）の光パス信号へと多重する場合の構成で
ある。各入力線１０１から入力された信号は多重化回路
１５０１にて光パス信号のぺイロード領域へと多重され
る。

【０１０５】この時、ぺイロード領域を予め各入力線１
０１からの入力信号の伝送速度に応じた領域に分割して
おき、それぞれの領域に多重化回路１５０１にて各入力
信号を多重する。（伝送速度の差により生じる）入力信
号が多重されない領域、あるいは割り当てられた領域に
多重される入力信号が無い場合には、例えば“０”のビ
ット列を多重しておく。

【０１０６】ぺイロード領域の各入力信号への割り当て
方法、多重される位置は入力されるそれぞれの信号の伝
送速度により予め定めておき、入力信号が多重される領
域が一度決定すると以降変更を行うまで各入力信号はそ
の位置へと多重される。

【０１０７】図１５にて示される実施例では光パス信号
のペイロード領域は１Ｇｂｐｓの入力信号が多重される
領域が２つと、入力信号が多重されない約４００Ｍｂｐ
ｓの領域に割り当てられる。１フレーム当たりでは１５
６２５バイトの入力信号を多重する領域が２つと６３３
４バイトの調整用のビット列が多重される領域に割り当
てられる。

【０１０８】多重化回路１５０１では上述のように光パ
ス信号のペイロード領域のそれぞれの入力信号に割り当
てられた領域へと入力信号を多重する。多重後、光パス
信号生成回路１１４へと送信し、光パス信号生成回路１
１４にて光パス信号へと電気−光変換され光パス信号伝
送路１０５へと出力される。

【０１０９】図１６は第六実施例における受信側回路の
構成を説明するブロック図である。光パス信号伝送路１
０５より入力された光パス信号は光パス信号終端回路２
１１において、光−電気変換され、分離回路１６０１へ
と入力される。多重されている信号はそれぞれ決められ
た領域に多重されているので、分離回路１６０１では各
領域毎に信号を取り出し、対応する出力線２０１へと出
力する。また、異なる速度を持つ入力信号に対しても同
様に行う。

【０１１０】例えば、入力線１０１から１Ｇｂｐｓの入
力線１０１が２本と１００Ｍｂｐｓの入力線１０１が３
本、多重化回路１５０１に接続されている場合、光パス
信号のぺイロード領域は１Ｇｂｐｓの入力信号が多重さ
れる領域が２つと、１００Ｍｂｐｓの入力信号が多重さ
れる領域が３つ、入力信号が多重されない約１００Ｍｂ
ｐｓの領域に割り当てられ、多重化回路にて各入力信号
がそれぞれの領域へ多重される。１フレーム当たりで
は、入力信号を多重する１５６２５バイトの領域が２
つ、１５６３バイトの領域が３つと調整用のビット列に
より埋められる領域とに割り当てられる。

【０１１１】

【発明の効果】以上説明したように、本発明の信号多重
方法によれば、複数の同速度、または異速度の低速な伝
送速度を有する入力信号を高速な伝送速度を持つ出力信
号のぺイロード領域へと効率よく多重する事が可能とな
る。また、カウンタ回路を利用し、ビット列を挿入する
ことで低速な入力信号と高速な出力信号のペイロード領
域との間の速度差が生じる場合でも入力信号のぺイロー
ド領域への時分割多重・分離を行うことができる利点が
ある。

【０１１２】更に、低速な入力信号の伝送速度と高速な
出力信号のぺイロード領域の伝送速度の速度比を整数比
にするように入力信号を変換することで、容易に時分割
多重／分離を行うことができる。また、光パス信号のぺ
イロード領域を予め入力信号に応じて分割しておくこと
によって、入力信号間の伝送速度の差を吸収することも
できる利点がある。

【図面の簡単な説明】

【図１】本発明の第一実施例の送信側多重回路の構成の
例を示すブロック図である。

【図２】本発明の第一実施例の受信側分離回路の構成の
例を示すブロック図である。

【図３】本発明の第一実施例の送信側多重回路の構成の
例を示すブロック図である。

【図４】本発明の第二実施例の送信側多重回路の構成の
例を示すブロック図である。

【図５】本発明の第二実施例の受信側分離回路の構成の
例を示すブロック図である。

【図６】本発明の第二実施例の送信側多重回路の構成の
例を示すブロック図である。

【図７】本発明の第三実施例の送信側多重回路の構成の
例を示すブロック図である。

【図８】本発明の第三実施例の受信側分離回路の構成の
例を示すブロック図である。

【図９】本発明の第三実施例の送信側多重回路の構成の
例を示すブロック図である。

【図１０】本発明の第四実施例の送信側多重回路の構成
の例を示すブロック図である。

【図１１】本発明の第四実施例の受信側分離回路の構成
の例を示すブロック図である。

【図１２】本発明の第四実施例の送信側多重回路の構成
の例を示すブロック図である。

【図１３】本発明の第五実施例の送信側多重回路の構成
の例を示すブロック図である。

【図１４】本発明の第五実施例の受信側分離回路の構成
の例を示すブロック図である。

【図１５】本発明の第六実施例の送信側分離回路の構成
の例を示すブロック図である。

【図１６】本発明の第六実施例の受信側多重回路の構成
の例を示すブロック図である。

【図１７】光パス信号のフォーマットの例を示す図であ
る。

【図１８】ＳＤＨ信号フオーマットの例を示す図であ
る。

【図１９】従来の入力信号多重／分離装置の構成の例を
示す図である。

【符号の説明】

１０１ 入力線 １０２ 信号線 １０３ 信号線 １０４ ビット信号出力線 １０５ 光パス信号伝送路 １１１ カウン夕回路 １１２ ビット列挿入回路 １１３ 時分割多重化回路 １１４ 光パス信号生成回路 ２０１ 出力線 ２１１ 光パス信号終端装置 ２１２ 時分割多重分離回路 ３０１ カウン夕回路 (ビット列挿入回路含む) ４０１ 入力線 ８０１ 出力線 １３０１ 伝送速度調整回路 １５０１ 多重化回路 １６０１ 分離回路 １９０１ 入出力線 １９０２ 入力信号多重1 分離装置 １９０３ 光パス信号変換回路 １９０４ 光パス信号入出力線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の入力線から入力される伝送速度が
   同じか又は異なる入力信号を、入力信号よりも高い伝送
   速度を有する出力信号のペイロード領域に多重する信号
   多重方法であって、 入力信号を、カウンタ回路を通過させてビット又はバイ
   ト、又はワード単位でカウントし、 カウンタ回路より出力された入力信号を、ぺイロード領
   域の先頭位置よりタイムスロット順に時分割多重し、 入力信号が、所定のビット又はバイト、又はワード数だ
   けぺイロード領域に時分割多重された後、入力信号の低
   い伝送速度とぺイロード領域の高い伝送速度の差を埋め
   るためのビット列をぺイロード領域に多重された入力信
   号の直後からぺイロード領域の最後尾まで挿入すること
   によって伝送速度の調整を行うことを特徴とする信号多
   重方法。
2. 【請求項２】 複数の入力線から入力される伝送速度が
   同じか又は異なる入力信号を、入力信号よりも高い伝送
   速度を有する出力信号のペイロード領域に多重する信号
   多重方法であって、 ぺイロード領域の高い伝送速度と多重化される低い伝送
   速度の入力信号との伝送速度差によって決められるバイ
   ト数のビット列を、カウンタ回路を通過させてビット又
   はバイト、又はワード単位でカウントしてぺイロード領
   域の先頭位置より多重し、 所定のビット又はバイト、又はワード数をぺイロード領
   域の先頭位置より多重した後、入力線より入力された信
   号をそのビット列の直後よりぺイロード領域の最後尾ま
   でタイムスロット順に時分割多重して、 ぺイロード領域の高い伝送速度と多重される入力信号の
   低い伝送速度との調整を行うことを特徴とする信号多重
   方法。
3. 【請求項３】 複数の入力線から入力される伝送速度が
   同じか又は異なる入力信号を、入力信号よりも高い伝送
   速度を有する出力信号のペイロード領域に多重する信号
   多重方法であって、 低速の入力信号と高速の出力信号のぺイロード領域の伝
   送速度比が入力信号の伝送速度を１としたときに整数比
   で表されるようにするために、 出力信号のぺイロード領域の伝送速度を入力線数で除し
   た速度に入力信号の伝送速度を変換し、入力信号を出力
   信号のぺイロード領域へ時分割多重を行うことを特徴と
   する信号多重方法。
4. 【請求項４】 複数の入力線から入力される伝送速度が
   同じか又は異なる入力信号を、入力信号よりも高い伝送
   速度を有する出力信号のペイロード領域に多重する信号
   多重方法であって、 入力信号の伝送速度に応じて出力信号のぺイロード領域
   を予め分割し、各入力信号毎にその分割した領域に多重
   することを特徴とする信号多重方法。