JP2014522204A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2014522204A5 JP2014522204A5 JP2014525315A JP2014525315A JP2014522204A5 JP 2014522204 A5 JP2014522204 A5 JP 2014522204A5 JP 2014525315 A JP2014525315 A JP 2014525315A JP 2014525315 A JP2014525315 A JP 2014525315A JP 2014522204 A5 JP2014522204 A5 JP 2014522204A5
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- clock
- circuit device
- downstream
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003287 optical Effects 0.000 claims 4
- 238000011084 recovery Methods 0.000 claims 4
- 101710016779 HSD11B1L Proteins 0.000 claims 3
- 101700052273 HSD2 Proteins 0.000 claims 3
- 101700051108 HSD3 Proteins 0.000 claims 3
- 102100015060 SPATA7 Human genes 0.000 claims 3
- 101710010159 SPATA7 Proteins 0.000 claims 3
- 230000005540 biological transmission Effects 0.000 claims 3
- 230000001702 transmitter Effects 0.000 claims 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 2
- 229910052802 copper Inorganic materials 0.000 claims 2
- 239000010949 copper Substances 0.000 claims 2
- 239000000835 fiber Substances 0.000 claims 2
- 239000003365 glass fiber Substances 0.000 claims 2
- 238000011144 upstream manufacturing Methods 0.000 claims 1
Claims (14)
- シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)と、
特に、コモンモードベースの、差動データ信号およびクロック信号(LP)との両方を、
少なくとも1つのシリアル化された共通信号ストリーム(SI)の形態で、少なくとも1つのデータソースに割り当て可能な少なくとも1つの送信装置(S)と、少なくとも1つのデータシンクに割り当て可能な少なくとも1つの受信装置(E)との間で伝送するための回路装置(S,E)であって、前記差動データ信号およびクロック信号(LP)のデータ転送速度は、前記シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)のデータ転送速度とは異なる回路装置。 - 前記差動データ信号およびクロック信号(LP)のデータ転送速度は、前記シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)のデータ転送速度よりも遅いことを特徴とする請求項1に記載の回路装置。
- 送信装置(S)は、
前記データ信号およびクロック信号(HS;LP)のための少なくとも1つの入力部(ES)と、
入力部(ES)の下流の、前記データ信号およびクロック信号(HS;LP)を受け取るための少なくとも1つの送信インタフェースロジック(LS)と、
送信インタフェースロジック(LS)の下流の、共通信号ストリーム(SI)を生成するための少なくとも1つのシリアライザ(SE)と、
シリアライザ(SE)の上流で、送信インタフェースロジック(LS)の少なくとも1つのクロックモジュール(CS)の下流に設けられた、少なくとも1つの基準クロックを生成するための少なくとも1つのクロック発振器(PS)、特に、位相ロックループ、例えば、クロックマルチプライヤユニットと、
シリアライザ(SE)の下流の少なくとも1つの出力ドライバ(AT)と、
出力ドライバ(AT)の下流の、共通信号ストリーム(SI)を受信装置(E)へ送信するための少なくとも1つの出力部(AS)と、
を備えることを特徴とする請求項1または2に記載の回路装置。 - 前記クロック発振器(PS)は、少なくとも位相ロックループとして、具体的には、少なくとも1つのクロックマルチプライヤユニットとして構成されることを特徴とする請求項3に記載の回路装置。
- 前記シリアライザ(SE)は、
前記送信インタフェースロジック(LS)の下流の、前記共通信号ストリーム(SI)のための、前記受信装置(E)で認識可能な少なくとも1つのフレームを生成するための少なくとも1つのフレーマ(FR)と、
前記フレーマ(FR)の下流の、前記共通信号ストリーム(SI)を生成するための少なくとも1つのマルチプレクサ(MU)と、
を備えることを特徴とする請求項3または4に記載の回路装置。 - 前記シングルエンド論理レベルベースのデータ信号(HSD0,HSD1,HSD2,HSD3)と前記差動データ信号(DD0+,DD0−,DD1+,DD1−,DD2+,DD2−,DD3+,DD3−)との両方を、前記フレーマ(FR)に印加することができること、および、前記フレーマは、少なくとも1つの符号器(KO)を用いて、具体的には、少なくとも1つの5b/6b符号器ブロックを用いて、前記差動データ信号(DD0+,DD0−,DD1+,DD1−,DD2+,DD2−,DD3+,DD3−)を、前記シングルエンド論理レベルベースのデータ信号(HSD0,HSD1,HSD2,HSD3)のストリームに埋め込むことを特徴とする請求項4に記載の回路装置。
- 前記マルチプレクサ(MU)は、
前記差動データ信号および/またはクロック信号(LP)と、前記シングルエンド論理レベルベースのデータ信号および/またはクロック信号(HS)を識別するための少なくとも1つのフィルタ(FI)と、
前記フィルタ(FI)から来る前記差動データ信号および/またはクロック信号(LP)を追加的に印加することのできる少なくとも1つの追加的なマルチプレクサ(MUZ)と、
を備えることを特徴とする請求項5または6に記載の回路装置。 - 前記受信装置(E)は、
前記送信装置(S)によって送信された前記共通信号ストリーム(SI)のための少なくとも1つの入力部(EE)と、
前記共通信号ストリーム(SI)を受け取るための少なくとも1つの入力増幅器(EV)と、
前記データ信号およびクロック信号(HS,LP)を前記共通信号ストリーム(SI)から復元するための少なくとも1つのクロックおよびデータリカバリユニット(CD)と
、
前記クロックおよびデータリカバリユニット(CD)の下流の、少なくとも1つの受信インタフェースロジック(LE)の少なくとも1つのクロックモジュール(CE)と、
前記クロックおよびデータリカバリユニット(CD)の下流の、前記データおよび/またはクロック信号(HS,LP)を再並列化するための、および前記再並列化されたデータおよび/またはクロック信号(HS,LP)を受信インタフェースロジック(LE)に割り当てるための少なくとも1つのデシリアライザ(DS)と、
前記受信インタフェースロジック(LE)の下流の、前記データ信号およびクロック信号(HS,LP)のための少なくとも1つの出力部(AE)と、
を備えることを特徴とする請求項1〜7の少なくとも一項に記載の回路装置。 - 前記デシリアライザ(DS)は、
前記クロックおよびデータリカバリユニット(CD)の下流の、前記データおよび/またはクロック信号(HS,LP)を再並列化するための少なくとも1つのデマルチプレクサ(DM)と、
前記デマルチプレクサ(DM)の下流の、前記再並列化されたデータおよび/またはクロック信号(HS,LP)を、前記受信インタフェースロジック(LE)に割り当てるための少なくとも1つのデフレーマ(DF)と、
を備えることを特徴とする請求項8に記載の回路装置。 - 前記デフレーマ(DF)は、前記差動データ信号(DD0+,DD0−,DD1+,DD1−,DD2+,DD2−,DD3+,DD3−)を、少なくとも1つの復号器(DK)を用いて、具体的には、少なくとも1つの6b/5b復号器ブロックを用いて、前記シングルエンド論理レベルベースのデータ信号(HSD0,HSD1,HSD2,HSD3)と分けて、前記再並列化されたデータ信号を、それぞれのデータライン(CH0+,CH0−,CH1+,CH1−,CH2+,CH2−,CH3+,CH3−)に割り当てる
ことを特徴とする請求項9に記載の回路装置。 - 共通信号ストリーム(SI)は、
少なくとも1つの光学媒体(OM)を介して、具体的には、少なくとも1つの光導波路を介して、例えば、少なくとも1つのガラス繊維および/または少なくとも1つのプラスチック繊維を介して、および/または
少なくとも1つの電気的またはガルバニックを介して、具体的には、1ビット幅のリンク(GA)を介して、特に、少なくとも1つの銅線を介しておよび/または例えば、少なくとも1つのプリント回路基板上に配置された少なくとも1つの電気的ラインを介して、送信装置(S)と受信装置(E)との間で転送可能であることを特徴とする請求項1〜10の少なくとも一項に記載の回路装置。 - シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)と、
特に、コモンモードベースの、差動データ信号およびクロック信号(LP)との両方を、
少なくとも1つのシリアル化された共通信号ストリーム(SI)の形態で、少なくとも1つのデータソースに割り当て可能な少なくとも1つの送信装置(S)と、少なくとも1つのデータシンクに割り当て可能な少なくとも1つの受信装置(E)との間で伝送するための方法であって、前記差動データ信号およびクロック信号(LP)のデータ転送速度が、前記シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)のデータ転送速度と異なる方法。 - 前記差動データ信号およびクロック信号(LP)のデータ転送速度は、前記シングルエンド論理レベルベースのデータ信号およびクロック信号(HS)のデータ転送速度よりも遅いことを特徴とする請求項12に記載の方法。
- 前記送信装置(S)と前記受信装置(E)との間の共通信号ストリーム(SI)は、
少なくとも1つの光学媒体(OM)を介して、具体的には、少なくとも1つの光導波路を介して、例えば、少なくとも1つのガラス繊維および/または少なくとも1つのプラスチック繊維を介して、および/または
少なくとも1つの電気的またはガルバニックを介して、具体的には、1ビット幅のリンク(GA)を介して、特に、例えば、少なくとも1つの銅線を介しておよび/または例えば、少なくとも1つのプリント回路基板上に配置された少なくとも1つの電気的ラインを介して、
転送されることを特徴とする請求項12または13に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102011052760.5 | 2011-08-16 | ||
DE102011052760 | 2011-08-16 | ||
PCT/DE2012/200051 WO2013023653A2 (de) | 2011-08-16 | 2012-08-16 | Schaltungsanordnung und verfahren zum uebertragen von signalen |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014522204A JP2014522204A (ja) | 2014-08-28 |
JP2014522204A5 true JP2014522204A5 (ja) | 2015-10-08 |
JP6126600B2 JP6126600B2 (ja) | 2017-05-10 |
Family
ID=47556995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014525315A Expired - Fee Related JP6126600B2 (ja) | 2011-08-16 | 2012-08-16 | 回路装置および信号を送信するための方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9219598B2 (ja) |
EP (1) | EP2745459B1 (ja) |
JP (1) | JP6126600B2 (ja) |
DE (1) | DE112012003372A5 (ja) |
WO (1) | WO2013023653A2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI705666B (zh) * | 2015-06-15 | 2020-09-21 | 日商新力股份有限公司 | 傳送裝置、接收裝置、通信系統 |
WO2017098871A1 (ja) | 2015-12-11 | 2017-06-15 | ソニー株式会社 | 通信システムおよび通信方法 |
JP6790435B2 (ja) | 2016-04-20 | 2020-11-25 | ソニー株式会社 | 受信装置、送信装置、および通信システム、ならびに、信号受信方法、信号送信方法、および通信方法 |
JP2018164121A (ja) | 2017-03-24 | 2018-10-18 | ソニーセミコンダクタソリューションズ株式会社 | 通信装置および通信システム |
WO2019009060A1 (ja) | 2017-07-03 | 2019-01-10 | ソニーセミコンダクタソリューションズ株式会社 | 送信装置および方法、並びに、受信装置および方法 |
US11509400B2 (en) | 2019-11-15 | 2022-11-22 | AuthenX Inc. | Image transmission system and image transmission method |
US11927799B2 (en) | 2020-12-31 | 2024-03-12 | AuthenX Inc. | Data transmission system and data transmission method |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5968179A (en) | 1997-04-08 | 1999-10-19 | International Business Machines Corporation | Method for initializing a self-timed link |
JP2001103028A (ja) * | 1999-10-01 | 2001-04-13 | Nippon Telegr & Teleph Corp <Ntt> | 信号多重方法 |
US7496780B2 (en) * | 2003-02-11 | 2009-02-24 | Agere Systems Inc. | Reduction of data skew in parallel processing circuits |
US7587537B1 (en) * | 2007-11-30 | 2009-09-08 | Altera Corporation | Serializer-deserializer circuits formed from input-output circuit registers |
JP4633547B2 (ja) * | 2004-06-18 | 2011-02-16 | パナソニック株式会社 | 携帯情報端末機器およびその機器内相互通信方法 |
JP5223183B2 (ja) * | 2006-10-31 | 2013-06-26 | 日立電線株式会社 | 光電気複合配線部品及びこれを用いた電子機器 |
JP2008160370A (ja) * | 2006-12-22 | 2008-07-10 | Kddi Corp | データ伝送システム及び方法、データ送信装置並びにデータ受信装置 |
US8463129B2 (en) * | 2007-04-05 | 2013-06-11 | Omron Corporation | Optical transmission module |
WO2009034516A2 (en) * | 2007-09-10 | 2009-03-19 | Nokia Corporation | Changing hardware settings based on data preamble |
JP4609552B2 (ja) * | 2008-08-22 | 2011-01-12 | オムロン株式会社 | 光伝送用並列直列変換器、光伝送システム、及び電子機器 |
JP5187277B2 (ja) * | 2009-06-16 | 2013-04-24 | ソニー株式会社 | 情報処理装置、及びモード切り替え方法 |
-
2012
- 2012-08-16 JP JP2014525315A patent/JP6126600B2/ja not_active Expired - Fee Related
- 2012-08-16 WO PCT/DE2012/200051 patent/WO2013023653A2/de active Application Filing
- 2012-08-16 EP EP12813747.8A patent/EP2745459B1/de active Active
- 2012-08-16 DE DE112012003372.8T patent/DE112012003372A5/de not_active Withdrawn
-
2014
- 2014-02-14 US US14/181,414 patent/US9219598B2/en active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2014522204A5 (ja) | ||
CN204906388U (zh) | 中继器电路 | |
JP5694292B2 (ja) | 埋め込まれたクロックの回復 | |
JP2014524697A5 (ja) | ||
WO2017014880A1 (en) | Low-power mode signal bridge for optical media | |
US10645553B2 (en) | Method and apparatus for processing signal in a mobile device | |
JP6126600B2 (ja) | 回路装置および信号を送信するための方法 | |
CN101707042B (zh) | 用于单线级联数据通讯的编码和数据存储再生转发方法 | |
TW200801961A (en) | Asymmetric control of high-speed bidirectional signaling | |
WO2012170921A3 (en) | System and method for operating a one-wire protocol slave in a two-wire protocol bus environment | |
JP2014524698A5 (ja) | ||
JP6126598B2 (ja) | 回路装置および信号を送信するための方法 | |
JP2018038726A5 (ja) | ||
WO2018130045A1 (zh) | 数据传输装置及方法、喷墨打印系统 | |
JP2014524699A5 (ja) | ||
US8675798B1 (en) | Systems, circuits, and methods for phase inversion | |
WO2009057957A3 (en) | A transmitter of multimedia data | |
US20150043674A1 (en) | Circuit arrangement and method for transmitting signals | |
JP2014526211A5 (ja) | ||
BR112022003414A2 (pt) | Estação usuária para um sistema de barramento serial e processo para a comunicação em um sistema de barramento serial | |
JP6126602B2 (ja) | 回路装置および信号を送信するための方法 | |
JP2006229959A5 (ja) | ||
CN104102606A (zh) | 一种pci-express信号长距离传输的方法 | |
JP6126599B2 (ja) | 回路装置および信号を送信するための方法 | |
JP2014529932A5 (ja) |