JP2014526211A5 - - Google Patents

Claims (14)

1. シングルエンド論理レベルベースのデータ信号およびクロック信号と、
   特に、コモンモードベースの、差動データ信号およびクロック信号との両方を、
   少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための回路装置（Ａ）であって、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で同期、特に完全同期の状態に達したことを、前記受信装置（Ｅ）によって前記送信装置（Ｓ）へ伝えることができ、または、信号で伝えることができる回路装置。
2. 前記送信装置（Ｓ）は、同期の状態が実現されていることの通知または信号が受信されるまで、前記送信装置（Ｓ）の入力部（ＥＳ）に存在する前記データ信号を流し始めないことを特徴とする請求項１に記載の回路装置。
3. 前記送信装置（Ｓ）は、
   前記データ信号およびクロック信号のための少なくとも１つの入力部（ＥＳ）と、
   前記入力部（ＥＳ）の下流の、前記データ信号およびクロック信号を受け取るための少なくとも１つの送信インタフェースロジック（ＬＳ）と、
   前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのシリアライザ（ＳＥ）と、
   前記シリアライザ（ＳＥ）の上流で、前記送信インタフェースロジック（ＬＳ）のクロックモジュール（ＣＳ）の下流に設けられた、少なくとも１つの基準クロックを生成するための少なくとも１つのクロック発振器（ＰＳ）、特に、位相ロックループ、例えば、クロックマルチプライヤユニットと、
   前記シリアライザ（ＳＥ）の下流の少なくとも１つの出力ドライバ（ＡＴ）と、
   前記出力ドライバ（ＡＴ）の下流の、前記共通信号ストリーム（ＳＩ）を前記受信装置（Ｅ）へ送信するための少なくとも１つの出力部（ＡＳ）と、
   を備えることを特徴とする請求項１または２に記載の回路装置。
4. 前記シリアライザ（ＳＥ）は、
   前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）のための、前記受信装置（Ｅ）で認識可能な少なくとも１つのフレームを生成するための少なくとも１つのフレーマ（ＦＲ）と、
   前記フレーマ（ＦＲ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのマルチプレクサ（ＭＵ）と、
   を備えることを特徴とする請求項３に記載の回路装置。
5. 前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）との両方を、前記フレーマ（ＦＲ）に印加することができること、および、前記フレーマは、少なくとも１つの符号器（ＫＯ）を用いて、具体的には、少なくとも１つの５ｂ／６ｂ符号器ブロックを用いて、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）のストリームに埋め込むことを特徴とする請求項４に記載の回路装置。
6. 前記受信装置（Ｅ）は、
   前記送信装置（Ｓ）によって送信された共通信号ストリーム（ＳＩ）のための少なくとも１つの入力部（ＥＥ）と、
   前記共通信号ストリーム（ＳＩ）を受け取るための少なくとも１つの入力増幅器（ＥＶ）と、
   前記データ信号およびクロック信号を前記共通信号ストリーム（ＳＩ）から復元するための少なくとも１つのクロックおよびデータリカバリユニット（ＣＤ）と、
   前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、少なくとも１つの受信インタフェースロジック（ＬＥ）の少なくとも１つのクロックモジュール（ＣＥ）と、
   前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための、および前記再並列化されたデータ信号を前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデシリアライザ（ＤＳ）と、
   前記受信インタフェースロジック（ＬＥ）の下流の、前記データ信号およびクロック信号のための少なくとも１つの出力部（ＡＥ）と、
   を備えることを特徴とする請求項１〜５の少なくとも一項に記載の回路装置。
7. 前記デシリアライザ（ＤＳ）は、
   前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための少なくとも１つのデマルチプレクサ（ＤＭ）と、
   前記デマルチプレクサ（ＤＭ）の下流の、前記再並列化されたデータ信号を、前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデフレーマ（ＤＦ）と、
   を備えることを特徴とする請求項６に記載の回路装置。
8. 前記デフレーマ（ＤＦ）は、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、少なくとも１つの復号器（ＤＫ）を用いて、具体的には、少なくとも１つの６ｂ／５ｂ復号器ブロックを用いて、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と分けて、前記再並列化されたデータ信号を、それぞれのデータライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）に割り当てることを特徴とする請求項７に記載の回路装置。
9. 前記共通信号ストリーム（ＳＩ）は、
   少なくとも１つの光学媒体（ＯＭ）を介して、具体的には、少なくとも１つの光導波路を介して、例えば、少なくとも１つのガラス繊維および／または少なくとも１つのプラスチック繊維を介して、および／または
   少なくとも１つの電気的またはガルバニックを介して、具体的には、１ビット幅のリンク（ＧＡ）を介して、特に、少なくとも１つの銅線を介しておよび／または例えば、少なくとも１つのプリント回路基板上に配置された少なくとも１つの電気的ラインを介して、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で転送可能であることを特徴とする請求項１〜８の少なくとも一項に記載の回路装置。
10. 前記電気的またはガルバニックなリンク（ＧＡ）は、
    前記受信装置（Ｅ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記送信装置（Ｓ）内の、特に、少なくとも１つの論理モジュール（ＧＳ）が備えられた少なくとも１つのスイッチ（ＷＳ）に、および
    前記送信装置（Ｓ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記受信装置（Ｅ）内の、特に、少なくとも１つの論理モジュール（ＧＥ）が備えられた少なくとも１つのスイッチ（ＷＥ）に、割り当てたことを特徴とする請求項９に記載の回路装置。
11. 同期の状態に達したことを、前記デシリアライザ（ＤＳ）により、具体的には、前記デマルチプレクサ（ＤＭ）により、前記受信装置（Ｅ）に割り当てられた前記スイッチ（ＷＥ）の前記論理モジュール（ＧＥ）を介して、前記電気的またはガルバニックなリンク（ＧＡ）を介して、および前記送信装置（Ｓ）に割り当てられた前記スイッチ（ＷＳ）の前記論理モジュール（ＧＳ）を介して、前記送信装置（Ｓ）の前記入力部（ＥＳ）に伝えることができ、または、信号で伝えることができることを特徴とする請求項６または請求項７に記載の、および請求項９または請求項１０に記載の回路装置。
12. シングルエンド論理レベルベースのデータ信号およびクロック信号と、
    特に、コモンモードベースの、差動データ信号およびクロック信号との両方を、
    少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための方法であって、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で同期、特に、完全同期の状態に達したことが、前記受信装置（Ｅ）によって前記送信装置（Ｓ）へ伝えられるか、または、信号で伝えられる方法。
13. 前記送信装置（Ｓ）は、同期の状態に達していることの通知または信号が受信されるまで、前記送信装置（Ｓ）の入力部（ＥＳ）に印加されたデータ信号を流し始めないことを特徴とする請求項１２に記載の方法。
14. 前記送信装置（Ｓ）は、それ自体を前記基準クロックと同期させ、および
    前記受信装置（Ｅ）は、それ自体を前記共通信号ストリーム（ＳＩ）のデータ転送速度と、および前記共通信号ストリーム（ＳＩ）の前記フレームの少なくとも１つの位置と同期させることを特徴とする請求項１２又は１３に記載の方法。