JP2011041142A - 情報処理装置、及び信号伝送方法 - Google Patents

Abstract

【課題】２つの伝送路を利用して効率的にデータを伝送することが可能な情報処理装置を提供すること。
【解決手段】クロックにデータ信号を加算して加算信号を生成する信号加算部と、前記クロックから前記データ信号を減算して減算信号を生成する信号減算部と、第１の伝送路を通じて前記加算信号を伝送する第１信号伝送部と、第２の伝送路を通じて前記減算信号を伝送する第２信号伝送部と、を有する、第１のモジュールと、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記データ信号の成分を抽出するデータ成分抽出部と、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロックの成分を抽出するクロック成分抽出部と、を有する、第２のモジュールと、を備える、情報処理装置が提供される。
【選択図】図４

Description

本発明は、情報処理装置、及び信号伝送方法に関する。

携帯電話やノート型のパーソナルコンピュータ（以下、ノートＰＣ）等の情報処理装置は、ユーザが操作する本体部分と、情報が表示される表示部分とを接続するヒンジ部分に可動部材が用いられていることが多い。ところが、ヒンジ部分には多数の信号線や電力線が配線されている。そのため、配線の信頼性を維持する観点から、ヒンジ部分を通る信号線の数を極力減らす工夫が求められている。こうした理由から、最近では、本体部分と表示部分との間で行われるデータ伝送にパラレル伝送方式を用いずに、信号線の本数を減らすことが可能なシリアル伝送方式を用いることが好ましいとされている。なお、下記の特許文献１には、シリアルデータをＡＭＩ（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）符号に符号化し、シリアル伝送方式で伝送する技術が開示されている。

特開平３−１０９８４３号公報

また、最近の電子機器は非常に多機能になってきており、利用する機能に応じてユーザが使いやすい形状に電子機器を変形できるように、ヒンジ部分の可動範囲をさらに大きくするための工夫が求められている。例えば、最近の携帯電話には、基本的な通話機能やメール機能に加え、カメラ機能やテレビ機能等の各種機能が搭載されている。テレビ機能を利用する場合、ユーザが筐体を把持しやすいように、視聴時に操作する機会が少ない本体部分を表示部分の裏側に折り畳んでコンパクトな形状にする方が好ましい。このような形状にするには、ヒンジ部分に対して非常に複雑な動きが要求される。

通常、本体部分と表示部分との間では、表示データや制御データ等の送受信が行われている。また、表示部分にカメラ、センサー、スイッチ等が設けられている場合には、これらのデバイスから出力された信号が本体部分に伝送される。さらに、表示部分に設けられた各デバイスは、本体部分から供給される電源により駆動する。そのため、シリアル伝送方式を採用したとしても、ヒンジ部分には依然として複数の信号線や電源線が配線されることになる。

また、表示部分に高解像度のディスプレイデバイスが搭載されている電子機器の場合、本体部分から表示部分へと高速に表示データを伝送する必要が生じ、本体部分から表示部分へとシリアル伝送される信号のクロック周波数が非常に高くなる。その結果、シリアル伝送される信号に起因して、携帯電話等の電波に対する電磁干渉（ＥＭＩ；Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が発生してしまう。また、信号線の本数が多くなれば、その分だけケーブルやコネクタのコストが余分にかかる。さらに、実装面積が大きくなる分だけ電子機器を小型化する上で妨げになる。

このような理由から、可能な限り少ない信号線（伝送路）で効率的にデータを伝送する技術が求められている。なお、ここでは携帯電話を例に挙げて説明したが、携帯電話に限らず、ノートＰＣや各種の電子機器において同様の課題が存在する。本発明は、このような課題を受けて考案されたものであり、本発明の目的とするところは、２つの伝送路を利用して効率的にデータを伝送することが可能な、新規かつ改良された情報処理装置、及び信号伝送方法を提供することにある。

上記課題を解決するために、本発明のある観点によれば、クロックにデータ信号を加算して加算信号を生成する信号加算部と、前記クロックから前記データ信号を減算して減算信号を生成する信号減算部と、第１の伝送路を通じて前記加算信号を伝送する第１信号伝送部と、第２の伝送路を通じて前記減算信号を伝送する第２信号伝送部と、を有する、第１のモジュールと、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記データ信号の成分を抽出するデータ成分抽出部と、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロックの成分を抽出するクロック成分抽出部と、を有する、第２のモジュールと、を備える、情報処理装置が提供される。

また、前記第１のモジュールは、前記信号加算部にて生成された加算信号、及び前記信号減算部にて生成された減算信号に対して直流電源を重畳する電源重畳部をさらに有し、前記第１信号伝送部は、前記電源重畳部にて直流電源が重畳された加算信号を前記第１の伝送路を通じて伝送し、前記第２信号伝送部は、前記電源重畳部にて直流電源が重畳された減算信号を前記第２の伝送路を通じて伝送し、前記第２のモジュールは、前記第１の伝送路を通じて受信した信号から直流電源と前記加算信号とを分離し、前記第２の伝送路を通じて受信した信号から直流電源と前記減算信号とを分離する電源分離部をさらに有するように構成されていてもよい。

また、前記第２のモジュールは、前記クロック成分抽出部にて抽出されたクロックの成分から低域成分を除去するための低域遮断濾波器をさらに有するように構成されていてもよい。

また、前記第１のモジュールは、直流成分を持たない符号にデータを符号化して前記データ信号を生成するデータ符号化部をさらに有するように構成されていてもよい。

また、前記第１のモジュールは、第１のデータ信号に前記クロックを同期加算してクロック加算信号を生成する同期加算部をさらに有し、前記信号加算部は、前記同期加算部にて生成されたクロック加算信号に第２のデータ信号を加算して加算信号を生成し、前記信号減算部は、前記同期加算部にて生成されたクロック加算信号から前記第２のデータ信号を減算して減算信号を生成し、前記データ成分抽出部は、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記第２のデータ信号の成分を抽出し、前記クロック成分抽出部は、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロック加算信号の成分を抽出すると共に、当該クロック加算信号の成分が持つ極性反転周期に基づいて前記クロックの成分を抽出するように構成されていてもよい。

また、前記第２のモジュールは、前記第１の伝送路を通じてデータ信号を伝送する第３信号伝送部と、前記第２の伝送路を通じて前記データ信号を伝送する第４信号伝送部と、をさらに有し、前記第３及び第４信号伝送部により前記データ信号が伝送される場合、前記第１信号伝送部は、前記第１の伝送路を通じて前記クロックを伝送し、前記第２信号伝送部は、前記第２の伝送路を通じて前記クロックの反転信号を伝送し、前記第１のモジュールは、前記第１の伝送路を通じて受信した信号に前記第２の伝送路を通じて受信した信号を加算して前記データ信号の成分を抽出するデータ成分抽出部をさらに有するように構成されていてもよい。

また、前記第２のモジュールは、直流成分を持たない符号にデータを符号化して前記データ信号を生成するデータ符号化部をさらに有するように構成されていてもよい。

また、前記信号加算部は、デジタル領域で前記クロックに前記データ信号を加算し、前記信号減算部は、デジタル領域で前記クロックに前記データ信号を減算するように構成されていてもよい。

また、前記信号加算部は、アナログ領域で前記クロックに前記データ信号を加算し、前記信号減算部は、アナログ領域で前記クロックに前記データ信号を減算するように構成されていてもよい。

また、前記第１及び第２の伝送路は、２本の同軸ケーブル、２芯の同軸ケーブル１本、又はシールドされた２芯のフレキシブルケーブルにより構成されていてもよい。

また、前記第１のモジュールは、少なくとも表示データを出力する演算処理部をさらに有し、前記第２のモジュールは、入力された表示データを表示する表示部をさらに有し、前記信号加算部は、前記演算処理部から出力された表示データのデータ信号を前記クロックに加算して加算信号を生成し、前記信号減算部は、前記演算処理部から出力された表示データのデータ信号を前記クロックから減算して減算信号を生成し、前記データ成分抽出部は、前記表示データのデータ信号の成分を抽出し、当該データ信号の成分から再生された前記表示データを前記表示部に入力するように構成されていてもよい。

また、上記課題を解決するために、本発明の別の観点によれば、第１のデータ信号に第２のデータ信号を加算して加算信号を生成する信号加算部と、前記第１のデータ信号から前記第２のデータ信号を減算して減算信号を生成する信号減算部と、第１の伝送路を通じて前記加算信号を伝送する第１信号伝送部と、第２の伝送路を通じて前記減算信号を伝送する第２信号伝送部と、を有する、第１のモジュールと、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記第１のデータ信号の成分を抽出する第１データ成分抽出部と、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記第２のデータ信号の成分を抽出する第２データ成分抽出部と、を有する、第２のモジュールと、を備える、情報処理装置が提供される。

また、上記課題を解決するために、本発明の別の観点によれば、クロックにデータ信号を加算して加算信号を生成する信号加算ステップと、前記クロックから前記データ信号を減算して減算信号を生成する信号減算ステップと、第１の伝送路を通じて前記加算信号を伝送する第１信号伝送ステップと、第２の伝送路を通じて前記減算信号を伝送する第２信号伝送ステップと、前記第１及び第２信号伝送ステップで伝送された前記加算信号及び前記減算信号を前記第１及び第２の伝送路を通じて受信する信号受信ステップと、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記データ信号の成分を抽出するデータ成分抽出ステップと、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロックの成分を抽出するクロック成分抽出ステップと、を含む、信号伝送方法が提供される。

また、上記課題を解決するために、本発明の別の観点によれば、第１のデータ信号に第２のデータ信号を加算して加算信号を生成する信号加算ステップと、前記第１のデータ信号から前記第２のデータ信号を減算して減算信号を生成する信号減算ステップと、第１の伝送路を通じて前記加算信号を伝送する第１信号伝送ステップと、第２の伝送路を通じて前記減算信号を伝送する第２信号伝送ステップと、前記第１及び第２信号伝送ステップで伝送された前記加算信号及び前記減算信号を前記第１及び第２の伝送路を通じて受信する信号受信ステップと、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記第１のデータ信号の成分を抽出する第１データ成分抽出ステップと、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記第２のデータ信号の成分を抽出する第２データ成分抽出ステップと、を含む、信号伝送方法が提供される。

以上説明したように本発明によれば、２つの伝送路を利用して効率的にデータを伝送することが可能になる。

本発明の一実施形態に係る携帯端末の装置構成例を示す説明図である。 パラレル伝送方式に係る携帯端末の機能構成例を示す説明図である。 本発明の一実施形態に係る携帯端末の機能構成例を示す説明図である。 本発明の一実施形態に係る携帯端末に含まれるＳＥＲＤＥＳの詳細な構成例を示す説明図である。 本発明の一実施形態に係る信号伝送方法の一例を示す説明図である。 本発明の一実施形態に係る信号伝送方法の一例を示す説明図である。 本発明の一実施形態に係る信号伝送方法の一例を示す説明図である。 本発明の一実施形態に係る信号伝送方法の一例を示す説明図である。 本発明の一実施形態に係る携帯端末の一部構成に関する変形例を示す説明図である。 本発明の一実施形態に係る伝送信号の周波数スペクトラムの一例（図５に対応）を示す説明図である。 本発明の他の実施形態に係る携帯端末に含まれるＳＥＲＤＥＳの構成例を示す説明図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

［説明の流れについて］
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図１を参照しながら、本発明の第１実施形態において想定する携帯端末１００の装置構成について説明する。次いで、図２を参照しながら、パラレル伝送方式に係る携帯端末１０の機能構成について簡単に説明する。次いで、図３を参照しながら、本発明の第１実施形態に係る携帯端末１００の機能構成について説明する。次いで、図４を参照しながら、本発明の第１実施形態に係る携帯端末１００の詳細な構成について説明する。

次いで、図５〜図８を参照しながら、本発明の第１実施形態に係る信号伝送方法について説明する。この中で、図１０を参照しながら、当該信号伝送方法により伝送される信号の伝送特性についても簡単に説明する。次いで、図９を参照しながら、本発明の第１実施形態の一変形例について説明する。次いで、図１１を参照しながら、本発明の第２実施形態に係る携帯端末３００の構成について説明する。最後に、本発明の第１実施形態の技術的思想について纏め、当該技術的思想から得られる作用効果について簡単に説明する。

（説明項目）
１：第１実施形態
１−１：携帯端末１００の構造
１−２：携帯端末１００の機能構成
１−２−１：ＳＥＲＤＥＳの構成（Ｆｏｒｗａｒｄ）
１−２−２：ＳＥＲＤＥＳの構成（Ｒｅｖｅｒｓｅ）
１−３：信号伝送方法
１−３−１：ＡＭＩ符号＋１／８ＣＬＫ
１−３−２：ＡＭＩ符号＋１／２ＣＬＫ
１−３−３：ＡＭＩ符号＋マンチェスター符号
１−３−４：ＡＭＩ符号＋多値符号（マンチェスター符号＋１／８ＣＬＫ）
１−４：（変形例）アナログ加算方式
２：第２実施形態
２−１：携帯端末３００の機能構成
３：まとめ

＜１：第１実施形態＞
本発明の第１実施形態について説明する。本実施形態は、２本の同軸ケーブルを用いて効率的にデータを伝送する方法を提案するものである。なお、２本の同軸ケーブルに代えて、２芯の同軸ケーブル１本、又はシールドされた２芯のフレキシブルケーブルを用いてもよい。但し、以下の説明においては、説明の都合上、２本の同軸ケーブルを利用するケースを例に挙げて説明する。

［１−１：携帯端末１００の構造］
まず、図１を参照しながら、本実施形態において想定する携帯端末１００の構造について簡単に説明する。図１は、本実施形態において想定する携帯端末１００の構造を示す説明図である。但し、本稿においては説明の都合上、折り畳み型の携帯電話を想定するが、本実施形態に係る技術の適用範囲はこれに限定されるものではない。例えば、ヒンジ部分を持つノートＰＣ、携帯情報端末、携帯ゲーム機、その他の電子機器に対しても、本実施形態に係る技術を適用することが可能である。

さて、図１には、本実施形態において想定する携帯端末１００の外形が示されている。図１に示すように、携帯端末１００は、主に、表示部１０２と、接続部１０４と、操作部１０６とにより構成されている。

表示部１０２には、例えば、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）やＥＬＤ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）等が搭載されている。以下では、表示部１０２にＬＣＤが搭載されるものとして説明する。また、表示部１０２は、接続部１０４を介して操作部１０６に接続されている。接続部１０４は、可動部材により構成されている。そのため、ユーザは、接続部１０４が変形可能な範囲で表示部１０２と操作部１０６との相対的な位置関係を変更することができる。

また、操作部１０６には、例えば、操作キーが搭載されている。さらに、操作部１０６の内部には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やバッテリーが搭載されている。そして、ＣＰＵから出力される一部のデータは、操作部１０６から表示部１０２に伝送される。例えば、表示データは、操作部１０６から表示部１０２に伝送され、表示部１０２に搭載されたＬＣＤに入力される。また、バッテリーから出力される電流は、表示部１０２の電源として操作部１０６から表示部１０２に供給される。

このように、操作部１０６から表示部１０２へとデータや電源が伝送される。また、表示部１０２には、多くの場合、カメラ、センサ、スイッチ、ＲＦアンテナ等、様々なデバイスが搭載されている。そのため、表示部１０２から操作部１０６へも様々なデータが伝送される。これらのデータを伝送するため、接続部１０４には、複数の信号線が配線される。さらに、接続部１０４には、電源を表示部１０２に供給するための電力線が配線される。しかし、接続部１０４に複数の信号線や電力線が配線されると、接続部１０４の変形に応じて配線が捻れたり、引っ張られたりするため、配線が断線してしまう恐れがある。

逆に、配線の断線を避けるために接続部１０４の可動範囲を抑制すると、表示部１０２と操作部１０６との位置関係を自由に変化させることが難しくなり、ユーザの利便性が低下してしまう。そこで、本実施形態においては、配線の本数を減らすことが可能なシリアル伝送方式の信号伝送方法を採用する。但し、本実施形態に係る信号伝送方法には、一般的なシリアル伝送方式の信号伝送方法に比べて、より効率的にデータを伝送するための工夫が施されている。そのため、本実施形態に係る信号伝送方法を適用すると、一般的なシリアル伝送方式の信号伝送方法を適用した場合に比べて接続部１０４を通る配線の本数が大幅に低減される。

例えば、同軸ケーブル２本、２芯の同軸ケーブル１本、又はシールドされた２芯のフレキシブルケーブル１本にまで配線数を低減させることが可能になる。その結果、携帯端末１００の設計自由度が増加すると共に、接続部１０４を通る配線の信頼性が向上する。また、携帯端末１００のような小型の電子機器においては、表示データ等、高いクロック周波数で高速に伝送される信号に起因して発生するＥＭＩの影響が懸念されるが、本実施形態に係る信号伝送方法を適用することにより、このような影響を低減させる効果も得られる。

以下、上記のような効果を奏する本実施形態の信号伝送方法について詳細に説明するが、参考までに、図２を参照しながら、従来の携帯端末１０の構成について簡単に述べる。

これまで、多くの携帯電話には、図２に示した携帯端末１０のようにパラレル伝送方式の信号伝送方法が採用されてきた。携帯端末１０には、操作部と表示部とが設けられており、両者が接続部を介して接続されている。操作部には、ベースバンドプロセッサ１２、及びバッテリー（非図示）が搭載されている。ベースバンドプロセッサ１２は、上記のＣＰＵに相当し、通信制御やアプリケーションの実行等を行うための演算処理装置である。一方、表示部には、主に、液晶部１４（ＬＣＤ）、カメラ１６、及びセンサ１８等が搭載されている。

また、ベースバンドプロセッサ１２から液晶部１４へと表示データを伝送するためにパラレル信号線２０が設けられている。さらに、カメラ１６からベースバンドプロセッサ１２へと画像データを伝送するためのパラレル信号線２２が設けられている。そして、センサ１８からベースバンドプロセッサ１２へとセンサデータを伝送するための信号線２４が設けられている。また、これらの信号線に加え、ベースバンドプロセッサ１２から液晶部１４、カメラ１６、センサ１８へと制御信号を伝送するための信号線２６が設けられている。さらに、操作部から表示部へと電源を供給するための電源線２８が設けられている。

このように、携帯端末１０の接続部には、パラレル信号線２０、２２、信号線２４、２６、電源線２８が配線されている。パラレル信号線２０、２２は、それぞれ数本〜数十本程度の信号線により構成されている。そのため、携帯端末１０の接続部を通る配線の本数は、４０本以上にも達してしまう。また、パラレル信号線２０、２２をシリアル化したとしても、制御信号を伝送するための信号線２４、２６や電源線２８等が存在するため、所望する接続部の可動範囲を実現するには依然として接続部を通る配線の本数が多い。そこで、接続部を通る配線の本数を１〜２本程度に削減するための工夫が求められる。

［１−２：携帯端末１００の機能構成］
そこで、本件発明者は、図３、図４に示す携帯端末１００の構成を考案した。以下、本実施形態に係る携帯端末１００の構成について詳細に説明する。なお、図３、図４に示した構成は一例であり、本実施形態の技術的範囲を逸脱しない範囲内で任意に変形することが可能である。そして、そのような変形により得られた構成についても、当然に本実施形態の技術的範囲に含まれることは言うまでもない。

まず、図３を参照しながら、本実施形態に係る携帯端末１００の全体的な構成について説明する。図３は、本実施形態に係る携帯端末１００の全体的な構成を示す説明図である。なお、図１を参照しながら簡単に説明したように、携帯端末１００は、主に、表示部１０２、接続部１０４、及び操作部１０６により構成されている。そして、表示部１０２と操作部１０６とは、可動部材により形成された接続部１０４によって接続されている。

操作部１０６は、主に、ベースバンドプロセッサ１１０、シリアライザ／デシリアライザ１１２（ＳＥＲＤＥＳ（＃１））、及び電源（バッテリー；非図示）を有する。また、表示部１０２は、主に、シリアライザ／デシリアライザ１３０（ＳＥＲＤＥＳ（＃２））、液晶部１３２（ＬＣＤ）、カメラ１３４、及びセンサ１３６を有する。そして、接続部１０４には、２本の同軸ケーブル１２０が配線されている。なお、２本の同軸ケーブル１２０の代わりに２芯の同軸ケーブル又はシールドされた２芯のフレキシブルケーブル１本を用いることも可能である。

まず、ベースバンドプロセッサ１１０から表示データや制御データ等のデータが出力されると、それらのデータは、パラレル信号線を通じてシリアライザ／デシリアライザ１１２に入力される。また、シリアライザ／デシリアライザ１１２には、直流電源Ｖｄｄが供給される。そこで、シリアライザ／デシリアライザ１１２は、パラレルに入力されたデータをシリアル化して多重する。次いで、シリアライザ／デシリアライザ１１２は、シリアル化したデータを符号化してＤＣフリーの符号化データを生成する。

次いで、シリアライザ／デシリアライザ１１２は、生成した符号化データに基づいてデータ信号を生成する。このデータ信号は、ＤＣフリーの符号化データから生成されたものであり、ＤＣフリー特性を有する。そのため、データ信号に直流電源Ｖｄｄを重畳したとしても、ＤＣ成分をカットすることにより容易にデータ信号を分離することができる。そこで、シリアライザ／デシリアライザ１１２は、データ信号に直流電源Ｖｄｄを重畳して伝送信号を生成する。

そして、シリアライザ／デシリアライザ１１２により生成された伝送信号は、２本の同軸ケーブル１２０を通じて表示部１０２のシリアライザ／デシリアライザ１３０に伝送される。２本の同軸ケーブル１２０を通じて伝送信号を受信すると、シリアライザ／デシリアライザ１３０は、受信した伝送信号からデータ信号と直流電源Ｖｄｄ’とを分離する。なお、シリアライザ／デシリアライザ１１２による重畳過程、同軸ケーブル１２０を通じた伝送過程、シリアライザ／デシリアライザ１３０による分離過程において減衰が生じるため、直流電源Ｖｄｄ’の電圧は、元の直流電源Ｖｄｄの電圧よりも低くなる。

シリアライザ／デシリアライザ１３０により分離された直流電源Ｖｄｄ’は、表示部１０２の各構成要素に供給され、駆動電源として利用される。一方、シリアライザ／デシリアライザ１３０により分離されたデータ信号に対して閾値判定が行われ、その判定結果に基づいて元の符号化データが復元される。さらに、シリアライザ／デシリアライザ１３０により符号化データが復号され、表示データや制御データ等が復元される。シリアライザ／デシリアライザ１３０により復元された表示データは、パラレル化されて液晶部１３２に入力される。また、シリアライザ／デシリアライザ１３０により復元された制御データ等は、その伝送先のデバイス（例えば、カメラ１３４、センサ１３６等）に入力される。

逆に、カメラ１３４から画像データが出力されたり、センサ１３６からセンサデータが出力されると、それらのデータは、パラレル信号線を通じてシリアライザ／デシリアライザ１３０に入力される。そこで、シリアライザ／デシリアライザ１３０は、パラレルに入力されたデータをシリアル化して多重する。次いで、シリアライザ／デシリアライザ１３０は、シリアル化したデータを符号化してＤＣフリーの符号化データを生成する。次いで、シリアライザ／デシリアライザ１３０は、生成した符号化データに基づいてデータ信号を生成する。

シリアライザ／デシリアライザ１３０により生成されたデータ信号は、２本の同軸ケーブル１２０を通じて操作部１０６のシリアライザ／デシリアライザ１１２に伝送される。２本の同軸ケーブル１２０を通じてデータ信号を受信すると、シリアライザ／デシリアライザ１１２は、データ信号に対して閾値判定を行い、その判定結果に基づいて元の符号化データを復元する。さらに、シリアライザ／デシリアライザ１１２は、復元した符号化データを復号し、元の表示データや制御データ等を復元する。そして、シリアライザ／デシリアライザ１１２により復元されたデータは、パラレル化されてベースバンドプロセッサ１１０に入力される。

上記の通り、携帯端末１００における信号伝送には、２本の同軸ケーブル１２０（又は２芯の同軸ケーブルやシールドされた２芯のフレキシブルケーブル）が用いられる。そのため、２本の同軸ケーブル１２０を利用して信号を差動伝送方式で伝送することができる。差動伝送方式とは、逆位相の信号を２本の伝送路で伝送する伝送方式のことである。また、差動伝送方式は、コモン・モード雑音に強いという特性を有する。なお、以下の説明においては、逆位相の信号を２本の伝送路で伝送することを差動伝送と呼び、同相の信号を２本の伝送路で伝送することを同相伝送と呼ぶことにする。

本実施形態の主な目的は、これら差動伝送、同相伝送を組み合わせて効率的なデータ伝送を実現することにある。以下では、このような目的を達成することが可能な本実施形態に係る信号伝送方法について詳細に説明する。当該信号伝送方法を実現するための構成として、図４にシリアライザ／デシリアライザ１１２、１３０の詳細な機能構成を示した。以下、本実施形態に係るシリアライザ／デシリアライザ１１２、１３０の機能構成について紹介しながら、本実施形態の信号伝送方法について詳細に説明する。

（１−２−１：ＳＥＲＤＥＳの構成（Ｆｏｒｗａｒｄ））
まず、図４を参照しながら、シリアライザ／デシリアライザ１１２、１３０の機能構成について説明する。但し、ここでは主に操作部１０６から表示部１０２への信号伝送動作（Ｆｏｒｗａｒｄ動作）について説明する。

（シリアライザ／デシリアライザ１１２の構成）
図４に示すように、シリアライザ／デシリアライザ１１２は、主に、信号処理部２０２（＃１）と、同相ドライバ２０４、２０６と、差動レシーバ２０８と、コンデンサＣ１、Ｃ２と、バイパスコンデンサＣ３と、チョークコイルＬ１、Ｌ２とにより構成される。

（シリアライザ／デシリアライザ１３０の構成）
また、シリアライザ／デシリアライザ１３０は、主に、差動レシーバ２１０と、同相レシーバ２１２、２１４と、加算器２１６と、ハイパスフィルタ２１８と、差動ドライバ２２０と、信号処理部２２２（＃２）と、コンデンサＣ４、Ｃ５と、バイパスコンデンサＣ６と、チョークコイルＬ３、Ｌ４とにより構成される。

（Ｆｏｒｗａｒｄ動作：シリアライザ／デシリアライザ１１２）
まず、シリアライザ／デシリアライザ１１２に伝送すべきデータが入力されると、信号処理部２０２は、入力されたデータをシリアル化する。次いで、信号処理部２０２は、シリアル化したデータをＤＣフリーの符号に符号化して符号化データＤを生成する。なお、信号処理部２０２には、ベースバンドプロセッサ１１０からパラレルクロックが入力されている。そこで、信号処理部２０２は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）等を用いてシリアルクロックＣ（以下、クロックＣ）を生成する。

符号化データＤ及びクロックＣを生成すると、信号処理部２０２は、クロックＣに符号化データＤを加算して加算データＳ１（Ｓ１＝Ｄ＋Ｃ）を生成する。さらに、信号処理部２０２は、クロックＣから符号化データＤを減算して減算データＳ２（Ｓ２＝−Ｄ＋Ｃ）を生成する。信号処理部２０２により生成された加算データＳ１は、同相ドライバ２０４に入力される。また、信号処理部２０２により生成された減算データＳ２は、同相ドライバ２０６に入力される。

加算データＳ１が入力されると、同相ドライバ２０４は、加算データＳ１に基づいて第１の伝送信号を生成し、生成した第１の伝送信号を第１の同軸ケーブル１２０（図４の上側）を通じてシリアライザ／デシリアライザ１３０へと伝送する。同様に、減算データＳ２が入力されると、同相ドライバ２０６は、減算データＳ２に基づいて第２の伝送信号を生成し、生成した第２の伝送信号を第２の同軸ケーブル１２０（図４の下側）を通じて伝送する。なお、２本の同軸ケーブル１２０を通じて伝送される符号化データＤの成分は逆位相になっているため、符号化データＤの成分は差動伝送される。一方、クロックＣの成分は同相伝送される。

なお、同相ドライバ２０４から出力された第１の伝送信号は、コンデンサＣ１を通じてＤＣ成分がカットされる。また、コンデンサＣ１によりＤＣ成分がカットされた第１の伝送信号には、チョークコイルＬ１により高周波成分がカットされた直流電源Ｖｄｄが重畳される。そして、直流電源Ｖｄｄが重畳された第１の伝送信号は、第１の同軸ケーブル１２０を通じてシリアライザ／デシリアライザ１３０に伝送される。

同様に、同相ドライバ２０６から出力された第２の伝送信号は、コンデンサＣ２を通じてＤＣ成分がカットされる。また、コンデンサＣ２によりＤＣ成分がカットされた第２の伝送信号には、チョークコイルＬ２により高周波成分がカットされた直流電源Ｖｄｄが重畳される。そして、直流電源Ｖｄｄが重畳された第２の伝送信号は、第２の同軸ケーブル１２０を通じてシリアライザ／デシリアライザ１３０に伝送される。

このように、シリアライザ／デシリアライザ１１２は、直流電源Ｖｄｄを２本の同軸ケーブル１２０に分散して供給する。そのため、同軸ケーブル１２０の直流抵抗を半分に低減させることが可能になり、電圧降下を減らすことができる。さらに、電源ノイズを低減させることが可能になり、伝送品質を向上させることができる。

（Ｆｏｒｗａｒｄ動作：シリアライザ／デシリアライザ１３０）
上記のように、２本の同軸ケーブル１２０を通じて伝送された第１及び第２の伝送信号は、シリアライザ／デシリアライザ１３０に入力される。但し、シリアライザ／デシリアライザ１３０に入力される第１及び第２の伝送信号は、上記の通り、送信時に直流電源Ｖｄｄが重畳されたものである。

シリアライザ／デシリアライザ１３０に入力された第１の伝送信号は、チョークコイルＬ３により高周波成分がカットされてＤＣ成分が分離されると共に、コンデンサＣ４によりＤＣ成分がカットされて高周波成分が分離される。同様に、シリアライザ／デシリアライザ１３０に入力された第２の伝送信号は、チョークコイルＬ４により高周波成分がカットされてＤＣ成分が分離されると共に、コンデンサＣ５によりＤＣ成分がカットされて高周波成分が分離される。

チョークコイルＬ３、Ｌ４から出力されたＤＣ成分は、直流電源Ｖｄｄ’として出力される。一方、コンデンサＣ４から出力された高周波成分は、第１の伝送信号の成分として差動レシーバ２１０、及び同相レシーバ２１４に入力される。また、コンデンサＣ５から出力された高周波成分は、第２の伝送信号の成分として差動レシーバ２１０、及び同相レシーバ２１２に入力される。

第１及び第２の伝送信号の成分には、同相伝送されたクロックＣの成分と、差動伝送された符号化データＤの成分とが含まれている。そのため、差動レシーバ２１０では、入力された第１及び第２の伝送信号の成分に含まれるクロックＣの成分がキャンセルされる。そして、差動レシーバ２１０からは、第１及び第２の伝送信号の成分に含まれる符号化データＤの成分のみが出力される。差動レシーバ２１０から出力された符号化データＤの成分は、符号化データＤに対応する差動受信信号Ｓ３として信号処理部２２２に入力される。但し、差動受信信号Ｓ３は、Ｓ１−Ｓ２＝２＊Ｄに相当する。

また、同相レシーバ２１２、２１４に入力された第１及び第２の伝送信号の成分は、加算器２１６に入力される。加算器２１６により第１の伝送信号の成分と第２の伝送信号の成分とが加算されると、第１及び第２の伝送信号の成分に含まれる符号化データＤの成分がキャンセルされる。そのため、加算器２１６からは、第１及び第２の伝送信号の成分に含まれるクロックＣの成分のみが出力される。加算器２１６から出力されたクロックＣの成分は、同相受信信号Ｓ４としてハイパスフィルタ２１８に入力される。但し、同相受信信号Ｓ４は、Ｓ１＋Ｓ２＝２＊Ｃに相当する。

なお、シリアライザ／デシリアライザ１３０のコンデンサＣ４、Ｃ５、及びチョークコイルＬ３、Ｌ４で構成されるハイパスフィルタにより、第１及び第２の伝送信号成分に含まれる低域ノイズ（主に電源ノイズ）は大部分がカットされている。特に、差動伝送される符号化データＤの成分については、逆位相の信号に共通して生じた低域ノイズが差動受信時に相殺されるため、低域ノイズの影響が少ない。

しかし、同相伝送されたクロックＣの成分については、加算器２１６においてノイズが増幅されてしまうため、増幅された低域ノイズをカットしておくことが望ましい。このような理由から、加算器２１６の後段にハイパスフィルタ２１８が設けられている。ハイパスフィルタ２１８では、同相受信信号Ｓ４に含まれる低域ノイズがカットされる。そして、ハイパスフィルタ２１８により低域ノイズがカットされた同相受信信号Ｓ４は、信号処理部２２２に入力される。

信号処理部２２２は、入力された同相受信信号Ｓ４からクロックＣを再生する。また、信号処理部２２２は、入力された差動受信信号Ｓ３から符号化データＤを復元する。そして、信号処理部２２２は、再生したクロックＣを用いて符号化データＤを復号し、元のデータを復元する。さらに、信号処理部２２２は、復元したデータをパラレル化して出力する。

このように、差動伝送と同相伝送とを組み合わせることにより、２本の同軸ケーブル１２０を利用して符号化データＤ、クロックＣ、直流電源Ｖｄｄを同時に伝送することが可能になる。また、２本の同軸ケーブル１２０に分散して電源を伝送するため、同軸ケーブル１２０の直流抵抗を減らすことが可能になり、電圧降下を抑制することが可能になる。さらに、電源ノイズを低減させることが可能になる。また、ハイパスフィルタ２１８を用いて同相伝送された信号（同相受信信号Ｓ４）から低域ノイズをカットすることにより、高い伝送品質を実現することが可能になる。

（１−２−２：ＳＥＲＤＥＳの構成（Ｒｅｖｅｒｓｅ））
次に、表示部１０２から操作部１０６への信号伝送動作（Ｒｅｖｅｒｓｅ動作）について説明する。

まず、信号処理部２２２から送信データＳ５が出力され、差動ドライバ２２０に入力される。但し、送信データＳ５は、データをＤＣフリーの符号に符号化して得られた符号化データＤ’である。送信データＳ５が入力されると、差動ドライバ２２０は、送信データＳ５に基づいて互いに逆位相となる第３及び第４の伝送信号を生成する。つまり、第３の伝送信号はＤ’に対応し、第４の伝送信号は−Ｄ’に対応する。そして、差動ドライバ２２０は、２本の同軸ケーブル１２０を通じて第３及び第４の伝送信号を伝送する。

但し、差動ドライバ２２０から出力される第３及び第４の伝送信号は、それぞれコンデンサＣ４、Ｃ５によりＤＣ成分がカットされ、伝送路においてシリアライザ／デシリアライザ１１２から供給される直流電源Ｖｄｄに重畳される。そして、直流電源Ｖｄｄが重畳された第３及び第４の伝送信号は、シリアライザ／デシリアライザ１１２に入力され、コンデンサＣ１、Ｃ２によりＤＣ成分がカットされ、第３及び第４の伝送信号の成分のみが差動レシーバ２０８に入力される。

差動レシーバ２０８では、第３の伝送信号と第４の伝送信号との差分（差動受信信号Ｓ６）が生成され、信号処理部２０２に入力される。従って、差動受信信号Ｓ６は、Ｄ’−（−Ｄ’）＝２＊Ｄ’に相当する。差動受信信号Ｓ６が入力されると、信号処理部２０２は、差動受信信号Ｓ６から符号化データＤ’を復元する。さらに、信号処理部２０２は、クロックＣを利用して符号化データＤ’を復号し、元のデータを復元する。このようにして表示部１０２から操作部１０６へと信号が差動伝送される。

なお、表示部１０２から操作部１０６へと信号を伝送する場合には表示部１０２から操作部１０６にクロックＣを供給する必要がある。そのため、表示部１０２から操作部１０６へと信号を伝送する場合には、同相ドライバ２０４、２０６からデータＳ１＝Ｓ２＝Ｃに相当する第１及び第２の伝送信号が伝送される。

この場合、第１及び第２の受信信号を受信したシリアライザ／デシリアライザ１３０においては、同相受信信号Ｓ４からクロックＣが得られる。一方、シリアライザ／デシリアライザ１１２においては、差動受信信号Ｓ６から符号化データＤ’が得られる。このように、上記構成により双方向の信号伝送が実現される。

以上、本実施形態に係る携帯端末１００の機能構成について詳細に説明した。上記の構成例では、コモンモードチョークコイルやディファレンシャルモードチョークコイルを使用していないが、部品の大きさが許容されるのであれば、これらの部品を利用することはＥＭＩ等の観点から有効である。

また、上記の説明においては操作部１０６から表示部１０２に符号化データＤとクロックＣとを同時送信する例を示したが、同時送信するデータ又はクロックの組み合わせを変更することも可能である。以下、本実施形態に係る信号伝送方法について説明すると共に、当該信号伝送方法に適用可能な同時送信するデータ又はクロックの組み合わせ例についても紹介する。

［１−３：信号伝送方法］
以下、図５〜図８を参照しながら、本実施形態に係る信号伝送方法について具体的に説明する。なお、図中のグラフは、横軸が時間軸、縦軸が信号振幅を表す。

（１−３−１：ＡＭＩ符号＋１／８ＣＬＫ）
まず、図５を参照する。図５には、携帯端末１００において符号化データＤ及びクロックＣを伝送する際に生成される第１の伝送信号（加算信号）及び第２の伝送信号（減算信号）の信号波形、及び信号生成方法が示されている。

（ＡＭＩ符号）
図５の例において、符号化データＤは、あるデータをＡＭＩ符号に符号化して得られたものである。ＡＭＩ符号は、データ０を符号０で表現し、データ１を符号＋Ａ又は−Ａ（Ａは任意の正数）で表現することにより得られる。但し、符号＋Ａと符号−Ａとは交互に繰り返される。例えば、符号＋Ａでデータ１が表現された後、再びデータ１が現れた場合、そのデータ１は符号−Ａで表現される。このように、符号＋Ａ、−Ａがトグルで反転するため、ＡＭＩ符号は、ＤＣ成分を含まない符号となる。

（信号波形）
符号化データＤは、例えば、図５（Ｘ）のように、３値（１，０，−１）の振幅レベルをとる信号波形で表現される。一方、クロックＣの波形は、図５（Ｙ）のように表現される。但し、図５（Ｙ）に示したクロックＣの波形は、符号化データＤの伝送速度の１／８に相当する周波数を持ち、符号化データＤの半分の振幅を持つものである。符号化データＤは差動伝送されるが、クロックＣは同相伝送される。同相伝送は、差動伝送に比べてノイズに弱い。そこで、ノイズの影響を受けにくくするため、図５の例に示すように、クロックＣの周波数を低く（例えば、１／８）設定することが好ましい。但し、この場合には、シリアライザ／デシリアライザ１３０においてビットクロックを得るために、ＰＬＬを用いてクロックＣを逓倍することが必要になる。

（伝送方法：送信側）
まず、符号化データＤは、反転器２３２に入力されて反転され、加算器２３４に入力される。加算器２３４には、クロックＣも入力される。そして、加算器２３４により、反転された符号化データＤと、クロックＣとが加算され、減算データ（Ｓ２＝−Ｄ＋Ｃ）が生成される。また、符号化データＤは、加算器２３６に入力される。加算器２３６には、クロックＣも入力される。そして、加算器２３６により、符号化データＤとクロックＣとが加算され、加算データ（Ｓ１＝Ｄ＋Ｃ）が生成される。加算データＳ１の波形は図５に例示した４値の加算信号のようになり、減算データＳ２の波形は図５に例示した４値の減算信号のようになる。そして、これらの波形を持つ伝送信号が受信側へと伝送される。

（伝送方法：受信側）
まず、加算信号から減算信号を減算することにより、図５（Ｘ）と同じ形状で振幅が２倍の波形が得られる。この減算処理は、シリアライザ／デシリアライザ１３０の差動レシーバ２１０において行われる。また、加算信号と減算信号とを加算することにより、図５（Ｙ）と同じ形状で振幅が２倍の波形が得られる。この加算処理は、シリアライザ／デシリアライザ１３０の加算器２１６において行われる。なお、これらの波形から符号化データＤ、及びクロックＣが復元される。

このように、差動伝送と同相伝送とを組み合わせて、ＡＭＩ符号データと１／８クロックとを同時に伝送することができる。

（１−３−２：ＡＭＩ符号＋１／２ＣＬＫ）
次に、図６を参照する。図６には、携帯端末１００において符号化データＤ及びクロックＣを伝送する際に生成される第１の伝送信号（加算信号）及び第２の伝送信号（減算信号）の信号波形、及び信号生成方法が示されている。

（信号波形）
図６の例において、符号化データＤは、信号処理部２０２によりデータをＡＭＩ符号に符号化して得られたものである。従って、図６（Ｘ）は、図５（Ｘ）と同じ波形である。一方、図６（Ｙ）に示したクロックＣの波形は、符号化データＤの伝送速度の１／２に相当する周波数を持ち、符号化データＤの半分の振幅を持つものである。符号化データＤの半分の伝送速度に相当する周波数のクロックＣを用いると、その両エッジを利用してＰＬＬ無しに符号化データＤの復号を行うことができる。そのため、シリアライザ／デシリアライザ１３０においてＰＬＬによりクロックＣを逓倍する必要が無くなる。

（伝送方法：送信側）
まず、符号化データＤは、反転器２３２に入力されて反転され、加算器２３４に入力される。加算器２３４には、クロックＣも入力される。そして、加算器２３４により、反転された符号化データＤと、クロックＣとが加算され、減算データ（Ｓ２＝−Ｄ＋Ｃ）が生成される。また、符号化データＤは、加算器２３６に入力される。加算器２３６には、クロックＣも入力される。そして、加算器２３６により、符号化データＤとクロックＣとが加算され、加算データ（Ｓ１＝Ｄ＋Ｃ）が生成される。加算データＳ１の波形は図６に例示した４値の加算信号のようになり、減算データＳ２の波形は図６に例示した４値の減算信号のようになる。そして、これらの波形を持つ伝送信号が受信側へと伝送される。

（伝送方法：受信側）
まず、加算信号から減算信号を減算することにより、図６（Ｘ）と同じ形状で振幅が２倍の波形が得られる。この減算処理は、シリアライザ／デシリアライザ１３０の差動レシーバ２１０において行われる。また、加算信号と減算信号とを加算することにより、図６（Ｙ）と同じ形状で振幅が２倍の波形が得られる。この加算処理は、シリアライザ／デシリアライザ１３０の加算器２１６において行われる。なお、これらの波形から符号化データＤ、及びクロックＣが復元される。

このように、差動伝送と同相伝送とを組み合わせて、ＡＭＩ符号データと１／２クロックとを同時に伝送することができる。

（１−３−３：ＡＭＩ符号＋マンチェスター符号）
次に、図７を参照する。図７の例は、差動伝送と同相伝送とを組み合わせて２つの異なる符号化データを伝送する方法に関する。図７には、携帯端末１００においてＡＭＩ符号化データＤ及びマンチェスター符号化データＣに基づいて生成される第１の伝送信号（加算信号）及び第２の伝送信号（減算信号）の信号波形及び信号生成方法が示されている。

（信号波形）
図７の例において、ＡＭＩ符号化データＤは、信号処理部２０２によりデータをＡＭＩ符号に符号化して得られたものである。従って、図７（Ｘ）は、図５（Ｘ）と同じ波形である。一方、マンチェスター符号化データＣは、信号処理部２０２によりデータをマンチェスター符号に符号化して得られたものである。マンチェスター符号は、データ０を符号１０で表現し、データ１を符号０１で表現することにより得られる。そのため、マンチェスター符号は、ＡＭＩ符号と同様にＤＣ成分を持たない。

図７の例では、ＡＭＩ符号化により得られたＡＭＩ符号化データＤと、マンチェスター符号化により得られたマンチェスター符号化データＣとが同じビットクロックに設定されている。しかし、マンチェスター符号は、１ビットのデータが２ビットの符号で表現されるため、ＡＭＩ符号の半分の伝送速度になる。図７の例では、ビットクロックを再生するためのクロックがシリアライザ／デシリアライザ１３０に伝送されない。そのため、シリアライザ／デシリアライザ１３０では、ＰＬＬを用いてＡＭＩ符号化データＤ又はマンチェスター符号化データＣからビットクロックを再生する必要がある。

（伝送方法：送信側）
図７の例では、ＡＭＩ符号化データＤが差動伝送される。そのため、ＡＭＩ符号化データＤは、反転器２３２に入力されて反転され、加算器２３４に入力される。加算器２３４には、マンチェスター符号化データＣも入力される。そして、加算器２３４により、反転されたＡＭＩ符号化データＤと、マンチェスター符号化データＣとが加算され、減算データ（Ｓ２＝−Ｄ＋Ｃ）が生成される。

また、ＡＭＩ符号化データＤは、加算器２３６に入力される。加算器２３６には、マンチェスター符号化データＣも入力される。そして、加算器２３６により、ＡＭＩ符号化データＤとマンチェスター符号化データＣとが加算され、加算データ（Ｓ１＝Ｄ＋Ｃ）が生成される。加算データＳ１の波形は図７に例示した４値の加算信号のようになり、減算データＳ２の波形は図７に例示した４値の減算信号のようになる。そして、これらの波形を持つ伝送信号が受信側へと伝送される。

（伝送方法：受信側）
まず、加算信号から減算信号を減算することにより、図７（Ｘ）と同じ形状で振幅が２倍の波形が得られる。この減算処理は、シリアライザ／デシリアライザ１３０の差動レシーバ２１０において行われる。また、加算信号と減算信号とを加算することにより、図７（Ｙ）と同じ形状で振幅が２倍の波形が得られる。この加算処理は、シリアライザ／デシリアライザ１３０の加算器２１６において行われる。なお、これらの波形からＡＭＩ符号化データＤ、及びマンチェスター符号化データＣが復元される。

このように、差動伝送と同相伝送とを組み合わせて、ＡＭＩ符号化データＤとマンチェスター符号化データＣとを同時に伝送することができる。

（１−３−４：ＡＭＩ符号＋多値符号（マンチェスター符号＋１／８ＣＬＫ））
次に、図８を参照する。図８の例は、差動伝送と同相伝送とを組み合わせて２つの異なる符号化データ（ＡＭＩ符号化データ、マンチェスター符号化データ）及びクロックを同時に伝送する方法に関する。但し、クロックは、マンチェスター符号化データにエッジを揃えて同期加算することで得られる多値符号化データの形で伝送されるものとする。

図８には、携帯端末１００においてＡＭＩ符号化データＤ及び多値符号化データＣを伝送する際に生成される第１の伝送信号（加算信号）及び第２の伝送信号（減算信号）の信号波形、及び信号生成方法が示されている。

（信号波形）
図８の例において、ＡＭＩ符号化データＤは、信号処理部２０２によりデータをＡＭＩ符号に符号化して得られたものである。従って、図８（Ｘ）は、図５（Ｘ）と同じ波形である。一方、多値符号化データＣは、信号処理部２０２により、データをマンチェスター符号に符号化し、得られたマンチェスター符号化データにエッジを揃えてクロックを同期加算することにより得られたものである。互いにＤＣ成分を持たないマンチェスター符号とクロックとを同期加算したものであるから、多値符号化データは、ＡＭＩ符号化データと同様にＤＣ成分を持たない。

図８（Ｙ）に示すように、多値符号化データＣの波形は、例えば、振幅１．５、０．５、−０．５、−１．５の４値をとる。これは一種のＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調した符号である。また、多値符号化データＣの波形は、ビットレートの半分の周期で振幅がゼロクロスする。そのため、コンパレータを用いて多値符号化データＣの振幅がゼロクロスするタイミングを検出することにより、シリアライザ／デシリアライザ１３０においてＰＬＬを用いずにクロックを抽出することができる。但し、図８の例では、多値符号化データＣに含まれるクロックの周波数がＡＭＩ符号化データＤの伝送速度の１／８に相当するものであるため、ビットクロックを再生するためにＰＬＬを利用して、抽出したクロックを逓倍する必要がある。

（伝送方法：送信側）
図８の例では、ＡＭＩ符号化データＤは差動伝送される。そのため、ＡＭＩ符号化データＤは、反転器２３２に入力されて反転され、加算器２３４に入力される。加算器２３４には、多値符号化データＣも入力される。そして、加算器２３４により、反転されたＡＭＩ符号化データＤと、多値符号化データＣとが加算され、減算データ（Ｓ２＝−Ｄ＋Ｃ）が生成される。

また、ＡＭＩ符号化データＤは、加算器２３６に入力される。加算器２３６には、多値符号化データＣも入力される。そして、加算器２３６により、ＡＭＩ符号化データＤと多値符号化データＣとが加算され、加算データ（Ｓ１＝Ｄ＋Ｃ）が生成される。加算データＳ１の波形は図８に例示した４値の加算信号のようになり、減算データＳ２の波形は図８に例示した４値の減算信号のようになる。そして、これらの波形を持つ伝送信号が受信側へと伝送される。

（伝送方法：受信側）
まず、加算信号から減算信号を減算することにより、図８（Ｘ）と同じ形状で振幅が２倍の波形が得られる。この減算処理は、シリアライザ／デシリアライザ１３０の差動レシーバ２１０において行われる。また、加算信号と減算信号とを加算することにより、図８（Ｙ）と同じ形状で振幅が２倍の波形が得られる。この加算処理は、シリアライザ／デシリアライザ１３０の加算器２１６において行われる。なお、これらの波形からＡＭＩ符号化データＤ、及び多値符号化データＣが復元される。さらに、多値符号化データＣから、マンチェスター符号化データ及びクロックが復元される。

このように、差動伝送と同相伝送とを組み合わせて、ＡＭＩ符号化データ、マンチェスター符号化データ、及びクロックを同時に伝送することができる。

以上、本実施形態に係る信号伝送方法について説明した。ここでは説明の都合上、ＡＭＩ符号、マンチェスター符号、１／２クロック、１／８クロックの組み合わせを例に挙げたが、上記の信号伝送方法には、ＤＣフリー特性を有する他の符号も利用可能である。

他の符号としては、例えば、ＣＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）符号やパーシャル・レスポンス符号（ＰＲ（１，−１）、ＰＲ（１，０，−１）、ＰＲ（１，０，…，−１）等）等、ＤＣフリー特性を有する任意の符号を利用することも考えられる。また、クロックの周波数も適宜変形することが可能である。なお、これらの変形についても当然に本実施形態の技術的範囲に含まれる。

［１−４：（変形例）アナログ加算方式］
ここまでの説明では２つのデータ（又はクロック）Ｄ、Ｃの波形を信号処理部２０２でデジタル的に合成することが想定されていた。しかし、アナログ的に２つの信号を合成するように構成されていてもよい。そこで、図９を参照しながら、信号波形のアナログ合成に関する携帯端末１００の変形例について説明する。図９は、本実施形態の一変形例に係るシリアライザ／デシリアライザ１１２の一部構成を示す説明図である。

図９に示すように、送信動作に関する構成要素として、シリアライザ／デシリアライザ１１２は、主に、信号処理部２４０と、差動ドライバ２４２と、同相ドライバ２４４、２４６と、コンデンサＣ１、Ｃ２と、バイパスコンデンサＣ３と、チョークコイルＬ１、Ｌ２とを有する。なお、ここでは同相データＣと差動データＤとを合成して伝送する構成を例に挙げて説明する。但し、図５〜図８に示したように合成対象の組み合わせを適宜変更することは可能である。

図４の例とは異なり、信号処理部２４０は、差動データＤを差動ドライバ２４２に入力し、同相データＣを同相ドライバ２４４、２４６に入力する。差動データＤが入力されると、差動ドライバ２４２は、差動データＤに基づいて逆位相を持つ第１及び第２の伝送信号を生成する。例えば、第１の伝送信号は＋Ｄに相当し、第２の伝送信号は−Ｄに相当する。また、同相ドライバ２４４、２４６は、それぞれ同相データＣに基づいて第３及び第４の伝送信号を生成する。第３及び第４の伝送信号は＋Ｃに相当する。

差動ドライバ２４２から出力された第１の伝送信号と、同相ドライバ２４６から出力された第４の伝送信号とは伝送路において重畳され、加算信号（Ｄ＋Ｃ）が生成される。生成された加算信号は、コンデンサＣ１によりＤＣ成分がカットされた後、チョークコイルＬ１により高周波成分がカットされた直流電源Ｖｄｄに重畳されて伝送される。

同様に、差動ドライバ２４２から出力された第２の伝送信号と、同相ドライバ２４４から出力された第３の伝送信号とは伝送路において重畳され、減算信号（−Ｄ＋Ｃ）が生成される。生成された減算信号は、コンデンサＣ２によりＤＣ成分がカットされた後、チョークコイルＬ２により高周波成分がカットされた直流電源Ｖｄｄに重畳されて伝送される。

このように、同相伝送される信号と、差動伝送される信号とをアナログ的に合成することも可能である。但し、アナログ的に合成する場合には、差動ドライバ２４２、同相ドライバ２４４、２４６の出力インピーダンスや配線の引き回し等に配慮する必要がある。

以上、本実施形態に係る信号伝送方法について詳細に説明した。上記の通り、本実施形態に係る信号伝送方法は、２本の同軸ケーブル（又は、２芯の同軸ケーブル又はシールドされた２芯のフレキシブルケーブル１本）を利用して、電源は同相、２つのＤＣフリー特性を持つ信号は差動及び同相の加算で同時に伝送するというものである。

この信号伝送方法を適用することにより、２本の同軸ケーブルを用いて電源供給と片方向の独立２チャンネル同時伝送とを実現することが可能になる。その結果、携帯電話等の電子機器に設けられたヒンジ部分の配線数を大幅に削減することが可能となる。

また、クロックを同相伝送することで、１本の同軸ケーブルで伝送されるクロックの振幅を半減することが可能になり、クロックに起因して伝送信号の周波数スペクトラム（図１０を参照）に現れる線スペクトルの高さが抑制される。その結果、ＥＭＩ等による通信電波への影響を抑制することが可能になる。なお、図１０に示した周波数スペクトラムは、図５に示したＤ＋Ｃ又は−Ｄ＋Ｃに対応するものである。

＜２：第２実施形態＞
次に、本発明の第２実施形態について説明する。本実施形態は、２本の同軸ケーブルを利用して双方向の全二重伝送を実現する技術に関する。なお、２本の同軸ケーブルに代えて、２芯の同軸ケーブル又はシールドされた２芯のフレキシブルケーブル１本を利用することも可能である。但し、以下の説明においては、説明の都合上、２本の同軸ケーブルを利用するケースを例に挙げる。

［２−１：携帯端末３００の機能構成］
図１１を参照しながら、本実施形態に係る携帯端末３００の機能構成について説明する。図１１は、本実施形態に係る携帯端末３００の機能構成例を示す説明図である。但し、図１１には、携帯端末３００に搭載されるシリアライザ／デシリアライザ（ＳＥＲＤＥＳ（＃１）、ＳＥＲＤＥＳ（＃２））の機能構成のみが記載されており、その他の構成要素については記載が省略されている。また、ＳＥＲＤＥＳ（＃１）、ＳＥＲＤＥＳ（＃２）は、２本の同軸ケーブルにて接続されている。

（ＳＥＲＤＥＳ（＃１）の構成）
図１１に示すように、ＳＥＲＤＥＳ（＃１）には、信号処理部３０２（＃１）、差動ドライバ３０４、同相レシーバ３１４、３１６、加算器３１８、コンデンサＣ１、Ｃ２、バイパスコンデンサＣ３、チョークコイルＬ１、Ｌ２が設けられている。

（ＳＥＲＤＥＳ（＃２）の構成）
一方、ＳＥＲＤＥＳ（＃２）には、差動レシーバ３０６、信号処理部３０８（＃２）、同相ドライバ３１０、３１２、コンデンサＣ４、Ｃ５、バイパスコンデンサＣ６、チョークコイルＬ３、Ｌ４が設けられている。

（動作）
ＳＥＲＤＥＳ（＃１）からＳＥＲＤＥＳ（＃２）へはデータ又はクロックが差動伝送される。まず、信号処理部３０２からデータ又はクロック（以下、差動データ）Ｓ１０が差動ドライバ３０４に入力され、差動信号が生成される。差動信号は、コンデンサＣ１、Ｃ２にてＤＣ成分がカットされ、チョークコイルＬ１、Ｌ２により高周波成分がカットされた直流電源Ｖｄｄに重畳される。そして、直流電源Ｖｄｄが重畳された差動信号は、同軸ケーブルを通じてＳＥＲＤＥＳ（＃２）に伝送される。

ＳＥＲＤＥＳ（＃２）に伝送されると、直流電源Ｖｄｄに重畳された差動信号は、チョークコイルＬ３、Ｌ４により高周波成分がカットされて直流電源Ｖｄｄ’が分離されると共に、コンデンサＣ４、Ｃ５によりＤＣ成分がカットされて差動信号が分離される。分離された直流電源Ｖｄｄ’は、ＳＥＲＤＥＳ（＃２）の側にある各構成要素の駆動電源として利用される。

一方、分離された差動信号は、差動レシーバ３０６に入力され、差動データＳ１０の波形が復元される。但し、差動レシーバ３０６により復元される波形は、差動データＳ１０の２倍の振幅を有する波形Ｓ１１となる。この波形Ｓ１１は信号処理部３０８に入力され、元の差動データＳ１０が復元される。

一方、ＳＥＲＤＥＳ（＃２）からＳＥＲＤＥＳ（＃１）へはデータが同相伝送される。まず、信号処理部３０８からデータ（以下、同相データ）Ｓ１２が同相ドライバ３１０、３１２に入力され、同相信号が生成される。同相信号は、コンデンサＣ４、Ｃ５にてＤＣ成分がカットされ、伝送路にてＳＥＲＤＥＳ（＃１）から供給される直流電源Ｖｄｄに重畳される。そして、直流電源Ｖｄｄが重畳された同相信号は、同軸ケーブルを通じてＳＥＲＤＥＳ（＃１）に伝送される。

直流電源Ｖｄｄが重畳された同相信号は、コンデンサＣ１、Ｃ２にてＤＣ成分がカットされた後、同相レシーバ３１４，３１６に入力される。さらに、同相レシーバ３１４、３１６で受信された同相信号は、加算器３１８に入力されて加算され、信号Ｓ１３として信号処理部３０２に入力される。なお、信号Ｓ１３は、同相データＳ１２の波形が持つ振幅の２倍の振幅となる。そして、この信号Ｓ１３に基づいて信号処理部３０８は、同相データを復元する。

このように、ＳＥＲＤＥＳ（＃１）からＳＥＲＤＥＳ（＃２）へのデータ伝送を差動で行い、ＳＥＲＤＥＳ（＃２）からＳＥＲＤＥＳ（＃１）へのデータ伝送を同相で行うことにより、伝送路において同相信号と差動信号とが重畳されても、差動レシーバ３０６による減算、及び加算器３１８による加算により両者が容易に分離される。そのため、上記のようにして同相伝送及び差動伝送を組み合わせることにより、全二重伝送を実現することができる。

なお、この方法は、ＳＥＲＤＥＳ（＃１）からクロックを伝送し、ＳＥＲＤＥＳ（＃２）から、そのクロックに同期したデータを伝送する場合や、ＳＥＲＤＥＳ（＃１）から高速データを伝送し、ＳＥＲＤＥＳ（＃２）から低速データを同時に伝送する場合等に有効である。

＜３：まとめ＞
最後に、本発明の第１実施形態に係る技術内容について簡単に纏める。ここで述べる技術内容は、例えば、ＰＣ、携帯電話、携帯ゲーム機、携帯情報端末、情報家電、カーナビゲーションシステム等、種々の情報処理装置に対して適用することができる。特に、ヒンジ部分を通じたデータ伝送が求められる電子機器に対して好適に用いられる。

上記の情報処理装置の機能構成は次のように表現することができる。当該情報処理装置は、次のような第１及び第２のモジュールを有する。また、第１及び第２のモジュールは、第１及び第２の伝送路により電気的に接続されている。

そして、第１のモジュールは、クロックにデータ信号を加算して加算信号を生成する信号加算部と、前記クロックから前記データ信号を減算して減算信号を生成する信号減算部と、第１の伝送路を通じて前記加算信号を伝送する第１信号伝送部と、第２の伝送路を通じて前記減算信号を伝送する第２信号伝送部と、を有する。

さらに、第２のモジュールは、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記データ信号の成分を抽出するデータ成分抽出部と、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロックの成分を抽出するクロック成分抽出部と、を有する。

このような構成にすることで、クロックを同相伝送し、データ信号を差動伝送することができる。また、クロックとデータ信号とを同時に伝送することが可能になる。さらに、２つの伝送路を用いてクロックを伝送することが可能になるため、１つの伝送路を通るクロックに振幅を半分に低減させることができる。その結果、非常に高い周波数のクロックを伝送したとしても、クロックに起因して発生するＥＭＩ等の影響が小さくなる。

このように、ＥＭＩ等による制約が緩和されるため、高ビットレートのデータ信号を伝送する際にも、そのデータ信号が持つ伝送速度の１／２程度の周波数を持つクロックを同時に伝送することが可能になる。このような高周波数のクロックを同時に伝送することが可能になると、受信側において、そのクロックの両エッジを用いてデータ信号から元のデータを復号することができるようになり、受信側にＰＬＬ等の回路を設けずに済むようになる。その結果、ＰＬＬ等の回路を設けずに済む分だけ回路規模や消費電力を低減することができる。

（備考）
上記のシリアライザ／デシリアライザ１１２は、第１のモジュールの一例である。上記のシリアライザ／デシリアライザ１３０は、第２のモジュールの一例である。上記の信号処理部２０２は、信号加算部、信号減算部の一例である。上記の同相ドライバ２０４は、第１信号伝送部の一例である。上記の同相ドライバ２０６は、第２信号伝送部の一例である。上記の差動レシーバ２１０、信号処理部２２２は、データ成分抽出部の一例である。

上記の同相レシーバ２１２、２１４、加算器２１６、信号処理部２２２は、クロック成分抽出部の一例である。上記のシリアライザ／デシリアライザ１１２は、電源重畳部の一例である。上記のシリアライザ／デシリアライザ１３０は、電源分離部の一例である。上記のハイパスフィルタ２１８は、低域遮断濾波器の一例である。上記の信号処理部２０２は、データ符号化部、同期加算部の一例である。

上記の差動ドライバ２２０は、第３及び第４信号伝送部の一例である。上記の差動レシーバ２０８は、データ成分抽出部の一例である。上記の信号処理部２２２は、データ符号化部の一例である。上記の同軸ケーブル１２０は、第１及び第２の伝送路の一例である。上記のベースバンドプロセッサ１１０は、演算処理部の一例である。上記の液晶部１３２は、表示部の一例である。上記の差動レシーバ２１０は、第１データ成分抽出部の一例である。上記の同相レシーバ２１２、２１４、加算器２１６は、第２データ成分抽出部の一例である。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

１００ 携帯端末
１０２ 表示部
１０４ 接続部
１０６ 操作部
１１０ ベースバンドプロセッサ
１１２、１３０ シリアライザ／デシリアライザ
１２０ 同軸ケーブル
１３２ 液晶部
１３４ カメラ
１３６ センサ
２０２、２２２ 信号処理部
２０４、２０６ 同相ドライバ
２０８、２１０ 差動レシーバ
２１２、２１４ 同相レシーバ
２１６ 加算器
２１８ ハイパスフィルタ
２２０ 差動ドライバ
２３２ 反転器
２３４、２３６ 加算器
２４０ 信号処理部
２４２ 差動ドライバ
２４４、２４６ 同相ドライバ
３００ 携帯端末
３０２、３０８ 信号処理部
３０４ 差動ドライバ
３０６ 差動レシーバ
３１０、３１２ 同相ドライバ
３１４、３１６ 同相レシーバ
３１８ 加算器
Ｃ１、Ｃ２、Ｃ４、Ｃ５ コンデンサ
Ｃ３、Ｃ６ バイパスコンデンサ
Ｌ１、Ｌ２、Ｌ３、Ｌ４ チョークコイル
Ｖｄｄ、Ｖｄｄ’ 直流電源

Claims (14)

1. クロックにデータ信号を加算して加算信号を生成する信号加算部と、
   前記クロックから前記データ信号を減算して減算信号を生成する信号減算部と、
   第１の伝送路を通じて前記加算信号を伝送する第１信号伝送部と、
   第２の伝送路を通じて前記減算信号を伝送する第２信号伝送部と、
   を有する、第１のモジュールと、
   前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記データ信号の成分を抽出するデータ成分抽出部と、
   前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロックの成分を抽出するクロック成分抽出部と、
   を有する、第２のモジュールと、
   を備える、情報処理装置。
2. 前記第１のモジュールは、前記信号加算部にて生成された加算信号、及び前記信号減算部にて生成された減算信号に対して直流電源を重畳する電源重畳部をさらに有し、
   前記第１信号伝送部は、前記電源重畳部にて直流電源が重畳された加算信号を前記第１の伝送路を通じて伝送し、
   前記第２信号伝送部は、前記電源重畳部にて直流電源が重畳された減算信号を前記第２の伝送路を通じて伝送し、
   前記第２のモジュールは、前記第１の伝送路を通じて受信した信号から直流電源と前記加算信号とを分離し、前記第２の伝送路を通じて受信した信号から直流電源と前記減算信号とを分離する電源分離部をさらに有する、請求項１に記載の情報処理装置。
3. 前記第２のモジュールは、前記クロック成分抽出部にて抽出されたクロックの成分から低域成分を除去するための低域遮断濾波器をさらに有する、請求項２に記載の情報処理装置。
4. 前記第１のモジュールは、直流成分を持たない符号にデータを符号化して前記データ信号を生成するデータ符号化部をさらに有する、請求項３に記載の情報処理装置。
5. 前記第１のモジュールは、第１のデータ信号に前記クロックを同期加算してクロック加算信号を生成する同期加算部をさらに有し、
   前記信号加算部は、前記同期加算部にて生成されたクロック加算信号に第２のデータ信号を加算して加算信号を生成し、
   前記信号減算部は、前記同期加算部にて生成されたクロック加算信号から前記第２のデータ信号を減算して減算信号を生成し、
   前記データ成分抽出部は、前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記第２のデータ信号の成分を抽出し、
   前記クロック成分抽出部は、前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロック加算信号の成分を抽出すると共に、当該クロック加算信号の成分が持つ極性反転周期に基づいて前記クロックの成分を抽出する、請求項１に記載の情報処理装置。
6. 前記第２のモジュールは、
   前記第１の伝送路を通じてデータ信号を伝送する第３信号伝送部と、
   前記第２の伝送路を通じて前記データ信号を伝送する第４信号伝送部と、
   をさらに有し、
   前記第３及び第４信号伝送部により前記データ信号が伝送される場合、
   前記第１信号伝送部は、前記第１の伝送路を通じて前記クロックを伝送し、
   前記第２信号伝送部は、前記第２の伝送路を通じて前記クロックの反転信号を伝送し、
   前記第１のモジュールは、前記第１の伝送路を通じて受信した信号に前記第２の伝送路を通じて受信した信号を加算して前記データ信号の成分を抽出するデータ成分抽出部をさらに有する、請求項１に記載の情報処理装置。
7. 前記第２のモジュールは、直流成分を持たない符号にデータを符号化して前記データ信号を生成するデータ符号化部をさらに有する、請求項６に記載の情報処理装置。
8. 前記信号加算部は、デジタル領域で前記クロックに前記データ信号を加算し、
   前記信号減算部は、デジタル領域で前記クロックに前記データ信号を減算する、請求項１に記載の情報処理装置。
9. 前記信号加算部は、アナログ領域で前記クロックに前記データ信号を加算し、
   前記信号減算部は、アナログ領域で前記クロックに前記データ信号を減算する、請求項１に記載の情報処理装置。
10. 前記第１及び第２の伝送路は、２本の同軸ケーブル、２芯の同軸ケーブル１本、又はシールドされた２芯のフレキシブルケーブル１本により構成される、請求項１に記載の情報処理装置。
11. 前記第１のモジュールは、少なくとも表示データを出力する演算処理部をさらに有し、
    前記第２のモジュールは、入力された表示データを表示する表示部をさらに有し、
    前記信号加算部は、前記演算処理部から出力された表示データのデータ信号を前記クロックに加算して加算信号を生成し、
    前記信号減算部は、前記演算処理部から出力された表示データのデータ信号を前記クロックから減算して減算信号を生成し、
    前記データ成分抽出部は、前記表示データのデータ信号の成分を抽出し、当該データ信号の成分から再生された前記表示データを前記表示部に入力する、請求項１に記載の情報処理装置。
12. 第１のデータ信号に第２のデータ信号を加算して加算信号を生成する信号加算部と、
    前記第１のデータ信号から前記第２のデータ信号を減算して減算信号を生成する信号減算部と、
    第１の伝送路を通じて前記加算信号を伝送する第１信号伝送部と、
    第２の伝送路を通じて前記減算信号を伝送する第２信号伝送部と、
    を有する、第１のモジュールと、
    前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記第１のデータ信号の成分を抽出する第１データ成分抽出部と、
    前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記第２のデータ信号の成分を抽出する第２データ成分抽出部と、
    を有する、第２のモジュールと、
    を備える、情報処理装置。
13. クロックにデータ信号を加算して加算信号を生成する信号加算ステップと、
    前記クロックから前記データ信号を減算して減算信号を生成する信号減算ステップと、
    第１の伝送路を通じて前記加算信号を伝送する第１信号伝送ステップと、
    第２の伝送路を通じて前記減算信号を伝送する第２信号伝送ステップと、
    前記第１及び第２信号伝送ステップで伝送された前記加算信号及び前記減算信号を前記第１及び第２の伝送路を通じて受信する信号受信ステップと、
    前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記データ信号の成分を抽出するデータ成分抽出ステップと、
    前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記クロックの成分を抽出するクロック成分抽出ステップと、
    を含む、信号伝送方法。
14. 第１のデータ信号に第２のデータ信号を加算して加算信号を生成する信号加算ステップと、
    前記第１のデータ信号から前記第２のデータ信号を減算して減算信号を生成する信号減算ステップと、
    第１の伝送路を通じて前記加算信号を伝送する第１信号伝送ステップと、
    第２の伝送路を通じて前記減算信号を伝送する第２信号伝送ステップと、
    前記第１及び第２信号伝送ステップで伝送された前記加算信号及び前記減算信号を前記第１及び第２の伝送路を通じて受信する信号受信ステップと、
    前記第１の伝送路を通じて受信した加算信号から前記第２の伝送路を通じて受信した減算信号を減算して前記第１のデータ信号の成分を抽出する第１データ成分抽出ステップと、
    前記第１の伝送路を通じて受信した加算信号に前記第２の伝送路を通じて受信した減算信号を加算して前記第２のデータ信号の成分を抽出する第２データ成分抽出ステップと、
    を含む、信号伝送方法。