JP2014524697A5

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Publication number: JP2014524697A5
Application number: JP2014525313A
Authority: JP
Filing date: 2012-08-16
Publication date: 2015-10-08
Anticipated expiration: 2032-08-16

Claims

シングルエンド論理レベルベースのデータ信号およびクロック信号と、
特に、コモンモードベースの、差動データ信号およびクロック信号との両方を、
少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための回路装置（Ａ）であって、特に、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で完全同期の状態に達したときに、または前記状態に達した直後に、少なくとも１つの初期化シーケンス（Ｔ_{ＨＳ−ＳＹＮＣ}）を前記共通信号ストリーム（ＳＩ）に挿入することができる回路装置。
前記受信装置（Ｅ）は、前記初期化シーケンス（Ｔ_{ＨＳ−ＳＹＮＣ}）が挿入されるまで、前記送信装置（Ｓ）内に存在する前記データ信号およびクロック信号を、前記受信装置（Ｅ）の少なくとも１つの出力部（ＡＥ）に流し始めないことを特徴とする請求項１に記載の回路装置。
前記送信装置（Ｓ）は、
前記データ信号およびクロック信号のための少なくとも１つの入力部（ＥＳ）と、
前記入力部（ＥＳ）の下流の、前記データ信号およびクロック信号を受け取るための少なくとも１つの送信インタフェースロジック（ＬＳ）と、
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのシリアライザ（ＳＥ）と、
前記シリアライザ（ＳＥ）の上流で、前記送信インタフェースロジック（ＬＳ）のクロックモジュール（ＣＳ）の下流に設けられた、少なくとも１つの基準クロックを生成するための少なくとも１つのクロック発振器（ＰＳ）、特に、位相ロックループ、例えば、クロックマルチプライヤユニットと、
前記シリアライザ（ＳＥ）の下流の少なくとも１つの出力ドライバ（ＡＴ）と、
前記出力ドライバ（ＡＴ）の下流の、前記共通信号ストリーム（ＳＩ）を前記受信装置（Ｅ）へ送信するための少なくとも１つの出力部（ＡＳ）と、
を備えることを特徴とする請求項１または２に記載の回路装置。
前記シリアライザ（ＳＥ）は、
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）のための、前記受信装置（Ｅ）で認識可能な少なくとも１つのフレームを生成するための少なくとも１つのフレーマ（ＦＲ）と、
前記フレーマ（ＦＲ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのマルチプレクサ（ＭＵ）と、
を備えることを特徴とする請求項３に記載の回路装置。
前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）との両方を、前記フレーマ（ＦＲ）に印加することができること、および、前記フレーマは、少なくとも１つの符号器（ＫＯ）を用いて、具体的には、少なくとも１つの５ｂ／６ｂ符号器ブロックを用いて、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）のストリームに埋め込むことを特徴とする請求項４に記載の回路装置。
前記受信装置（Ｅ）は、
前記送信装置（Ｓ）によって送信された共通信号ストリーム（ＳＩ）のための少なくとも１つの入力部（ＥＥ）と、
前記共通信号ストリーム（ＳＩ）を受け取るための少なくとも１つの入力増幅器（ＥＶ）と、
前記データ信号およびクロック信号を前記共通信号ストリーム（ＳＩ）から復元するための少なくとも１つのクロックおよびデータリカバリユニット（ＣＤ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、少なくとも１つの受信インタフェースロジック（ＬＥ）の少なくとも１つのクロックモジュール（ＣＥ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための、および前記再並列化されたデータ信号を前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデシリアライザ（ＤＳ）と、
前記受信インタフェースロジック（ＬＥ）の下流の、前記データ信号およびクロック信
号のための少なくとも１つの出力部（ＡＥ）と、
を備えることを特徴とする請求項１〜５の少なくとも一項に記載の回路装置。
前記デシリアライザ（ＤＳ）は、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための少なくとも１つのデマルチプレクサ（ＤＭ）と、
前記デマルチプレクサ（ＤＭ）の下流の、前記再並列化されたデータ信号を、前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデフレーマ（ＤＦ）と、
を備えることを特徴とする請求項６に記載の回路装置。
前記デフレーマ（ＤＦ）は、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、少なくとも１つの復号器（ＤＫ）を用いて、具体的には、少なくとも１つの６ｂ／５ｂ復号器ブロックを用いて、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と分けて、前記再並列化されたデータ信号を、それぞれのデータライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）に割り当てることを特徴とする請求項７に記載の回路装置。
前記共通信号ストリーム（ＳＩ）は、
少なくとも１つの光学媒体（ＯＭ）を介して、具体的には、少なくとも１つの光導波路を介して、例えば、少なくとも１つのガラス繊維および／または少なくとも１つのプラスチック繊維を介して、および／または
少なくとも１つの電気的またはガルバニックを介して、具体的には、１ビット幅のリンク（ＧＡ）を介して、特に、少なくとも１つの銅線を介しておよび／または例えば、少なくとも１つのプリント回路基板上に配置された少なくとも１つの電気的ラインを介して、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で転送可能であることを特徴とする請求項１〜８の少なくとも一項に記載の回路装置。
前記電気的またはガルバニックなリンク（ＧＡ）は、
前記受信装置（Ｅ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記送信装置（Ｓ）内の、特に、少なくとも１つの論理モジュール（ＧＳ）が備えられた少なくとも１つのスイッチ（ＷＳ）に、および
前記送信装置（Ｓ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記受信装置（Ｅ）内の、特に、少なくとも１つの論理モジュール（ＧＥ）が備えられた少なくとも１つのスイッチ（ＷＥ）に、割り当てたことを特徴とする請求項９に記載の回路装置。
シングルエンド論理レベルベースのデータ信号およびクロック信号と、
特に、コモンモードベースの、差動データ信号およびクロック信号との両方を、
少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための方法であって、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で同期、特に、完全同期の状態に達したときに、または前記状態に達した直後に、少なくとも１つの初期化シーケンス（Ｔ_{ＨＳ−ＳＹＮＣ}）が前記共通信号ストリーム（ＳＩ）に挿入される方法。
前記初期化シーケンス（Ｔ_{ＨＳ−ＳＹＮＣ}）は、局所的に合成されることを特徴とする請求項１１に記載の方法。
前記受信装置（Ｅ）は、前記初期化シーケンス（Ｔ_{ＨＳ−ＳＹＮＣ}）が挿入されるまで、前記送信装置（Ｓ）内に存在する前記データ信号およびクロック信号を、前記受信装置（Ｅ）の少なくとも１つの出力部（ＡＥ）に流し始めないことを特徴とする請求項１１または１２に記載の方法。
前記送信装置（Ｓ）は、それ自体を前記基準クロックと同期させ、および
前記受信装置（Ｅ）は、それ自体を前記共通信号ストリーム（ＳＩ）のデータ転送速度と、および前記共通信号ストリーム（ＳＩ）の前記フレームの少なくとも１つの位置と同期させることを特徴とする請求項１１〜１３の少なくとも一項に記載の方法。