RU2014109917A - Архитектура расширения оптической памяти - Google Patents

Архитектура расширения оптической памяти Download PDF

Info

Publication number
RU2014109917A
RU2014109917A RU2014109917/08A RU2014109917A RU2014109917A RU 2014109917 A RU2014109917 A RU 2014109917A RU 2014109917/08 A RU2014109917/08 A RU 2014109917/08A RU 2014109917 A RU2014109917 A RU 2014109917A RU 2014109917 A RU2014109917 A RU 2014109917A
Authority
RU
Russia
Prior art keywords
data
protocol
intermediate circuit
circuit
electrical
Prior art date
Application number
RU2014109917/08A
Other languages
English (en)
Other versions
RU2603553C2 (ru
Inventor
Цзяньпин Джейн СЮЙ
Дональд ФОУ
Венкатраман АЙЕР
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2014109917A publication Critical patent/RU2014109917A/ru
Application granted granted Critical
Publication of RU2603553C2 publication Critical patent/RU2603553C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/42—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically- coupled or feedback-coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Optical Communication System (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)

Abstract

1. Система, содержащая:первую электрическую логическую схему на первом кристалле для передачи данных в соответствии с протоколом взаимного межточечного соединения для пакетной передачи данных в соответствии с полной скоростью передачи данных;первую промежуточную схему, соединенную для приема данных от первой электрической логической схемы, причем первая промежуточная схема выполнена с возможностью преобразования данных в оптический формат, предназначенный для передачи со скоростью по меньшей мере в два раза большей полной скорости передачи данных;вторую промежуточную схему, соединенную для приема данных в оптическом формате от первой промежуточной схемы, причем вторая промежуточная схема выполнена с возможностью преобразования данных в электрический формат, соответствующий протоколу взаимного межточечного соединения для пакетной передачи данных; ивторую электрическую логическую схему на втором кристалле, соединенную для приема данных от первой электрической логической схемы.2. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных включает в себя протокол мониторинга.3. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных выполнен с возможностью управления когерентностью кэша с использованием протокола обратной записи.4. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных согласуется с протоколами взамных соединений по скоростному каналу (QPI).5. Устройство по п. 1, в котором протокол межточечного соединения для пакетной передачи данных выполнен с возм

Claims (38)

1. Система, содержащая:
первую электрическую логическую схему на первом кристалле для передачи данных в соответствии с протоколом взаимного межточечного соединения для пакетной передачи данных в соответствии с полной скоростью передачи данных;
первую промежуточную схему, соединенную для приема данных от первой электрической логической схемы, причем первая промежуточная схема выполнена с возможностью преобразования данных в оптический формат, предназначенный для передачи со скоростью по меньшей мере в два раза большей полной скорости передачи данных;
вторую промежуточную схему, соединенную для приема данных в оптическом формате от первой промежуточной схемы, причем вторая промежуточная схема выполнена с возможностью преобразования данных в электрический формат, соответствующий протоколу взаимного межточечного соединения для пакетной передачи данных; и
вторую электрическую логическую схему на втором кристалле, соединенную для приема данных от первой электрической логической схемы.
2. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных включает в себя протокол мониторинга.
3. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных выполнен с возможностью управления когерентностью кэша с использованием протокола обратной записи.
4. Устройство по п. 1, в котором протокол взаимного межточечного соединения для пакетной передачи данных согласуется с протоколами взамных соединений по скоростному каналу (QPI).
5. Устройство по п. 1, в котором протокол межточечного соединения для пакетной передачи данных выполнен с возможностью использования встроенного сигнала тактовой частоты.
6. Устройство по п. 1, в котором первая промежуточная схема и вторая промежуточная схема выполнены с возможностью обеспечивать функционирование оптической линии связи со скоростью передачи данных, соответствующей полной скорости передачи данных, во время инициализации линий связи между первой электрической логической схемой и второй электрической логической схемой.
7. Устройство по п. 1, в котором первая электрическая логическая схема содержит ядро обработки, а вторая электрическая логическая схема содержит запоминающее устройство.
8. Устройство по п. 1, дополнительно содержащее:
третью промежуточную схему, соединенную для приема данных от второй электрической логической схемы, причем третья промежуточная схема выполнена с возможностью преобразования данных в оптический формат, предназначенный для передачи со скоростью по меньшей мере в два раза большей полной скорости передачи данных;
четвертую промежуточную схему, соединенную для приема данных в оптическом формате от третьей промежуточной схемы, причем четвертая промежуточная схема выполнена с возможностью преобразования данных в электрический формат, согласующийся с протоколом взаимного межточечного соединения с пакетной передачей данных, и соединена для подачи электрических данных в первую электрическую логическую схему.
9. Устройство по п. 8, в котором каждая из первой промежуточной схемы и третьей промежуточной схемы выполнена с возможностью мультиплексировать М линий данных в N линий, взаимодействующих с модулем электро-оптического преобразования для выполнения электро-оптического преобразования по N линиям.
10. Устройство по п. 8, в котором каждая из второй промежуточной схемы и четвертой промежуточной схемы выполнена с возможностью принимать N линий данных от модуля оптико-электрического преобразования для выполнения оптико-электрического преобразования по N линиям данных, причем каждая из второй промежуточной схемы и четвертой промежуточной схемы выполнена с возможностью демультиплексировать N линий данных в М линий данных.
11. Устройство по п. 9, в котором М равно 20, а N равно 10.
12. Устройство по п. 8, дополнительно содержащее дополнительные оптические линии для передачи сигналов боковой полосы пропускания.
13. Устройство по п. 12, в котором сигналы боковой полосы пропускания кодированы.
14. Устройство по п. 1, дополнительно содержащее конечный автомат оптического сигнала.
15. Устройство по п. 14, в котором оптический конечный автомат выполнен с возможностью управления состояниями питания и переходами между состояниями питания.
16. Устройство по п. 14, в котором оптический конечный автомат выполнен с возможностью управления оптическими обучающими последовательностями.
17. Устройство по п. 1, в котором первая промежуточная схема и вторая промежуточная схема содержат схему восстановления синхронизации по меньшей мере с одним промежуточным контуром фазовой синхронизации (PLL) для тактовой частоты передачи.
18. Устройство по п. 1, дополнительно содержащее механизм для содействия операции медленного запуска в соответствии с взаимным соединением по скоростному каналу (QPI).
19. Устройство по п. 1, дополнительно содержащее одну или больее схем динамического регулирования усиления в сочетании со схемами цифрового входного каскада (DFE) для самостоятельной адаптации к принимаемым сигналам, при этом не требуется периодическое повторное обучение для выравнивания сигнала.
20. Интегральная схема, содержащая:
первую промежуточную схему, соединенную для приема данных от первой электрической логической схемы, причем первая электрическая логическая схема на первом кристалле выполнена с возможностью передачи данных в соответствии с протоколом взаимного межточечного соединения с пакетной передачей данных в соответствии с полной скоростью передачи данных, при этом первая промежуточная схема выполнена с возможностью преобразования данных в оптический формат для передачи со скоростью по меньшей мере вдвое большей полной скорости передачи данных.
21. Интегральная схема по п. 20, в которой первая промежуточная схема соединена для передачи оптических данных во вторую промежуточную схему, причем вторая промежуточная схема соединена для приема данных в оптическом формате от первой промежуточной схемы и выполнена с возможностью преобразования данных в электрический формат, согласующийся с протоколом взаимного межточечного соединения для пакетной передачи данных.
22. Интегральная схема по п. 20, в которой протокол взаимного межточечного соединения с пакетной передачей данных включает в себя протокол мониторинга.
23. Интегральная схема по п. 20, в которой протокол взаимного межточечного соединения с пакетной передачей выполнен с возможностью управления когерентностью кэша с использованием протокола обратной записи.
24. Интегральная схема по п. 20, в которой протокол взаимного межточечного соединения с пакетной передачей данных согласуется с протоколами взамных соединений по скоростному каналу (QPI).
25. Интегральная схема по п. 20, в которой протокол межточечного соединения для пакетной передачи данных выполнен с возможностью использования встроенного сигнала тактовой частоты.
26. Интегральная схема по п. 20, в которой первая промежуточная схема и вторая промежуточная схема выполнены с возможностью обеспечивать функционирования оптической линии связи между ними со скоростью передачи данных, соответствующей полной скорости передачи данных, во время инициализации линий связи между первой электрической логической схемой и второй электрической логической схемой.
27. Интегральная схема по п. 20, в которой первая электрическая логическая схема содержит ядро обработки, а вторая электрическая логическая схема содержит запоминающее устройство.
28. Интегральная схема по п.20, в которой первая промежуточная схема выполнена с возможностью мультиплексировать М линий данных на N линий, взаимодействующих с модулем электро-оптического преобразования для выполнения электро-оптического преобразование по N линиям.
29. Интегральная схема по п. 28, в которой вторая промежуточная схема выполнена с возможностью принимать N линий данных от модуля оптико-электрического преобразования для выполнения оптико-электрического преобразования по N линиям данных, причем вторая промежуточная схема выполнена с возможностью для демультиплексирования N линий данных в М линий данных.
30. Интегральная схема по п. 29, где М равно 20 и N равно 10.
31. Интегральная схема, содержащая:
первую промежуточную схему, соединенную для приема данных в оптическом формате от второй промежуточной схемы, причем первая промежуточная схема выполнена с возможностью преобразования данных в электрический формат, согласующийся с протоколом взаимного межточечного соединения для пакетной передачи данных; и
первую электрическую логическую схему на первом кристалле, соединенную для приема данных от удаленной первой электрической логической схемы.
32. Интегральная схема по п. 31, в которой удаленная электрическая логическая схема на втором кристалле выполнена с возможностью передачи данных в соответствии с протоколом взаимного межточечного соединения с пакетной передачей данных в соответствии с полной скоростью передачи данных; а
вторая промежуточная схема соединена для приема данных от первой электрической логической схемы, причем первая промежуточная схема выполнена с возможностью преобразования данных в оптический формат для передачи со скоростью по меньшей мере в два раза большей полной скорости передачи данных.
33. Интегральная схема по п. 31, в которой протокол взаимного межточечного соединения для пакетной передачи данных включает в себя протокол мониторинга.
34. Интегральная схема по п. 31, в которой протокол взаимного межточечного соединения для пакетной передачи данных выполнен с возможностью управления когерентностью кэша с использованием протокола обратной записи.
35. Интегральная схема по п. 31, в которой протокол взаимного межточечного соединения для пакетной передачи данных согласуется с протоколами скоростного канала взаимных соединений (QPI).
36. Интегральная схема по п. 31 в которой первая промежуточная схема и вторая промежуточная схема выполнены с возможностью обеспечивать функционирование оптической линии связи со скоростью передачи данных, соответствующей полной скорости передачи данных, во время инициализации линий связи между первой электрической логической схемой и второй электрической логической схемой.
37. Интегральная схема по п. 31, в которой первая электрическая логическая схема содержит запоминающее устройство.
38. Интегральная схема по п. 31, в которой вторая электрическая логическая схема содержит ядро обработки.
RU2014109917/08A 2013-03-15 2014-03-14 Архитектура расширения оптической памяти RU2603553C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/844,083 US20140281071A1 (en) 2013-03-15 2013-03-15 Optical memory extension architecture
US13/844,083 2013-03-15

Publications (2)

Publication Number Publication Date
RU2014109917A true RU2014109917A (ru) 2015-09-20
RU2603553C2 RU2603553C2 (ru) 2016-11-27

Family

ID=50630569

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014109917/08A RU2603553C2 (ru) 2013-03-15 2014-03-14 Архитектура расширения оптической памяти

Country Status (5)

Country Link
US (1) US20140281071A1 (ru)
EP (1) EP2778939A3 (ru)
KR (2) KR101574953B1 (ru)
CN (1) CN104064207A (ru)
RU (1) RU2603553C2 (ru)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9071624B2 (en) * 2009-05-13 2015-06-30 Dell Products L.P. System and method for providing accessibility for access controller storage media
US9001943B2 (en) * 2013-03-14 2015-04-07 Altera Corporation Digital equalizer adaptation using on-die instrument
WO2014185917A1 (en) * 2013-05-16 2014-11-20 Hewlett-Packard Development Company, L.P. Multi-mode agent
US9910484B2 (en) * 2013-11-26 2018-03-06 Intel Corporation Voltage regulator training
WO2015126429A1 (en) * 2014-02-24 2015-08-27 Hewlett-Packard Development Company, L.P. Repurposable buffers for target port processing of a data transfer
US9952987B2 (en) * 2014-11-25 2018-04-24 Intel Corporation Posted interrupt architecture
US9910809B2 (en) * 2014-12-19 2018-03-06 Intel Corporation High performance interconnect link state transitions
US10019388B2 (en) * 2015-04-28 2018-07-10 Liqid Inc. Enhanced initialization for data storage assemblies
US9515852B1 (en) * 2015-09-01 2016-12-06 Inphi Corporation Loss of signal detection on CDR
US10270628B1 (en) * 2016-05-06 2019-04-23 Inphi Corporation Method and system for calibrating equalizers
TWI615853B (zh) * 2016-05-18 2018-02-21 瑞昱半導體股份有限公司 記憶體裝置、記憶體控制器與其控制方法
US9965439B2 (en) * 2016-06-27 2018-05-08 Intel Corporation Low latency multi-protocol retimers
US11269563B2 (en) 2016-07-19 2022-03-08 R-Stor Inc. Method and apparatus for implementing high-speed connections for logical drives
US10901936B2 (en) * 2016-07-21 2021-01-26 International Business Machines Corporation Staged power on/off sequence at the I/O phy level in an interchip interface
KR102204355B1 (ko) * 2017-11-08 2021-01-18 한국전자기술연구원 심볼간 간섭이 최소화된 pam-4 수신기
CN109491942B (zh) 2018-09-26 2020-11-06 华为技术有限公司 一种复用电路及移动终端
US10498523B1 (en) * 2018-10-25 2019-12-03 Diodes Incorporated Multipath clock and data recovery
US11489657B1 (en) * 2021-10-20 2022-11-01 Diodes Incorporated Bit-level mode retimer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002689A (en) * 1996-11-22 1999-12-14 Sprint Communications Co. L.P. System and method for interfacing a local communication device
EP1503527A2 (en) * 2003-07-30 2005-02-02 Matsushita Electric Industrial Co., Ltd. Optical/electrical converting device and method
US20060045031A1 (en) * 2004-09-02 2006-03-02 International Business Machines Corporation Automatic hardware data link initialization using multiple state machines
US7483479B2 (en) * 2004-09-16 2009-01-27 Keyeye Communications Scaled signal processing elements for reduced filter tap noise
JP4417217B2 (ja) * 2004-09-30 2010-02-17 三菱電機株式会社 光送受信モジュール
US20080222351A1 (en) 2007-03-07 2008-09-11 Aprius Inc. High-speed optical connection between central processing unit and remotely located random access memory
US7701880B2 (en) * 2008-01-10 2010-04-20 International Business Machines Corporation Fibre channel link initialization
US8364042B2 (en) * 2009-06-12 2013-01-29 Kalpendu Shastri Optical interconnection arrangement for high speed, high density communication systems
US8417115B2 (en) * 2009-07-09 2013-04-09 Finisar Corporation Quantifying link quality in an optoelectronic module
US8375184B2 (en) 2009-11-30 2013-02-12 Intel Corporation Mirroring data between redundant storage controllers of a storage system
US8538278B2 (en) * 2010-02-09 2013-09-17 NEC Laboratorie America, Inc Superimposed training and digital filtering coherent optical receivers
KR20110097240A (ko) * 2010-02-25 2011-08-31 삼성전자주식회사 광 시리얼라이저, 광 디시리얼라이저, 및 이들을 포함하는 데이터 처리 시스템
US8761027B2 (en) * 2010-04-14 2014-06-24 Jdsu Deutschland Gmbh Method and system for ascertaining the mapping between virtual lanes and physical lanes in a multi-lane transceiver
US8751714B2 (en) * 2010-09-24 2014-06-10 Intel Corporation Implementing quickpath interconnect protocol over a PCIe interface
WO2012103712A1 (zh) * 2011-06-27 2012-08-09 华为技术有限公司 Cpu互联装置
KR101990856B1 (ko) * 2012-05-21 2019-06-19 삼성전자주식회사 광-연결 메모리 모듈을 포함하는 광 메모리 시스템 및 이를 포함하는 컴퓨팅 시스템
US8938164B2 (en) * 2012-09-28 2015-01-20 Intel Corporation Optical link auto-setting

Also Published As

Publication number Publication date
RU2603553C2 (ru) 2016-11-27
EP2778939A2 (en) 2014-09-17
KR20150059728A (ko) 2015-06-02
KR101574953B1 (ko) 2015-12-07
EP2778939A3 (en) 2015-08-26
CN104064207A (zh) 2014-09-24
KR20140113487A (ko) 2014-09-24
US20140281071A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
RU2014109917A (ru) Архитектура расширения оптической памяти
CN102726032B (zh) 用于串行及并行通信的混合接口
JP6433973B2 (ja) データシンボル遷移ベースのクロッキングを用いたマルチワイヤシングルエンドプッシュプルリンク
WO2015120149A1 (en) Increasing throughput on multi-wire and multi-lane interfaces
US20170019186A1 (en) Low-power mode signal bridge for optical media
CN104113740A (zh) 一种混合格式信号光纤传输装置
CN101707042B (zh) 用于单线级联数据通讯的编码和数据存储再生转发方法
JPWO2012049815A1 (ja) 送信回路、受信回路、送信方法、受信方法、通信システム及びその通信方法
CN104993982A (zh) 一种fpga芯片内置phy收发器功能的以太网实现系统
JP5365132B2 (ja) 直列信号の受信装置、直列伝送システム、直列伝送方法、直列信号の送信装置
CN113572486A (zh) 具有低速SerDes接口的发送器、接收器及其电路设计方法
JP2014524697A5 (ru)
TWI545501B (zh) 用於電子顯示器之顯示埠集中器、系統及方法
JP2006141017A (ja) 第１のシステムから第２のシステムへデータを受け渡すための同期装置
US8675798B1 (en) Systems, circuits, and methods for phase inversion
CN201910048U (zh) 一种lvds节点模块
TWI644218B (zh) 利用晶片內串聯器/解串聯器的控制器-實體層連接
US20090168918A1 (en) Differential signal modulating apparatus and method thereof
KR20160093434A (ko) 고속 통신을 위한 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템
JP6127759B2 (ja) 伝送回路および出力回路
CN114731167A (zh) 用于噪声降低的互补数据流
KR20090101053A (ko) 클록 정보와 함께 데이터를 전송하는 방법 및 장치
CN102411481B (zh) 一种基于并口打印数据的透明传输方法
US11663157B1 (en) Joint electron devices engineering council (JESD)204-to-peripheral component interconnect express (PCIe) interface
Kim et al. A high resolution Serializer and Deserializer architecture for mobile image sensor module

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180315