CN102726032B - 用于串行及并行通信的混合接口 - Google Patents

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Abstract

本发明的多个实施例总体上针对用于串行和并行通信的混合接口。一种方法的实施例包括：将用于向第二装置发送数据或者从其接收数据的第一装置初始化；将用于该第一装置的接口切换到用于并行接口的第一模式，该并行接口包括第一组多个插针；并且通过该第一组多个插针以该第一模式发送或接收并行数据。该方法进一步包括：将该第一装置的接口切换到用于串行接口的第二模式，该串行接口包括第二组多个插针，该第一组多个插针以及该第二组多个插针都包括一组重迭的插针；并且通过该第二组多个插针以该第二模式发送或接收串行数据。

Description

用于串行及并行通信的混合接口
技术领域
本发明的多个实施例总体上涉及数据通信的领域，并且更具体地涉及用于串行及并行通信的混合接口。
系统可以包括用于发送或接收串行数据的一个或多个串行接口。接口可以是从数据中恢复时钟信号的基于时钟数据恢复（CDR）的接口，例如包括提供数据的串行化和并行化转换的SERDES（串行器-串并转换器）接口。
由于CDR电路本身以及由于参考振荡器，如当需要高频时通常使用的倍频器PLL，串行接口可能消耗大量功率。为了降低功率消耗，常规的系统可以在某些情况中关闭这种接口。
然而，CDR和参考振荡器部件的启动延时也许是不可接受的并且可能在启动周期的过程中浪费功率。在器件的低功率模式中，通常以较低的频率来运行电路，但是当在接口中使用CDR部件时，这种低功率模式不会产生显著的功率节省。
图式简单说明
在附图的这些图例中通过举例而并非通过限制展示了本发明的多个实施例，其中类似的参考号表示类似的元件。
图1是基于CDR的串行接口的图示；
图2是并行接口的图示；
图3是展示了混合接口的实施例的框图；
图4是展示了混合接口的实施例中多个状态之间的转换的状态图；
图5是用于多个接口的实施例的I/O接口的图示；
图6是展示了混合串行-并行接口的实施例的框图；
图7是展示了混合接口过程的实施例的流程图；并且
图8是展示了混合接口过程的实施例的流程图。
发明内容
本发明的多个实施例总体上是针对一种用于串行和并行通信的混合接口。
在本发明的第一方面中，一种方法包括：将用于向第二装置发送数据或者从其接收数据的第一装置初始化，将用于该第一装置的接口切换到用于并行接口的第一模式，该并行接口包括第一组多个插针，并且通过该第一组多个插针以该第一模式发送或接收并行数据。该方法进一步包括：将该第一装置的接口切换到用于串行接口的第二模式，该串行接口包括第二组多个插针，该第一组多个插针以及该第二组多个插针都包括一组重迭的插针；并且通过该第二组多个插针以该第二模式发送或接收串行数据。
在本发明的第二方面中，一种装置包括：并行接口，该并行接口在第一组多个插针上具有多条并行通信线用于发送并行数据至第二装置或者从其接收并行数据；串行接口，该串行接口在第二组多个插针上具有多条串行通信线用于发送或接收串行数据，该第一组多个插针以及该第二组多个插针包括一组重迭的插针。该装置进一步包括模式逻辑电路以便在用于并行接口的第一模式以及用于串行接口的第二模式之间进行切换。
详细说明
本发明的多个实施例总体上是针对一种用于串行和并行通信的混合接口。
在一些实施例中，一种方法、装置、或系统提供了一种用于串行及并行通信的混合接口。
在一些实施例中，混合接口提供了在多个接口之间（如在CDR型串行接口与逐位并行接口之间）共用的多个插针。在一实现方式中，并行接口的运行速度明显低于串行接口，但是与串行接口相比，并行接口具有可忽视的启动延时，并且不使用CDR部件，因此节省了功率消耗。另外，并行接口可以在没有额外的参考振荡器部件的情况下运行，从而进一步节省了功率。在一些实施例中，通过消除CDR可能要求的逐位的串行化、成帧、以及编码（如8b/10b（将8位码元映射到10位码元）、17b/20b、或64b/66b编码）开销可以降低通信延时，这有利于并行通信方案。
在一些实施例中，将基于CDR的串行接口元件与逐位并行（同步/非同步）接口元件相结合以提供混合通信接口。在一些实施例中，在这两种接口模式之间动态地对通信进行切换。在一些实施例中，一过程、装置、或系统包括：在串行和并行接口之间共用的插针；以及用于混合接口的时钟控制，包括参考振荡器旁路定时。
在一些实施例中，可以利用混合接口来解决常规接口中的不良功率利用的问题。用于混合接口中的并行接口的电路可以使用更少的绝对功率（尽管就每位的功率而言功率不一定更小），因为CDR与参考振荡器电路是不工作的。在一些实施例中，消除用于通信的CDR部件可以进一步降低由串并转换导致的通信延时（帧大小×位速率）并且通过消除CDR同步所要求的编码方案来降低带宽开销。在一些实施例中，混合接口进一步对标准的同步接口（如存储器（DRAM、闪存等等））和串行外围接口（SPI）提供支持。在一些实施例中，因为较低的速度以及标准并行操作，对混合接口的一个实施例进行的测试可以被简化。在一些实施例中，时钟切换方法可以用于隐藏参考振荡器和CDR启动延时并且在低速通信过程中降低功率。如果多个接口是可用的，那么可以为装置或系统构造具有可接受的带宽和低延时的并行接口。
当必须高频时，基于时钟数据恢复（CDR）的接口（如SERDES接口）使用大量的功率，因为要对CDR电路本身进行供电并且对参考振荡器电路（如PLL倍频器）进行供电。当SERDES以高频运行时，以减少的插针量来获得良好功率利用是可能的，但在较低频时功率节省即减小。为了节省功率，通常关闭接口，但是这可能导致参考振荡器和CDR不可接受的启动延时（对于远小于1纳秒的位持续时间，其范围为数微秒），并且在启动周期过程中还耗费功率。以较低频率运行基于CDR的接口不会节省大量的功率。
CDR电路的作用是直接从单个位流中提取数据采样时钟。在频带外时钟不可用并且数据速率太快而不能有效地分布时钟来对数据进行采样的环境中，这种技术是重要的。如果独立的时钟和数据电路的发送时间不匹配，那么当在错误的时间对数据进行采样时会发生发送错误。这发生在由于电路介质中的光速的延迟使得这些单独电路的长度难以匹配时。
在某些优选实施例中，CDR操作典型地但并非唯一地是通过将独立的振荡器频率和相位锁定到脉码调制（PCM）或脉宽调制（PWM）位流中可用的转换上来实现的。这种振荡器产生了本地时钟，然后该本地时钟被用于对数据流进行采样，具体地是在没有转换可供用于识别在PCM情况中的时钟相位时。这种振荡器将会消耗大量的功率，并且每个位流通常会要求其自己的振荡器。在某些实施例中，这种CDR振荡器一般会采取锁相环（PLL）或延迟锁定环（DLL）的形式用于PCM数据，但并不限于这些实现方式。为了改进功率和可靠性，CDR振荡器可被称为另一振荡器，包括但不限于额外的PLL或DLL，这种振荡器以下将被称为“参考振荡器”。在一些实施例中，参考振荡器可以在多个CDR电路之间共用。
较低速的并行接口通常具有简单的发送器和接收器，使用如TTL（晶体管-晶体管逻辑）、处于不同电压的CMOS（互补金属氧化物半导体）、以及SSTL（残余连续终结逻辑）类型接口的标准。这些接口通常具有以下特性，即因为电容性电路特性，总功率与频率成比例地降低。通过降低电压摆幅还可以显著地降低功率，但是更低的电压或者要求电压参考（其精确度取决于电压摆幅的幅度）、或者要求使用更多插针的差分信号，这两者在低功率电路中是要避免的。这在高频时可能产生一种缺点，但是当频率较低时，功率可忽略不计并且取消了与高速串行接口相关联的CDR和参考振荡器功率，从而提供了具有降低带宽要求的良好替代方案。此外，通过绕过中间参考振荡器，可以随意地改变参考时钟来影响低延时性能-功率的折衷。
因为基于高速CDR的接口一般使用低电压或电流，而并行接口使用具有更高电压的简化信号策略，因此很有可能的是这两者的电特性将是不同的。在一些实施例中，混合接口允许共用一个或多个插针的串行接口和并行接口的不同电特性。
一些串行接口（如来自（移动行业处理器接口）联盟的M-PHY）支持一种低速模式，但是考虑主要使用单一接口、绝缘的（AC）电流或光学接口、以及可能不存在时钟连接。此外，串行接口的许多应用是单向的并且对延时是不敏感的。这些情况中的方法是要利用低速串行信令来节省一定功率，其中电气特性对于两种模式而言是相同的并且采用与高速模式相同的方式来处理帧，具有用于DC平衡以及串并转换（例如，8b10b）的转换编码。PWM信令在低速时降低CDR功率并且消除了参考振荡器部件，如PLL。当存在共用的时钟和同步的操作（例如，参考振荡器旁路）时，PCM模式得到支持并且使用最小的功率，但是数据保持为编码的、平衡的并且是串行传送的。
单一性接口支持、多个隔离的接口、以及不存在时钟电路的要求可能阻止一种共用并行接口的实现方式。单一接口（差分的或光学的）没有足够的连接来使并行接口可实现—该接口自己不能改善带宽或延时。多个电绝缘的连接要求DC平衡以避免传输介质的充电，这导致因并行接口不是DC平衡的而出现数据错误。另外，在没有时钟或数据选通的情况下，并行接口是无效的。用于以低频运行串行端口的延时是很高的。例如，在高速模式中对于在5GB/秒(5Gbit/sec)下的一个10位帧，由于串行化的延时是2ns。在低速串行模式中，在200MB/秒(200Mbit/sec)下相同的帧具有50ns的延时（对于许多现代应用，例如存储器访问，这是不可接受的）。在200MHz下对于并行接口的延时是5ns，快了10倍，但是需要8个电路（假设对于串行接口是8b/10b编码）来传送相同的数据。8个低速串行电路可以用于匹配该8并行电路数据速率，但是这不会改善延时。
图1是基于CDR的串行接口的图示。在这个图示中，基于CDR的串行接口的示例配备有共用的频率参考和多个参考振荡器以简化CDR设计。所发送的数据被转换编码以确保接收CDR具有锁定其振荡器所必需的信号边缘。
在这个图示中，串行发送器装置100与串行接收器装置150相耦合。串行发送器100包括：转换编码器110，用于接收用于发送的多个发送数据帧105，以及串行器115，用于将数据串行化以便通过与串行接收器150的连接件145的串行插针进行发送。串行发送器100和串行接收器150都接收频率参考信号195。该频率参考信号被提供给参考振荡器部件130以生成用于串行器115的时钟。频率参考信号195或参考振荡器130的输出被进一步提供给转换编码器110并且提供源时钟140。
串行接收器150包括串并转换器/CDR165以便并行化数据或者恢复时钟信号190。接收器150进一步包括转换编码器160来对数据进行解码并且按所恢复的时钟信号190进行时钟计时来产生所接收的数据帧155。频率参考信号195被提供给参考振荡器部件180以生成用于串并转换器/CDR部件165的时钟信号。
在图1中，原始的并行数据被提供给转换编码器110，该转换编码器用于确保足够的幅度转换以用于CDR的运行，然后该数据被传递到串行器115上来使用少于并行传输的插针在更高的速度上进行传输。在一些实现方式中，差分电流传输介质可以用来改进可靠性。然后，通过连接件145的串行插针接收的数据由CDR/串并转换器165r进行串并转换，并且通过转换解码器160进行馈送以再生原始的并行数据流。与原始的数据帧相比，在例如以由源时钟给出的原始数据速率十倍的速率发送的同时，这种电路的应用大大减少了插针数（在该示例中是4到1的减少）。
为了在这种高信号速率下节省功率，一般的做法是使用比简单数字接口（例如TTL或CMOS）更低的信号功率。这通常涉及电阻性端接的传输线，该传输线具有低电压（利用电压源或电流源）以便使由寄生电容导致的动态功率最小化。即使功率降低了，当应用差分信令时，在高速度时仍保持了信号完整性。
在一些实施例中，将基于CDR的串行接口部件与并行接口元件组合来形成混合接口。图2是并行接口的图示。在这个图示中，同步发送器200通过单端电流链路245耦合到同步接收器250上。发送器200接收发送数据205，该数据被提供给寄存器210用于传输。在这个图示中，发送器和接收器250共用频率参考295。对于发送器200，频率参考295用于产生共用时钟240，并且用于对寄存器210进行时钟计时以进行发送和用于生成数据选通248以对所发送的并行数据进行时钟计时。然后，接收器250通过链路245接收数据以便存储在寄存器265中。寄存器265与同步器260相耦合以产生所接收的数据255，其中同步器260由频率参考295进行时钟计时。
一些并行通信在没有特定的共用时间参考的情况下运行（非同步运行）并且例如利用依赖于信号的方法来确定有效数据的时刻。其他并行通信利用共用时间参考、或时钟脉冲（同步运行）来确定数据有效的时刻。在与介质中的光速相比传输频率相对较高的情况中，与数据同步的数据选通被用于预示当利用匹配传播跨过该接口的数据有效的时刻。利用与选通和数据相匹配的缓冲放大器以及匹配的电路长度可以实现这一点。如图2所示，示出了多个数据位并且这些数据位与数据选通248是同步的。当频率低时，数据选通248可能不是必需的。在寄存操作之后，同步器260还基于频率参考重新将所接收的数据的时间调整到共用时钟240上。
图3是展示了混合接口的实施例的框图。在这个图示中，第一装置（或发送器）310通过接口350被连接到第二装置（或接收器）360，其中该接口包括多条线或多个插针。在一些实施例中，每个装置包括混合接口，其中第一装置310包括并行接口314以及串行接口328（接收时钟信号326并且包括串行器330用于数据的串行化以进行传输），而第二装置360包括并行接口364以及串行接口378（接收包括串并转换器/CDR部件380以用于所接收的数据的并行化以及从所接收的数据中恢复时钟信号376）。在一些实施例中，每个装置310和360包括模式控制（对于该第一装置是318并且对于该第二装置是368），以确定该对应的装置是处于使用并行接口（314和364）进行并行操作的第一模式中还是处于使用串行接口（328和378）进行串行操作的第二模式中。在一些实施例中，第一装置310可以包括一个或多个多路转换器或其他切换元件316以便在并行接口314和串行接口328之间切换，并且第二装置360可以包括一个或多个多路转换器或其他切换元件366以便在并行接口364和串行接口378之间进行切换。
正如所示的，第一装置310的并行接口314可以获取数据312用于通过并行接口314进行并行传输，该传输通过第二装置360的并行接口364来接收以提供所接收的数据362。另外，第一装置310的串行接口328可以获取数据324用于通过串行接口328进行串行传输，该传输通过第二装置360的串行接口378来接收以提供所接收的数据374。
第一装置310和第二装置360各自包括参考振荡器（322和372），这可以通过倍频锁相环来实施，并且这可以由提供控制信号或寄存器的逻辑（320和370）来控制。在一些实施例中，启用参考振荡器（322和372）以便与串行接口（328和378）一起使用。当启用并行接口314和364时，取决于实施例，可以启用或禁用参考振荡器。在一些实施例中，第一装置310和第二装置360可以共用参考信号354，包括在第一装置310的参考振荡器322和第二装置360的参考振荡器372之间共用此类参考信号354。
在一些实施例中，第一和第二装置各自使用这些装置之间的链路350中的多个插针，第一装置310使用了用于多条通信线的第一组多个插针，而第二装置360使用了用于多条通信线的第二组多个插针，其中这些装置共用该第一组和第二组多个插针中的一组重迭的插针。该链路可以包括用于传输选通352的一个或多个插针以便在第一模式中捕获数据。在一些实施例中，该组重迭的插针中的多个插针可以在第一模式及第二模式中以不同的方式加以利用，包括但不限于信号类型、信号电压、信号方向、以及单向或双向信号传输中的变化。
图4是展示了混合接口的实施例中多个状态之间的转换的状态图。在这个图示中，在400可以对系统初始化，然后在用于并行数据的第一模式410以及用于串行数据的第二模式460之间可以进行转换。在一些实施例中，在初始化时该系统可以预设为第一模式410，但并不是在所有实施例中都要求这样做。在其他的实施例中，系统可以预设为第二模式或两种模式都不预设。在运行中系统可以在第一模式410和第二模式460之间切换，第一模式410提供较低功率的运行，而第二模式提供较高速的运行。
在这个图示中，多个第一模式设置420可以包括将模式设置切换到并行422、以及CDR设置424（它对于第一模式中的并行传输可以被禁用）和参考振荡器设置（取决于实现方式，它可以被启用或被禁用）。另外，与第二模式460相比，该系统可以例如使用更低速数据传送430。在一些实施例中，可以确定数据传输的方向432、以及信令的类型434（包括例如具有某个值的电压或电流信号）和可能使用的数据选通436以进行数据的时钟计时。多种第二模式设置470可以包括将模式设置切换到串行472、以及启用CDR（如果被禁用）474并且启用参考振荡器（如果被禁用）476。另外，与第一模式410相比，系统可以例如使用高速数据传送480。在一些实施例中，可以确定数据传输的方向482以及信令的类型484（包括例如具有某个值的电压或电流信号）。
图5是用于多个接口的实施例的I/O接口的图示。在图5中示出的这些接口电路可以与并行接口一起使用，并且可以在混合接口的实施例中实现用于并行操作。例如，接口502（非同步缓冲器）、504（非同步输入端）和506（非同步双向缓冲器）是未寄存的接口，它们可以与多个数据选通一起使用。接口508（寄存器）是使用了共用时钟的通用寄存输出端。接口514（寄存输入端）是与508相同的接口但是额外地示出了数据选通的传输。接口510和512展示了在频率足够低而使数据选通变得不必要的情况下与共用的参考时钟同步的多个接收器。平行于510和512，516和518展示了多个源时钟计时的接收器。在这些示例中，未示出可任选的同步器，包含该同步器取决于接收器上功能电路的时钟关系。图506、512和518展示了这些接口的双向版本。所示出的同步部件用于单数据速率通信—双数据速率被相似地处理。所有展示的接口以及其他接口都可以由装置的实施例中的并行部件来支持。
图6是展示混合串行-并行接口的实施例的框图。为了简化图示，从左（发送器600）到右（接收器650）示出了串行通信，但是这些所示出的装置各自可以包括发送器与接收器两者。此外，在图6中未示出转换编码，将这种编码省略以便改进图示的可读性。发送器600和接收器650通过用于接口645的链路相连接。在这个图示中，提供了差分接口，其中这种接口通常用在高速电流接口中以减少噪音排放、遮罩噪音进入、并且在低功率的低电压下提供良好的信号接收。此外，该差分接口使用于串行传输的线路数目加倍，因此为并行模式提供了两倍的并行电路。在一些实施例中，发送器和接收器可以各自接收模式信号（640和690）以选择并行接口模式或串行接口模式。
在图6中，用于发送器600的串行接口包括一个或多个串行器615用于发送帧610的串行化。并行接口包括用于传输数据620的I/OIF模块630，这些模块可以包括图5中展示的子电路以及多个同步器。这些元件已经被封装在对应的模块中以改进可读性，但是实施例并不限于所示形式的部件。类似地，接收器包括串行接口，该串行接口包括串并转换器/CDR部件665以产生多个接收帧660以及来自所接收的数据的恢复时钟662。并行接口包括用于接收数据670的多个I/OIF模块680，这些模块可以包括图5中展示的多个子电路以及多个同步器。
在一些实施例中，发送器600和接收器650各自包括参考振荡器，分别是625和675。参考振荡器625和675可以包括但不限于PLL器件或DLL器件。在一些实施例中，参考振荡器625或675的输出分别提供给用于发送器600的每个串行器615或者用于接收器650的每个串并转换器/CDR665。在一些实施例中，由参考振荡器控制信号626和676来启用或禁用该参考振荡器，并且该参考振荡器提供了参考振荡器运行/待命信号627和677以表明该参考振荡器的状态。另外，每个串并转换器CDR可以接收CDR控制信号663以控制CDR的运行，并且可以产生CDR待命信号664以表明CDR的状态。
在一些实施例中，公共频率参考695被用于装置的多个串行发送器、串行接收器、以及并行接口。然而，不是所有的实施例都要求这种公共频率参考。例如，这种频率参考被用在希望有更少的部件和插针的低功率系统和低成本系统中。在多个串行部件之间不要求共用的参考，因为时钟可以完全从接收器处的数据中得出。在一些实施例中，并行接口相位与频率是独立于串行接口来使用的，并因此可以使用独立的参考。在一些实施例中，将多个数据选通或多种信号关系用于表明并行接收器处的有效数据，因此参考是不必要的。然而，为了简化实施例的说明，将讨论简化为公共频率参考的情况。图6涉及的实施例包括在使用共用时钟的环境中进行时钟管理，这些共用时钟包括利用频率参考来提供的共用时钟635和685。
图6所示的实施例中多个串行接口可供用于这些实施例之间的接口连接645，因此提供了更宽的并行接口（在此图示中是4位）。实施例并不限于任何具体数目的接口。例如，4条串行链路将允许用于多个并行电路的8位连接，并且当要共用多个差分串行接口时，8条串行链路将允许用于多个并行电路的16位连接。
在一些实施例中，发送器600包括多个多路转换器或其他切换器605用于在串行和并行模式之间进行切换，并且接收器650包括多个多路转换器或其他切换器655用于在串行和并行模式之间进行切换。存在多种方法来产生或选择此类切换器，并且这些切换器并未在此进行展示或讨论。在一些实施例中，假设存在对于并行和串行通信所需要的不同的电气要求，对这些切换器仔细地进行控制以防止将不适当的信号施加到接口上。在一些实施例中，多路转换器控制还管理流动方向与串行数据方向相反的并行数据，或与单向串行传输相对照要改变方向（双向）的并行数据。在一些实施例中，以尽可能小的延时来进行控制以提供高性能以及降低的功耗。
在具体示例中，插针可以在串行模式中以100mV与50Ω的端接器一起工作，而在并行模式中以1.2V工作。为了从串行模式切换到并行模式，需要禁用串行发送器并且需要将该端接器去除。否则，插针可能被双重驱动，从而至少导致数据错误并有可能损坏发送器。接通端接器的情况下，电路可能需要消耗其预期功率的100倍以上的功率（0.2mW对29mW），从而可能导致损坏。串行接收器可能对这种高电压敏感并且可能也被损坏。
在一些实施例中，时钟控制用于节省功率并将串行模式和并行模式之间的延时最小化。在一些实施例中，可以在多个模式之间共用参考时钟以节省插针和系统时钟功率，并且可以在仍处于并行模式操作的同时启动PLL部件以避免在为串行操作作准备时浪费功率。
图7和图8提供了展示了混合接口过程的多个实施例的流程图。在图7中，混合串行-并行接口可初始化为将串行发送器关闭、串行接收器断开连接、参考振荡器（如PLL或DLL部件）关闭、并行发送器关闭、并且并行接收器断开连接702。该过程可以对并行接口进行初始化，但这对于该过程的多个实施例而言不是必需的。在一些实施例中，连接并行接收器704并开启并行发送器706。在一些实施例中，并行模式可以是立即可用的并且可以在切换到串行模式的过程中保持可用直到串行接口已准备就绪（例如直到参考振荡器已准备就绪）708。在图8中所示的时钟控制过程710在启动和停止串行通信的同时提供了功率和延时的折衷能力。然后，该过程提供了对模式控制信号的监测712。对模式控制信号进行测试714以确定并行通信是否继续或者是否请求了串行通信模式。在实际转换到串行模式的前，要求参考时钟正在工作并且稳定715。如果模式是并行的714，那么系统继续监测模式变化710-712。如果模式信号变为串行，则确定参考振荡器是否正在运行716。如果不是，则启动参考振荡器和CDR718（在一实施例中，CDR不能在没有其参考振荡器的情况下运行，并且因此如果参考振荡器停止了，CDR就必须停止）。参考振荡器的启动后，确定参考振荡器是否已准备就绪720并且确定CDR是否已准备就绪722。
当参考振荡器和CDR已准备就绪时，关闭并行发送器并且并行接收器断开连接724。在等待并行断开连接726后，连接串行接收器728（例如为该器件启用端接）并开启串行发送器730。在732，串行接口进行准备（例如，包括锁定CDR）。然后，该过程提供了对模式控制信号的监测734。如果模式保持为串行，则该过程继续对模式进行监测。如果模式变为并行，则可以等待完成当前的帧或数据包738，随后关闭串行发送器并将串行接收器断开连接740。在等待串行断开连接742后，该过程返回到连接并行接收器704。
图8提供了展示一些实施例中的时钟控制的流程图。在这个图示中，读取参考振荡器控制信号802。如果存在参考振荡器停止条件804，则停止参考振荡器和CDR806。如果不存在参考振荡器启动条件808，则结束控制过程。如果存在参考振荡器启动条件808，则启动参考振荡器（如果并非已经启动）810。如果相关的装置不包括串行接收器812，则完成控制过程。如果该装置包括串行接收器，则由该过程提供CDR控制信号814，随后确定是否存在CDR停止条件816（如果是，则停止CDR818）并且是否存在CDR启动条件820（如果是，并且如果CDR并非已经停止则将其停止822），并完成时钟控制过程。
在一些实施例中，基本上可以使用两个信号来控制该混合接口：模式控制和参考振荡器控制。尽管存在表示这些控制的其他方式，但这提供了一种用于说明该过程的方法。这些控制可以利用外部插针来明确地进行控制，利用可编程寄存器来明确地进行控制（该可编程寄存器可以使用接口上的数据传送来进行控制），或者由通信控制（链路）状态机器间接地进行控制。
至于多个控制选项，可以独立地实现参考振荡器控制而不是在请求串行通信时开启参考振荡器。当串行通信终止时参考振荡器可以自动停止。然而，在一些串行接口体系结构中，通过禁用串行端口并且使参考振荡器仍然运行，仍然可以节省一些功率。当在串行和并行模式之间快速切换时，保持参考振荡器在短时间内继续运行可能是有益的，因此证明独立的参考振荡器控制是合理的。
在一些实施例中，在初始化时可以将并行通信指定为预设模式。在一些实施例中，有可能为初始操作指定为“无模式”或串行模式。然而，如果一开始就选择了串行模式，则在参考振荡器启动时通信会被延迟。当不使用时，并行模式使用较小的功率并且可以立即开始运行，因此通过将并行接口选择为默认，不会产生任何损害。此外，可以立即并且有效地使用并行模式来设置任何串行接口参数，并且控制模式设置（如通过单个插针、可编程寄存器、或所导出的状态控制）。
为了便于说明图7和图8，初始化过程以所有接口处于禁用或关闭的状态而发生，以便使接口两侧的损害和启动功率最小化。在其他实施例中，使该接口以一个或其他状态初始化是可接受的。然而，在这种情况中，需要确保接口两侧的一致性以防止多个接口模式之间的不匹配。
在以上说明中，出于解释的目的，给出了很多具体细节来提供对本发明的透彻理解。然而，对本领域的熟练技术人员而言显然的是，可以没有这些具体细节中的一些来实施本发明。在其他情况中，以框图的形式展示了众所周知的结构和装置。在图示的多个部件之间可以有中间结构。在此说明或者展示的部件可以具有未展示或说明的额外输入或输出。这些所示的元件或者部件还能够以不同的排列或者顺序来安排，包括任意范围的重新排序或者范围大小的改变。
本发明可以包括多个不同的过程。本发明的这些过程可以由硬件部件来执行或者可嵌入多个计算机可读指令中，它们可以用来致使通用或专用的处理器或者用这些指令编程的多个逻辑电路来执行这些过程。可替代地，这些过程可以通过硬件和软件的组合来实施。
本发明的多个部分可以作为一种计算机程序产品来提供，它可以包括计算机可读介质，其上已经存储了计算机程序指令，它可以用来对计算机（或其他电子器件）进行编程以执行根据本发明的过程。这种计算机可读介质包括，但不限于，软盘、光盘、CD-ROM（只读光盘存储器）、以及磁光盘、ROM（只读存储器）、RAM（随机存取存储器）、EPROM（可擦除可编程只读存储器）、EEPROM（电可擦除可编程只读存储器）、磁或光卡、闪存、或者适用于存储电子指令的其他类型的介质/计算机可读介质。此外，本发明还可以作为计算机程序产品被下载，其中该程序可以从远程计算机传送至请求计算机上。
这些方法中很多都是以其最基本的形式进行说明的，但从任何该方法中都可以添加或者删除多个过程，并且从任意所述消息中都还可以添加或者减除信息，而不背离本发明的基本范围。对本领域的技术人员清楚的是可以做出很多进一步的修改与适配。这些具体的实施例并不用于限制本发明，而是为了解释本发明。
若文中提及元件“A”耦合到元件“B”上，则元件A可以直接地耦合至元件B，也可以通过例如元件C来间接地耦合。当本说明书提及部件、特征、结构、过程、或者特性A“导致”部件、特征、结构、过程、或者特性B时，它意味着“A”至少是“B”的部分原因，但是还可能存在至少一种其他的部件、特征、结构、过程、或者特性有助于导致“B”。若本说明书中指出“可以”、“也许”或“可能”包括部件、特征、结构、过程、或者特性，则该具体的部件、特征、结构、过程、或者特性并非必需被包括。若本说明书提及“一个/一种/一”元件时，这并不意味着只存在所说明的多个元件中的一个。
一个实施例是本发明的一种实现方式或者示例。本说明书提到的“一种实施例”、“一个实施例”、“一些实施例”、“一实施例”或者“其他实施例”是指与这些实施例相关说明的具体特征、结构、或者特性包括在至少某些实施例中，但不一定是所有实施例中。“一种实施例”、“一个实施例”、“一实施例”或者“一些实施例”等不一定均指同一批实施例。应当理解，在本发明的示例性实施例的以上说明中，本发明的不同特征有时在一个单一实施例、图示、或其说明中共同构成一组，其目的是使本揭露流畅并帮助理解一个或多个不同的发明方面。

Claims (63)

1.一种使用用于串行及并行通信的混合接口的方法，包括：
将用于向第二装置发送数据或者从第二装置接收数据的第一装置初始化，所述第一装置包括参考振荡器电路；
最初将所述第一装置的接口启用为用于并行接口的第一模式，所述并行接口包括第一组多个插针；
通过所述第一组多个插针以所述第一模式发送并行数据到所述第二装置或从所述第二装置接收并行数据；
启用所述参考振荡器电路并以所述第二装置的串行接口的第二模式启用所述第一装置的接口，所述串行接口包括第二组多个插针，所述第一组多个插针以及所述第二组多个插针都包括一组重迭的插针；并且
通过所述第二组多个插针以所述第二模式发送串行数据到所述第二装置或从所述第二装置接收串行数据。
2.如权利要求1所述的方法，其特征在于，所述参考振荡器电路包括锁相环(PLL)或延迟锁定环(DLL)电路。
3.如权利要求1所述的方法，其特征在于，所述参考振荡器电路是独立于模式逻辑电路进行控制的。
4.如权利要求1所述的方法，其特征在于，所述参考振荡器电路在所述第一装置仍然处于所述第一模式时被启用。
5.如权利要求1所述的方法，其特征在于，进一步包括向所述参考振荡器电路提供信号或寄存器以便禁用所述参考振荡器电路，其中所述参考振荡器电路保持启用，除非接收到信号或设置来禁用所述参考振荡器电路。
6.如权利要求1所述的方法，其特征在于，进一步包括向所述参考振荡器电路提供信号或寄存器以便启用所述参考振荡器电路，其中当接收到信号或设置来启用所述参考振荡器电路时所述参考振荡器电路变为被启用。
7.如权利要求1所述的方法，其特征在于，进一步包括向所述参考振荡器电路提供信号或寄存器，所述信号或寄存器表明所述参考振荡器准备就绪进行通信。
8.如权利要求1所述的方法，其特征在于，将所述接口切换到所述第一模式包括禁用所述参考振荡器电路。
9.如权利要求1所述的方法，其特征在于，所述第一装置的参考振荡器电路以及所述第二装置的参考振荡器电路都以所述第二模式接收共用的参考时钟信号。
10.如权利要求9所述的方法，其特征在于，在所述第一模式中的数据是同步传送的。
11.如权利要求10所述的方法，其特征在于，所述参考时钟在所述第一模式中的数据同步与所述第二模式中的参考振荡器之间共用。
12.如权利要求11所述的方法，其特征在于，所述参考时钟的频率在所述第一模式以及所述第二模式中是相同的。
13.如权利要求1所述的方法，其特征在于，所述串行接口包括时钟数据恢复(CDR)电路。
14.如权利要求13所述的方法，其特征在于，所述CDR电路对于所述第二模式是启用的。
15.如权利要求13所述的方法，其特征在于，所述CDR电路在所述第一装置仍然处于所述第一模式时被启用。
16.如权利要求13所述的方法，其特征在于，进一步包括向所述CDR电路提供信号或寄存器以便禁用所述CDR电路，其中所述CDR电路保持启用，除非接收到信号或设置来禁用所述CDR电路。
17.如权利要求13所述的方法，其特征在于，进一步包括向所述CDR电路提供信号或寄存器以便启用所述CDR电路，其中当接收到信号或设置来启用所述CDR电路时所述CDR电路变为被启用的。
18.如权利要求13所述的方法，其特征在于，进一步包括向所述CDR电路提供信号或寄存器，所述信号或寄存器表明所述CDR电路准备就绪进行通信。
19.如权利要求13所述的方法，其特征在于，将所述接口切换到所述第一模式包括禁用所述CDR电路。
20.如权利要求1所述的方法，进一步包括发送或接收选通信号以捕获所述第一模式中的数据。
21.如权利要求20所述的方法，其特征在于，发送或接收所述选通信号包括在所述一组重迭的插针中的插针上发送或接收所述选通信号。
22.如权利要求1所述的方法，其特征在于，用于所述第一模式的信号以不同于所述第二模式中的信号的格式来发送。
23.如权利要求22所述的方法，其特征在于，所述第一模式中的第一信号以第一电势来发送，并且所述第二模式中的信号以第二电势来发送，所述第一电势与所述第二电势是不同的。
24.如权利要求22所述的方法，其特征在于，所述第一或者第二模式中的第一信号是作为电压信号来发送的，并且所述第一和第二模式中的剩余模式中的第二信号是作为电流信号来发送的。
25.如权利要求1所述的方法，其特征在于，进一步包括使用所述一组重迭的插针中的第一插针在第一方向上以所述第一模式来传送第一通信，并且使用所述一组重迭的插针中的所述第一插针在第二方向上传送第二通信，所述第二方向是与所述第一方向相反的方向。
26.如权利要求1所述的方法，其特征在于，进一步包括使用所述一组重迭的插针中的第一插针以所述第一模式中的双向通信来传送第一通信，并且使用所述一组重迭的插针中的所述第一插针以所述第二模式中的单向通信来传送第二通信。
27.如权利要求1所述的方法，其特征在于，进一步包括在第一速度上以所述第一模式来发送或接收数据，并且在第二速度上以所述第二模式来发送或接收数据，所述第二速度快于所述第一速度。
28.一种使用用于串行及并行通信的混合接口的装置，包括：
用于向第二装置发送数据或者从第二装置接收数据的接口，其中所述接口包括：
用于所述第二装置的并行接口的第一模式，所述并行接口包括第一组多个插针，用以向所述第二装置发送并行数据或从所述第二装置接收并行数据；
用于所述第二装置的串行接口的第二模式，所述串行接口包括第二组多个插针，用于以所述第二模式向所述第二装置发送串行数据或从所述第二装置接收串行数据，所述第一组多个插针以及所述第二组多个插针两者包括一组重迭的插针；以及
参考振荡器电路，其中对于所述第二模式，所述参考振荡器电路是启用的。
29.如权利要求28所述的装置，其特征在于，所述参考振荡器电路包括锁相环(PLL)或延迟锁定环(DLL)电路。
30.如权利要求28所述的装置，其特征在于，所述参考振荡器电路是独立于模式逻辑电路进行控制的。
31.如权利要求28所述的装置，其特征在于，进一步包括信号输入或寄存器以提供参考振荡器电路信号用于禁用所述参考振荡器circuit。
32.如权利要求31所述的装置，其特征在于，所述参考振荡器电路保持启用直到被所述参考振荡器电路信号或寄存器禁用。
33.如权利要求31所述的装置，其特征在于，所述参考振荡器部件在所述第一模式中是由所述参考振荡器电路信号或寄存器启用的。
34.如权利要求31所述的装置，其特征在于，进一步包括信号或寄存器，所述信号或寄存器表明所述参考振荡器电路准备就绪进行通信。
35.如权利要求31所述的装置，其特征在于，所述参考振荡器电路以及所述第二装置的参考振荡器电路在所述第二模式中都接收共用的参考时钟。
36.如权利要求35所述的装置，其特征在于，所述第一模式中的数据是同步传送的。
37.如权利要求36所述的装置，其特征在于，所述参考时钟在所述第一模式中的数据同步与所述第二模式中的参考振荡器参考之间是共用的。
38.如权利要求37所述的装置，其特征在于，所述参考时钟的频率在所述第一模式以及所述第二模式中是相同的。
39.如权利要求28所述的装置，其特征在于，所述串行接口包括时钟数据恢复(CDR)部件。
40.如权利要求39所述的装置，其特征在于，所述装置被配置为对于所述第二模式启用所述CDR部件。
41.如权利要求39所述的装置，其特征在于，所述装置被配置为对于所述第一模式禁用所述CDR部件。
42.如权利要求39所述的装置，其特征在于，所述CDR是独立于模式逻辑电路进行控制的。
43.如权利要求39所述的装置，其特征在于，进一步包括信号输入或寄存器以便提供CDR部件信号用于禁用所述CDR部件。
44.如权利要求43所述的装置，其特征在于，所述CDR部件保持启用直到被所述CDR部件信号或寄存器禁用。
45.如权利要求43所述的装置，其特征在于，所述CDR部件在所述第一模式中是由所述CDR部件信号或寄存器启用的。
46.如权利要求39所述的装置，其特征在于，进一步包括信号输出或寄存器以提供CDR部件信号，所述CDR部件信号表明所述CDR部件准备就绪进行通信。
47.如权利要求28所述的装置，其特征在于，所述装置被配置为在所述装置初始化时切换到所述第一模式或者所述第二模式。
48.如权利要求28所述的装置，其特征在于，进一步包括一个或多个多路转换器，模式逻辑电路切换所述一个或多个多路转换器用于所述第一模式以便启用所述第一组多个插针用于所述并行接口、或者切换所述一个或多个多路转换器用于所述第二模式以便启用所述第二组多个插针用于所述串行接口。
49.如权利要求28所述的装置，其特征在于，插针在所述第一或第二模式中作为发送器来运行，并且所述发送器的驱动器在切换到所述第一和第二模式中的剩余模式之前被禁用。
50.如权利要求28所述的装置，其特征在于，插针在所述第一或第二模式中作为接收器来运行，并且所述接收器在切换到所述第一和第二模式中的剩余模式之前被断开连接。
51.如权利要求28所述的装置，其特征在于，插针在所述第二模式中作为发送器或接收器来运行，并且到所述第一模式的切换被延迟直到完成串行数据传送。
52.如权利要求28所述的装置，其特征在于，所述一组重迭的插针中的第一插针在所述第一模式中接收或发送产生第一电势的信号、并且在所述第二模式中接收或发送产生第二电势的信号。
53.如权利要求52所述的装置，其特征在于，所述第一电势高于所述第二电势，并且所述装置进一步包括所述第二模式中的端接器部件。
54.如权利要求53所述的装置，其特征在于，所述装置被配置为在从所述第二模式切换到所述第一模式之前去除所述端接器部件。
55.如权利要求28所述的装置，其特征在于，进一步包括用于所述第一模式中的串行接口的每条线路的相位电路，其中连接到所述一组重迭的插针上的每个相位电路与在所述第二模式中没有相位关系的数据相重迭。
56.一种使用用于串行及并行通信的混合接口的设备，包括：
用于将用于向第二装置发送数据或者从第二装置接收数据第一装置初始化的装备，所述第一装置包括参考振荡器电路；
用于最初将所述第一装置的接口启用为用于并行接口的第一模式的装备，所述并行接口包括第一组多个插针；
用于通过所述第一组多个插针以所述第一模式发送并行数据到所述第二装置或从所述第二装置接收并行数据的装备；
用于启用所述参考振荡器电路并以与所述第二装置的串行接口的第二模式启用所述第一装置的接口的装备，所述串行接口包括第二组多个插针，所述第一组多个插针与所述第二组多个插针都包括一组重迭的插针；并且
用于通过所述第二组多个插针以所述第二模式发送串行数据所述第二装置或从所述第二装置接收串行数据的装备。
57.如权利要求56所述的设备，其特征在于，所述参考振荡器电路包括锁相环(PLL)或延迟锁定环(DLL)电路。
58.如权利要求56所述的设备，其特征在于，独立于模式逻辑电路对所述参考振荡器电路进行控制。
59.如权利要求56所述的设备，其特征在于，进一步包括
用于向所述参考振荡器电路提供信号或寄存器以便禁用所述参考振荡器电路的装备，其中所述参考振荡器电路保持启用，除非接收到信号或设置来禁用所述参考振荡器电路。
60.如权利要求56所述的设备，其特征在于，进一步包括
用于向所述参考振荡器电路提供信号或寄存器以便启用所述参考振荡器电路的装备，其中所述参考振荡器电路在接收到信号或设置来启用所述参考振荡器电路时变为被启用。
61.如权利要求56所述的设备，其特征在于，所述串行接口包括时钟数据恢复(CDR)电路。
62.如权利要求61所述的设备，其特征在于，进一步包括
用于向所述CDR电路提供信号或寄存器以便禁用所述CDR电路的装备，其中所述CDR电路保持启用，除非接收到信号或设置来禁用所述CDR电路。
63.如权利要求61所述的设备，其特征在于，进一步包括
用于向所述CDR电路提供信号或寄存器以便启用所述CDR电路的装备，其中当接收到信号或设置来启用所述CDR电路时所述CDR电路变为被启用。
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