CN201910048U

CN201910048U - 一种lvds节点模块

Info

Publication number: CN201910048U
Application number: CN201020627318XU
Authority: CN
Inventors: 戴荣; 阴陶; 郑岩
Original assignee: CHENGDU FOURIER ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: CHENGDU FOURIER ELECTRONIC TECHNOLOGY Co Ltd
Priority date: 2010-11-26
Filing date: 2010-11-26
Publication date: 2011-07-27
Anticipated expiration: 2020-11-26

Abstract

本实用新型公开了一种LVDS节点模块，具体说是一种高速数据串行解串模块，能够实时完成对数据流的缓冲，数据传输等功能。包括可编程器件模块、串行解串模块和高速总线连接器，采用本实用新型具有灵活，可变，操作简易，缩短开发周期的优点，用户还可以自己确定协议等优点。

Description

一种LVDS节点模块

技术领域

本实用新型涉及一种LVDS节点模块，确切地是能够实时完成对数据流的缓冲，数据传输等功能。

背景技术

设计者常常面临将大块的数据以较高的速率从一个地方移送到相隔一定距离的另一个地方。长久以来,这是通过同步并行接口来完成的。这一接口需要大量的并行线驱动器和接收器。

SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

基于SERDES的高速串行接口采用以下措施突破了传统并行I/O接口的数据传输瓶颈：一是采用差分信号传输代替单端信号传输，从而增强了抗噪声、抗干扰能力；二是采用时钟和数据恢复技术代替同时传输数据和时钟，从而解决了限制数据传输速率的信号时钟偏移问题。

一个典型SERDES收发机由发送通道和接收通道组成：编码器、串行器、发送器以及时钟产生电路组成发送通道；解码器、解串器、接收器以及时钟恢复电路组成接收通道。顾名思义，编码器和解码器完成编码和解码功能，其中8B/10B、64B/66B和不规则编码(scrambling)是最常用的编码方案。串行器和解串器负责从并行到串行和从串行到并行的转换。串行器需要时钟产生电路，时钟发生电路通常由锁相环(PLL)来实现。解串器需要时钟和数据恢复电路(CDR)，时钟恢复电路通常也由锁相环来实现，但有多种实现形式如相位插植、过剩抽样等。发送器和接收器完成差分信号的发送和接收，其中LVDS和CML是最常用的两种差分信号标准。另外还有一些辅助电路也是必不可少的，例如环路(loopback)测试、内置误码率测试等等。

SERDES技术最早应用于广域网(WAN)通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆(OC-192)广域网已在欧美开始实行，中国大陆已升级到2.5千兆(OC-48)水平。SERDES技术支持的广域网构成了国际互联网络的骨干网。

SERDES技术同样应用于局域网(LAN)通信。因为SERDES技术主要用来实现ISO模型的物理层，SERDES通常被称之为物理层(PHY)器件。以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE在2002年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水平，并特意制订了提供局域网和广域网无缝联接的串行WAN PHY。与此同时，SERDES技术也广泛应用于不断升级的存储区域网(SAN)，例如光纤信道。

低压差分信号LVDS (Low Voltage Differential Signa1)是由ANSI/TIA/EIA-644—1995定义的用于高速数据传输的物理层接口标准。它具有超高速(1.4 Gb/s)、低功耗及低电磁辐射的特性，是在铜介质上实现千兆位级高速通信的优选方案；可用于服务器、可堆垒集线器、无线基站、ATM 交换机及高分辨率显示等等，也可用于通用通信系统的设计。BLVDS (Bus LVDS)是LVDS技术在多点通信领域的扩展，要求附加总线仲裁设计、更大的驱动电流(10 mA)和更好的阻抗匹配设计。通常的LVDS电路设计使用各种专用芯片，如美国国家半导体公司的单芯片DS92LV16(3)等。

传统的串行解串器操作复杂，且有自己固定的规范或协议，灵活性及通用性较差。

发明内容

为解决上述技术缺陷，本实用新型提供了一种具有灵活，可变，操作简易，缩短开发周期的优点，用户还可以自己确定协议等优点的模块，而且这种模块还具有一个辅助的调试接口。

为达到上述技术效果，本实用新型的技术方案如下：

一种LVDS节点模块，包括可编程器件模块和串行解串模块，还包括高速总线连接器，可编程器件模块包括FPGA芯片和串口RS232，串口RS232集成在可编程器件模块内，串口RS232的输入端与FPGA芯片的通用输出接口连接，串口RS232的输出端与FPGA芯片的通用输出接口连接；串行解串模块包括16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV16，16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV16之间采用两条对偶线设立16 条双向点对点链路，可编程器件模块的通用输入接口与串行解串模块的输出端连接，可编程器件模块的通用输出接口与串行解串模块的输入端连接，以实现可编程器件模块与串行解串模块之间的并行数据传输，可编程器件模块向串行解串模块发出指令通过串行数据传输，高速总线连接器分别与可编程器件模块和串行解串模块连接，需要处理的数据以差分信号的方式通过高速总线连接器接入LVDS节点模块，单芯片DS92LV16将输入进来的差分信号转换成适合FPGA芯片处理的并行数据，并输入FPGA芯片，由FPGA芯片完成数据协议的转换和处理，处理完的数据由FPGA芯片回传给单芯片DS92LV16，再由单芯片DS92LV16将处理后的数据经过内部转换，最后以差分信号的方式回传给用户，串口RS232向FPGA芯片发送命令或接收经FPGA芯片处理后的并行数据，所述LVDS节点模块设置有安装孔。

由于所述FPGA芯片为可编程器件，用户可以自行定义传输协议。FPGA芯片可灵活选用，可根据实际需求选用不同性能、不同型号、不同厂家的FPGA芯片,在本设计实用新型中选用Xilinx的XC5VSX95T、XCV100等FPGA芯片也能满足设计要求。

可编程器件模块的并行总线接口位宽为16bit，时钟速度为25MHz。

串行解串模块的工作频率为30 MHz — 80 MHz（可达到2.56Gbps的全双工数据吞吐量）满足高速数据处理的需求。

LVDS节点模块的电路板外面增加了屏蔽盒，确保各节点模块相互之间无干扰。

由于本实用新型采用大规模现场可编程门阵列（FPGA芯片）实时完成对数据流的缓冲，传输功能。FPGA芯片的可编程本性能让设计的上层跟随规范和客户的需求而“更新”。用户可以根据不同的应用环境重构FPGA芯片程序，重定义串行解串协议，配置GPIO和串口。相比传统的协议和配置方式单一的串行解串器，本实用新型具有灵活，可变，操作简易，缩短开发周期的优点。

LVDS节点模块的结构小巧，外形尺寸仅为40mm×40mm×10mm，采用垂直连接的功能电路，印制板需按如下尺寸保留四个半径为1.3mm的安装孔，与用户电路通过定位螺钉加固。LVDS节点模块尺寸小，便于装卸的特点，方便用户使用和维护。

LVDS节点模块在系统中通过高速总线连接器是将低压差分（LVDS）信号与无源背板相连，然后通过背板与另外的节点模块相连，完成了整个数据环路的连接。

串行解串部分采用了一款内含 16:1 LVDS 串行器及 1:16 解串器的高集成度单芯片DS92LV16，可发挥领先同行业的总线 LVDS 性能。这款芯片采用 1.28 Gbps 的设计，使厂商可以利用两条对偶线在两颗芯片之间设立16 条双向点对点链路。本实用新型的串行解串部分设了一个高度灵活的计时电路，可容许 30 MHz 至 80 MHz的可变频率输入，而模块之间的计时时差可保持在 ±5%的范围内。该部分也设有局部及线路回环模式，可将信号重复送回电路板(局部)或送回电缆或底板 (线路)，使预先指定的系统部分可以更易分隔，有助加强系统的测试能力及使问题更易得到解决。由于装设了无源终端电阻，因此终端装置消耗较少能源，无需像采用 PECL设计的系统要加设昂贵的散热装置或终端电源供应器。

LVDS驱动器单芯片DS92LV16与可编程器件配合起来完成相应的数据的串行解串工作，同时完成多目标驱动。LVDS驱动器有两种同步模式，一是同步任意数据流，二是强制同步模式（通过SYNC引脚进行同步），在测试时我们采用第二种同步模式，将单芯片DS92LV16的输出锁定信号LOCK直接给同步信号SYNC,（当单芯片DS92LV16(3)输出无效的时候自动反馈给同步信号，让单芯片DS92LV16同步再锁定）发送部分低功耗（TPWDN）,接收部分低功耗（RPWDN）,发送输出使能（DEN）,接收输出使能（REN）均设置为1.线循环反馈（line loopback）LINE_LE，本地循环反馈（local loopback）LOCAL_LE均设为0. 其同步串行化和同步化时钟（TCLK和REFCLK）均设为单芯片DS92LV16的工作时钟25MHZ。同时在设计时考虑对LVDS差分走线的控制，保证高速信号传输的完整性。

在用户电路设计上，为便于验证系统，采用节点模块接收到数据后，在FPGA芯片(1)内部的FIFO内进行缓存，然后利用一个串口RS232接口将数据传输至一台主机，通过验证数据的对错来确认接收是否正常，在发送上，也可以采用类似方式。

本实用新型的有益效果是，用户电路的高速串行数据可以通过高速总线连接器传输至LVDS节点模块，完成实时的并行数据转换；于此同时，用户电路上的并行数据也经LVDS节点模块实时的转换为串行数据。用户通过可编程逻辑器件能够自定义接口信号和传输协议。

附图说明

图1是本实用新型的结构框图。

具体实施方式

实施例1

一种LVDS节点模块，包括可编程器件模块和串行解串模块，还包括高速总线连接器4，可编程器件模块包括FPGA芯片1和串口RS232 2，串口RS2322集成在可编程器件模块内，串口RS232 2的输入端与FPGA芯片1的通用输出接口连接，串口RS232 2的输出端与FPGA芯片1的通用输出接口连接；串行解串模块包括16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV163，16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV163之间采用两条对偶线设立16 条双向点对点链路，可编程器件模块的通用输入接口与串行解串模块的输出端连接，可编程器件模块的通用输出接口与串行解串模块的输入端连接，高速总线连接器4分别与可编程器件模块和串行解串模块连接，需要处理的数据以差分信号的方式通过高速总线连接器4接入LVDS节点模块，单芯片DS92LV163将输入进来的差分信号转换成适合FPGA芯片1处理的并行数据，并输入FPGA芯片1，由FPGA芯片1完成数据协议的转换和处理，处理完的数据由FPGA芯片1回传给单芯片DS92LV163，再由单芯片DS92LV163将处理后的数据经过内部转换，最后以差分信号的方式回传给用户，串口RS232 2向FPGA芯片1发送命令或接收经FPGA芯片1处理后的并行数据，所述LVDS节点模块设置有安装孔。可编程器件模块的并行总线接口位宽为16bit，时钟速度为25MHz。串行解串模块的输入频率为30 MHz。在LVDS节点模块的电路板外还设置有屏蔽盒。

其工作原理是：用户电路利用LVDS节点模块，将板上的LVDS串行数据转换为16位并行数据，以便板上的处理器进行存储或处理；处理完毕的16位并行数据又被LVDS节点模块转换为LVDS串行数据，向系统上别的用户电路板传送。LVDS节点模块和用户电路通过高速总线连接器4互联。此连接器上除了一路高速LVDS串行数据和16位并行数据外，还连接了控制接口（GPIO接口）、串口RS232 2接口。

控制接口（FPGA芯片1与高速总线连接器4的一组双向GPIO）主要用来连接LVDS节点模块的基本控制信号，如上电信号、复位信号等。这些信号是需要系统上电时，用户电路发送给LVDS节点模块的基本控制信号。这些双向GPIO接口也可作为LVDS节点模块传输协议的辅助控制信号和LVDS节点模块工作状态的指示信号；串口RS232 2接口是在FPGA芯片1内部构件的一个SERDES，可将16位并行数据直接转换为串口RS232 2串行接口。用户可以用串口RS232 2接口来收发数据和命令，也可将其作为一个辅助的调试接口。

FPGA芯片1与单芯片DS92LV163之间的两组单向16bit位宽的并行通路（Din和Rout）是FPGA芯片1与单芯片DS92LV163之间数据交互的通道，另外还有一组FPGA芯片1到单芯片DS92LV163的控制信号，用于FPGA芯片1对单芯片DS92LV163的配置和控制。单芯片DS92LV163与高速总线连接器4之间的两组差分串行的单向通道是LVDS节点模块与用户电路之间的串行数据传输通道，串行速率可达2.56Gbps。

当系统上电时，用户电路通过控制接口对LVDS节点模块做基本的复位等操作，让LVDS节点模块进入正常工作状态。此时，模块内部的FPGA芯片1开始加载程序。程序加载完毕后，FPGA芯片1即对LVDS驱动器单芯片DS92LV163进行控制和配置，并开始执行传输协议。

用户可以将自定义的传输协议通过FPGA程序固化在LVDS节点模块中。在下一次系统上电时，LVDS节点模块便以新的传输协议来定义数据格式，数据交互方式以及命令的交互方式等。

实施例2

一种LVDS节点模块，包括可编程器件模块和串行解串模块，还包括高速总线连接器4，可编程器件模块包括FPGA芯片1和串口RS232 2，串口RS232 2集成在可编程器件模块内，串口RS232 2的输入端与FPGA芯片1的通用输出接口连接，串口RS232 2的输出端与FPGA芯片1的通用输出接口连接；串行解串模块包括16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV163，16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV163之间采用两条对偶线设立16 条双向点对点链路，可编程器件模块的通用输入接口与串行解串模块的输出端连接，可编程器件模块的通用输出接口与串行解串模块的输入端连接，高速总线连接器4分别与可编程器件模块和串行解串模块连接，需要处理的数据以差分信号的方式通过高速总线连接器4接入LVDS节点模块，单芯片DS92LV163将输入进来的差分信号转换成适合FPGA芯片1处理的并行数据，并输入FPGA芯片1，由FPGA芯片1完成数据协议的转换和处理，处理完的数据由FPGA芯片1回传给单芯片DS92LV163，再由单芯片DS92LV163将处理后的数据经过内部转换，最后以差分信号的方式回传给用户，串口RS232 2向FPGA芯片1发送命令或接收经FPGA芯片1处理后的并行数据，所述LVDS节点模块设置有安装孔。可编程器件模块的并行总线接口位宽为16bit，时钟速度为25MHz。串行解串模块的输入频率为55 MHz。在LVDS节点模块的电路板外还设置有屏蔽盒。

实施例3

一种LVDS节点模块，包括可编程器件模块和串行解串模块，还包括高速总线连接器4，可编程器件模块包括FPGA芯片1和串口RS232 2，串口RS232 2集成在可编程器件模块内，串口RS232 2的输入端与FPGA芯片1的通用输出接口连接，串口RS232 2的输出端与FPGA芯片1的通用输出接口连接；串行解串模块包括16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV163，16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV163之间采用两条对偶线设立16 条双向点对点链路，可编程器件模块的通用输入接口与串行解串模块的输出端连接，可编程器件模块的通用输出接口与串行解串模块的输入端连接，高速总线连接器4分别与可编程器件模块和串行解串模块连接，需要处理的数据以差分信号的方式通过高速总线连接器4接入LVDS节点模块，单芯片DS92LV163将输入进来的差分信号转换成适合FPGA芯片1处理的并行数据，并输入FPGA芯片1，由FPGA芯片1完成数据协议的转换和处理，处理完的数据由FPGA芯片1回传给单芯片DS92LV163，再由单芯片DS92LV163将处理后的数据经过内部转换，最后以差分信号的方式回传给用户，串口RS232 2向FPGA芯片1发送命令或接收经FPGA芯片1处理后的并行数据，所述LVDS节点模块设置有安装孔。可编程器件模块的并行总线接口位宽为16bit，时钟速度为25MHz。串行解串模块的输入频率为80 MHz。在LVDS节点模块的电路板外还设置有屏蔽盒。

Claims

1.一种LVDS节点模块，包括可编程器件模块和串行解串模块，其特征在于：还包括高速总线连接器(4)，可编程器件模块包括FPGA芯片(1)和串口RS232(2)，串口RS232(2)集成在可编程器件模块内，串口RS232(2)的输入端与FPGA芯片(1)的通用输出接口连接，串口RS232(2)的输出端与FPGA芯片(1)的通用输出接口连接；串行解串模块包括16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV16(3)，16:1 LVDS 串行器和 1:16 解串器的单芯片DS92LV16(3)之间采用两条对偶线设立16 条双向点对点链路，可编程器件模块的通用输入接口与串行解串模块的输出端连接，可编程器件模块的通用输出接口与串行解串模块的输入端连接，高速总线连接器(4)分别与可编程器件模块和串行解串模块连接，需要处理的数据以差分信号的方式通过高速总线连接器(4)接入LVDS节点模块，单芯片DS92LV16(3)将输入进来的差分信号转换成适合FPGA芯片(1)处理的并行数据，并输入FPGA芯片(1)，由FPGA芯片(1)完成数据协议的转换和处理，处理完的数据由FPGA芯片(1)回传给单芯片DS92LV16(3)，再由单芯片DS92LV16(3)将处理后的数据经过内部转换，最后以差分信号的方式回传给用户，串口RS232(2)向FPGA芯片(1)发送命令或接收经FPGA芯片(1)处理后的并行数据，所述LVDS节点模块设置有安装孔。

2.根据权利要求1所述的一种LVDS节点模块，其特征在于：可编程器件模块的并行总线接口位宽为16bit，时钟速度为25MHz。

3.根据权利要求1所述的一种LVDS节点模块，其特征在于：串行解串模块的输入频率为30 MHz — 80 MHz。

4.根据权利要求1、2或3所述的一种LVDS节点模块，其特征在于：在LVDS节点模块的电路板外还设置有屏蔽盒。