CN210804154U - 双通道大带宽波形产生系统 - Google Patents
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Abstract
本实用新型是双通道大带宽波形产生系统，其结构是FPGA核心芯片用于主要的数据传输存储及控制，FPGA外挂两组64位DDR3存储单元，分别用于存储两颗DAC的波形数据，波形数据在模块启动时通过fpga的控制，从4G电子盘装载入DDR3存储颗粒，对外配备一组10G光纤模块和一组千兆以太网口，通过以太网向4G电子盘更新升级波形数据。本实用新型的优点：完成了双通道不同信号产生的功能，普通雷达波形如点频和LFM信号由参数化方式产生信号，其他调制方式采用播放方式产生信号。DAC组件主要通过输入端口接收时钟信号，通过DAC与FPGA电路进行数据处理，产生2路不同信号。
Description
技术领域
本实用新型涉及的是双通道大带宽波形产生系统。
背景技术
波形产生系统是应用广泛的信号源，广泛用于电子电路、自动控制系统和教学实验等领域，大带宽波形产生系统是近年来发展迅速的领域。
现有技术的大带宽波形产生系统一般都是单通道的，无法产生2路不同信号，功能较为简单，无法满足日益发展的使用需要。
实用新型内容
本实用新型提出的是双通道大带宽波形产生系统，其目的旨在克服现有技术存在的上述不足，实现了双通道不同信号产生。
本实用新型的技术解决方案：双通道大带宽波形产生系统，其结构包括FPGA、DAC、DDR3、FLASH、光纤模块、以太网口、串口、驱动芯片、电源模块、时钟电路和接插件，其中FPGA核心芯片用于主要的数据传输存储及控制，FPGA外挂两组64位DDR3存储单元，分别用于存储两颗DAC的波形数据，波形数据在模块启动时通过fpga的控制，从4G电子盘装载入DDR3存储颗粒，对外配备一组10G光纤模块和一组千兆以太网口，通过以太网向4G电子盘更新升级波形数据。
优选的，所述的FPGA以Xilinx公司XC7V485TFFG1157作为设计主体。
优选的，所述的FLASH为镁光eMMC存储模块、型号MTSP1GLDEA-0M WT。
优选的，所述的时钟电路由D36A25.0000NNS有源晶振芯片产生25M时钟；由O-3-6-100.00M-1有源晶振芯片产生100M时钟；由MC100LVEP111FA实现差分时钟的一驱多时钟电路，除了DAC以外的时钟均为晶振直接输出给FPGA；DAC时钟由外部MMCX时钟输入，MMCX时钟有100M时钟、2048M时钟2个频率均可工作，100M时钟输入时，模块内部集成锁相环将100M锁相至2048M，再由模拟电路转换为差分时钟，分别输出给DAC。
优选的，所述的所述的电源模块采用12V电源输入，经过一粒二极管防止电源反接，电源模块采用林特公司模组电源。
优选的，所述的以太网口包括以太网数据转换电路、PHY接口模块、MAC核心处理模块、用户配置模块和用户数据接口模块。
优选的，所述的以太网数据转换电路用于双绞线或光纤电缆的以太网物理层数据与MAC层数据的转换，为FPGA提供处理的MAC数据源和送出FPGA的上传MAC数据；
所述的PHY接口模块包括接收PHY和发送PHY接口两个子模块，用于接收数据和发送数据的同步；具体的，同步来自88E1111的下行数据输出给IP核和将要发送的上行数据同步输出给88E1111，根据IP核的接口要求，该模块还生成符合时序要求的IP核接收和发送使能信号；
所述的MAC核心处理模块采用Xilinx的Tri Mode Ethernet MAC IP核，用于完成MAC地址滤波、数据CRC和长度校验、封装MAC数据帧格式，对接受的数据进行相应的好坏标记和对上传的数据进行封装标记；
所述的用户配置模块用于主控系统正确地完成对IP核寄存器和系统地址信息的配置，同时实时监控IP核的工作状态；包括I2C接口和IP核配置两个子模块，I2C接口子模块采用400Kb/s的I2C总线协议，模拟从设备I2C时序；IP核配置子模块模拟IP核HOST配置时序，用于配置IP核寄存器。
优选的，所述的以太网口包括GTP模块、发送端模块和接收端模块。
优选的，所述的GTP模块为FPGA芯片自带，用于实现光纤数据的处理，对发送数据进行8B/10B编码、相位对齐、极性控制、预加重处理、串并/并串转换、时钟激发/时钟恢复、差分电压控制、终端阻抗，最终由GTP模块输出差分数据到光模块；GTP模块输入时钟由FPGA专用引脚进行输入，或由FPGA内部GREFCLK时钟进行驱动，都经IBUFDS或BUFG进行缓冲驱动接入GTP模块；GTP模块共享时钟锁相电路稳定之后，利用GTP模块的输出时钟TXOUTCLK为DCM提供驱动，然后由DCM再驱动GTP模块的TXUSRCLK、TXUSR_CLK2等其他时钟；
所述的发送端模块包括FPGA发送接口、8B/10B编码器、发送FIFO、串行化输出接口、发送终端以及预加重电路；
所述的接收端模块包括解串器、接收终端和8B/10B解码器。接收缓冲器为深度64、位宽13bit的FIFO，写时钟为恢复RXRECCLK，读时钟为RXUSRCLK，用于调节读、写时钟的相位差和频率差。
优选的，所述的串口包括波特率时钟发生器、接收器和发送器三个子模块；所述的DAC型号为AD9129。
本实用新型的优点：完成了双通道不同信号产生(播放方式和参数化方式)的功能，普通雷达波形如点频和LFM信号由参数化方式产生信号，其他调制方式采用播放方式产生信号。DAC组件主要通过输入端口接收时钟信号，通过DAC与FPGA电路进行数据处理，产生2路不同信号。
附图说明
图1是本实用新型双通道大带宽波形产生系统的结构框图。
图2是图1中时钟的电路原理图。
图3是图1中以太网口的结构框图。
具体实施方式
下面结合实施例和具体实施方式对本实用新型作进一步详细的说明。
如图1所示，双通道大带宽波形产生系统，其结构包括FPGA、DAC、DDR3、FLASH、光纤模块、以太网口、串口、驱动芯片、电源模块、时钟电路和接插件，其中FPGA核心芯片用于主要的数据传输存储及控制，FPGA外挂两组64位DDR3存储单元，分别用于存储两颗DAC的波形数据，波形数据在模块启动时通过fpga的控制，从4G电子盘装载入DDR3存储颗粒，对外配备一组10G光纤模块和一组千兆以太网口，通过以太网向4G电子盘更新升级波形数据。
所述的FPGA以Xilinx公司XC7V485TFFG1157作为设计主体。
由于本双通道大带宽波形产生系统采样输出率5.6G，且内部的数据流分成两组传送，每组数据流速率达1.4Gx14bit的码率，共需FPGA产生至少1.4Gx28位的数据带宽，为了满足双片DAC的需求，总吞吐率将达到1.4G*56位，为满足此带宽，我需要至少一组64位DDR3内存且主频必须达到800兆的高带宽的缓存用来存储DAC播放的数据。因此该fpga需要配备足够的HPIO，用于驱动高速DDR内存颗粒及两颗dac芯片。X7VX485T FFG1157有600个HPIO满足安装两组DDR3独立的64位内存颗粒及驱动两颗DAC。
所述的FLASH为镁光eMMC存储模块、型号MTSP1GLDEA-0M WT。
该模块是基于eMMC协议的存储组件，支持标准的eMMC协议(Ver4.4)，整个电路主要由控制器模块、FLASH模块、时钟模块、调试模块和其他接口等几个模块组成。该模块为常用标准封装，有多种品牌，pintopin兼容。
如图2所示，所述的时钟电路由D36A25.0000NNS有源晶振芯片产生25M时钟，满足网口的时钟需求；
由O-3-6-100.00M-1有源晶振芯片产生100M时钟，满足FPGA的100M差分时钟运算，满足FPGA的SERDES数据传输需要；
由MC100LVEP111FA实现差分时钟的一驱多时钟电路，除了DAC以外的时钟均为晶振直接输出给FPGA。由于后续需要100M差分时钟，因此通过电路设计将晶振产生的100M时钟转换为100M差分时钟。由于100M差分时钟的需求很多，但是系统设计同源性要求系统中不能存在多个100M不同源时钟，因此需要时钟一驱多电路实现多时钟同源。
DAC时钟由外部MMCX时钟输入，MMCX时钟有100M时钟、2048M时钟2个频率，均可工作，100M时钟输入时，模块内部集成锁相环将100M锁相至2048M，再由模拟电路转换为差分时钟，分别输出给DAC。
所述的电源模块采用12V电源输入，经过一粒二极管防止电源反接，电源模块采用林特公司模组电源，有完善的过流过压保护。
所述的以太网口包括以太网数据转换电路、PHY接口模块、MAC核心处理模块、用户配置模块和用户数据接口模块；
所述的以太网数据转换电路用于双绞线或光纤电缆的以太网物理层数据与MAC层数据的转换，为FPGA提供处理的MAC数据源和送出FPGA的上传MAC数据，是传输介质和FPGA数据交流的桥梁；
所述的PHY接口模块包括接收PHY和发送PHY接口两个子模块，用于接收数据和发送数据的同步；具体的，同步来自88E1111的下行数据输出给IP核和将要发送的上行数据同步输出给88E1111，根据IP核的接口要求，该模块还需生成符合时序要求的IP核接收和发送使能信号，对同步时钟的选择是同步数据的关键。
所述的MAC核心处理模块采用Xilinx的Tri Mode Ethernet MAC IP核，用于完成MAC地址滤波、数据CRC和长度校验、封装MAC数据帧格式，对接受的数据进行相应的好坏标记和对上传的数据进行封装标记；
在ISE中新建IP类型源文件，选择Tri Mode Ethernet MAC IP核，对IP核的参数进行如下的设置：
(1)PHY接口选用GMII接口模式；
(2)MAC Speed选10/100/1000Mbps；
(3)勾选Client Interface下的复选框ClockEnables；
(4)选择MAC Duplex Selection下的Half Duplex复选框；
(5)勾选复选框Address Filter，并设置Number of Address Table Enters为1，表示只设置一个MAC滤波地址，也可根据实际需要设置多个，具体的地址数值可通过用户配置模块进行配置；
(6)用户可以通过IP核MAC滤波控制、速度、接收、发送等寄存器的配置控制其系统的处理模式，寄存器的配置有Host和Configuration Vector两种方式，Host是常用的配置方式。
所述的用户配置模块用于主控系统正确地完成对IP核寄存器和系统地址信息(IP地址和MAC地址)的配置，同时实时监控IP核的工作状态；包括I2C接口和IP核配置两个子模块，I2C接口子模块采用400Kb/s的I2C总线协议，模拟从设备I2C时序；IP核配置子模块模拟IP核HOST配置时序，用于配置IP核寄存器。
如图3所示，所述的以太网口包括GTP模块、发送端模块和接收端模块；
所述的GTP模块为FPGA芯片自带，用于实现光纤数据的处理，对发送数据进行8B/10B编码、相位对齐、极性控制、预加重处理、串并/并串转换、时钟激发/时钟恢复、差分电压控制、终端阻抗，最终由GTP模块输出差分数据到光模块，实现光纤数据的发送和接收工作；GTP模块输入时钟由FPGA专用引脚进行输入，或由FPGA内部GREFCLK时钟进行驱动，都需经IBUFDS或BUFG进行缓冲驱动才能接入GTP模块；GTP模块的其他时钟，需使用DCM时钟管理模块进行设计；GTP模块共享时钟锁相电路稳定之后，利用GTP模块的输出时钟TXOUTCLK为DCM提供驱动，然后由DCM再驱动GTP模块的TXUSRCLK、TXUSR_CLK2等其他时钟；
所述的发送端模块包括FPGA发送接口、8B/10B编码器、发送FIFO、串行化输出接口、发送终端以及预加重电路；发送接口可发送1、2或4个数据字符到发送器，每个字符都是8bit或10bit位宽；当选择8bit位宽时，多出的2bit就变成8B/10B编码器的基于FPGA的光纤传输系统的设计与实现20控制信号。
所述的接收端模块包括解串器、接收终端和8B/10B解码器。接收缓冲器为深度64、位宽13bit的FIFO，写时钟为恢复RXRECCLK，读时钟为RXUSRCLK，其作用一是用来调节读、写时钟的相位差和频率差；另一个是支持通路绑定，允许将接收流重组，以便被多个接收器读取；此外，接收缓冲器是一个弹性缓冲，其“弹性”特征指的是可以修正其读取时针；接收缓冲器可以被旁路掉，其控制属性为：RX_BUFFER_USE＝FALSE。
所述的串口包括波特率时钟发生器、接收器和发送器三个子模块。
所述的DAC型号为AD9129，AD9129为高性能14位RF DAC，支持最高达2.8 GSPS的数据速率；DAC内核基于一个四通道开关结构，使双边沿时钟能够有效运行，配置为混频模式或2倍插值时，能将DAC更新速率提高至5.6G。该元件的高动态范围可产生高达4.2GHz甚至超过此值的多载波。
以上所述各部件均为现有技术，本领域技术人员可使用任意可实现其对应功能的型号和现有设计。
以上所述的仅是本实用新型的优选实施方式，应当指出，对于本领域的普通技术人员来说，在不脱离本实用新型创造构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。
Claims (10)
1.双通道大带宽波形产生系统，其特征包括FPGA、DAC、DDR3、FLASH、光纤模块、以太网口、串口、驱动芯片、电源模块、时钟电路和接插件，其中FPGA核心芯片用于主要的数据传输存储及控制，FPGA外挂两组64位DDR3存储单元，分别用于存储两颗DAC的波形数据，波形数据在模块启动时通过fpga的控制，从4G电子盘装载入DDR3存储颗粒，对外配备一组10G光纤模块和一组千兆以太网口，通过以太网向4G电子盘更新升级波形数据。
2.如权利要求1所述的双通道大带宽波形产生系统，其特征是所述的FPGA以Xilinx公司XC7V485TFFG1157作为设计主体。
3.如权利要求1所述的双通道大带宽波形产生系统，其特征是所述的FLASH为镁光eMMC存储模块、型号MTSP1GLDEA-0M WT。
4.如权利要求1所述的双通道大带宽波形产生系统，其特征是所述的时钟电路由D36A25.0000NNS有源晶振芯片产生25M时钟；由O-3-6-100.00M-1有源晶振芯片产生100M时钟；由MC100LVEP111FA实现差分时钟的一驱多时钟电路，除了DAC以外的时钟均为晶振直接输出给FPGA；DAC时钟由外部MMCX时钟输入，MMCX时钟有100M时钟、2048M时钟2个频率均可工作，100M时钟输入时，模块内部集成锁相环将100M锁相至2048M，再由模拟电路转换为差分时钟，分别输出给DAC。
5.如权利要求1所述的双通道大带宽波形产生系统，其特征是所述的所述的电源模块采用12V电源输入，经过一粒二极管防止电源反接，电源模块采用林特公司模组电源。
6.如权利要求1所述的双通道大带宽波形产生系统，其特征是所述的以太网口包括以太网数据转换电路、PHY接口模块、MAC核心处理模块、用户配置模块和用户数据接口模块。
7.如权利要求6所述的双通道大带宽波形产生系统，其特征是所述的以太网数据转换电路用于双绞线或光纤电缆的以太网物理层数据与MAC层数据的转换，为FPGA提供处理的MAC数据源和送出FPGA的上传MAC数据；
所述的PHY接口模块包括接收PHY和发送PHY接口两个子模块，用于接收数据和发送数据的同步；具体的，同步来自88E1111的下行数据输出给IP核和将要发送的上行数据同步输出给88E1111，根据IP核的接口要求，该模块还生成符合时序要求的IP核接收和发送使能信号；
所述的MAC核心处理模块采用Xilinx的TriMode Ethernet MAC IP核，用于完成MAC地址滤波、数据CRC和长度校验、封装MAC数据帧格式，对接受的数据进行相应的好坏标记和对上传的数据进行封装标记；
所述的用户配置模块用于主控系统正确地完成对IP核寄存器和系统地址信息的配置，同时实时监控IP核的工作状态；包括I2C接口和IP核配置两个子模块，I2C接口子模块采用400Kb/s的I2C总线协议，模拟从设备I2C时序；IP核配置子模块模拟IP核HOST配置时序，用于配置IP核寄存器。
8.如权利要求1所述的双通道大带宽波形产生系统，其特征是所述的以太网口包括GTP模块、发送端模块和接收端模块。
9.如权利要求8所述的双通道大带宽波形产生系统，其特征是所述的GTP模块为FPGA芯片自带，用于实现光纤数据的处理，对发送数据进行8B/10B编码、相位对齐、极性控制、预加重处理、串并/并串转换、时钟激发/时钟恢复、差分电压控制、终端阻抗，最终由GTP模块输出差分数据到光模块；GTP模块输入时钟由FPGA专用引脚进行输入，或由FPGA内部GREFCLK时钟进行驱动，都经IBUFDS或BUFG进行缓冲驱动接入GTP模块；GTP模块共享时钟锁相电路稳定之后，利用GTP模块的输出时钟TXOUTCLK为DCM提供驱动，然后由DCM再驱动GTP模块的TXUSRCLK、TXUSR_CLK2时钟；
所述的发送端模块包括FPGA发送接口、8B/10B编码器、发送FIFO、串行化输出接口、发送终端以及预加重电路；
所述的接收端模块包括解串器、接收终端和8B/10B解码器，接收缓冲器为深度64、位宽13bit的FIFO，写时钟为恢复RXRECCLK，读时钟为RXUSRCLK，用于调节读、写时钟的相位差和频率差。
10.如权利要求1所述的双通道大带宽波形产生系统，其特征是所述的串口包括波特率时钟发生器、接收器和发送器三个子模块；所述的DAC型号为AD9129。
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| CN201921995771.3U Active CN210804154U (zh) | 2019-11-19 | 2019-11-19 | 双通道大带宽波形产生系统 |
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