CN115809210A - 一种基于fpga的lvds高速数据交换机 - Google Patents
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Abstract
本发明公开了一种基于FPGA的LVDS高速数据交换机，属于数据交换机领域，一种基于FPGA的LVDS高速数据交换机，按功能可以划分端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块，可以在板级电路上，为多个芯片间互连提供了灵活的高速数据传输通道，动态数据路由功能，使基于LVDS总线的数据传输，同时适应多主多从并行的设计，为多点高速LVDS高速数据传输提供了很好的解决方案，可以满足多设备间高速LVDS灵活互联通讯的要求，降低了板级多芯片间LVDS高速数据交换的软硬件设计复杂度，具有市场前景，适合推广应用。
Description
技术领域
本发明涉及数据交换机领域，更具体地说，涉及一种基于FPGA的LVDS高速数据交换机。
背景技术
LVDS以其低功耗，低误码率，低串扰等特征，在板级高速信号传输上有着广泛应用，但是LVDS总线信号通常只能端对端定向传输，无法应用于网状，星形等拓扑结构。
BLVDS、MLVDS标准虽然可以作用于多点LVDS设备间通讯，但是分时共享总线，牺牲了传输速率，而且对于硬件设计要求较为苛刻，实际应用中价值有限。
本发明人针对于现有信号技术中无法实现数据交换机多主多从、动态配置路由、多设备间高速LVDS灵活互联通讯等功能的缺陷，而设计一种基于FPGA的LVDS高速数据交换机。
发明内容
1.要解决的技术问题
针对现有技术中存在的问题，本发明的目的在于提供一种基于FPGA的LVDS高速数据交换机，可以实现具有多主多从并行通讯功能，可动态加载的数据路由功能，灵活的端口组合配置，适应主从端设备不同的串行编码格式和数据速率，在板级高速LVDS通讯中，轻松实现多点通讯的目的。
2.技术方案
为解决上述问题，本发明采用如下的技术方案。
一种基于FPGA的LVDS高速数据交换机，包括端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块，端口配置模块用于实现LVDS数据收发灵活配置，端口配置模块包括至少一组IO/IOB，IO/IOB为外部LVDS差分IO PAD，每组IO/IOB包括一组三态控制信号T/R，每组IO/IOB还串联一个用于提供特定的输入输出延时功能的IO Delay，IO Delay可编程，其中O Delay的输入方向连接依次连接有OSER(输出并串转换器)和CGA模块，对应的I Delay的输出方向依次连接有CDA模块和IDES(解串器)；同时根据输入和输出信号的编码差异，可动态选择8bit或者10bit的OSER和IDES；
一个设备接口由至少一个数据端口和至多一个随路时钟端口构成，端口的最大数量取决于所采用的FPGA的PLL、LVDS IOs、SERDES、BRAM等硬件资源数量；
路由配置模块用于实现内部交换网络各组源和目的数据总线连接，每个LVDS设备接口由一个或多个数据端口加一个可选的随路时钟端口构成，各个源到目的端口之间的路径由一张二维路由表SW_Table决定，路由表SW_Table中对应的每一个有效位，决定了是否用当前行的输入信号支驱动对应列的输出，为了使所有端口尽可能达到一致的延迟，在布局布线时需要将路由交换网络约束在FPGA中心区域；
数据缓存模块用于实现主从端出现数据差异时进行缓冲再转发，数据缓存模块的缓存FIFO由FPGA中的BRAM通过IP封装实现，且LVDS接口的每个LANE端口都分配一个专用FIFO；
数据收发模块用于在源端口和目的端口间转发数据，数据收发模块由LVDS Rx接口接收主设备发送的数据和时钟，在时钟模块产生的同步时钟驱动下，缓存数据后(可选)，通过路由交换网络将数据和随路时钟(可选)传输至LVDS Tx接口；
时钟生成模块的系统高速主时钟SYS_CLK为由外部输入的稳定考时钟经系统PLL倍频后输出；各个LVDS设备接口的参考时钟由其时钟配置参数决定；
管理接口模块将所有端口的IO属性(如方向，SERDES编码，输入输出延时)、路由表、主从接口的时钟树、FIFO状态等数据，以寄存器register的形式映射到一段地址空间中，通过外部的同步串行接口对寄存器的读写以实现参数配置和状态读取。
进一步的，IO Delay模块提供特定的输入输出延时，以同步多个LVDS LANE间的相位，降低误码率，其在直接转发模式下，上下行数据无需缓存，主从端接近于物理直连；其在缓存模式下，来自主机发送缓存FIFO和数据经由OSER转换后输出，同时根据配置的从机端的编码模式10b/8b Sel，选择OSER10或者OSER8；CGA模块被用来生成控制及指示作用的特别字符即K码，并以此实现诸如辅助从机端bit对齐等一些功能。
进一步的，相对应的，在缓存接收模式下，LVDS端口输入的串行数据需要先通过CDA模块循环检测输入的串行数据，以识别特定的控制和同步字符，然后将对齐的有效串行数据送入解串器IDES进行解串，经串并转换后的数据写入从机的接收缓存FIFO；当主机端编码为10bit时，其输出的数据再由10b/8b Decoder以查表的形式进行解码，从而获取目标数据。
进一步的，本LVDS交换机通过一个二维路由表，支持1:1及1:M(广播)两种T(主):R(从)映射关系，也可以通过动态更新路由的方式以分时方式实现N:1，N:M通讯，路由配置模块根据路由表，将内部交换网络各组源&目的数据总线进行连接。
进一步的，其中FIFO的状态包括Full、Almost_Full、Empty和Almost_Empty，上述状态由管理接口间接读取，同时也直接反馈至属于该接口的外部IO，其各个状态信号对应的FIFO数据长度阈值Full_Len、Almost_Full_Len、Empty_Len、Almost_Empt_Len通过管理接口进行配置。
进一步的，FIFO数据读写端口位宽均设定为8bit，深度最大为65536，同时引出缓存状态信号供主机端进行流控。
进一步的，Tx/Rx两端LVDS接口Lane宽度可以配置成1，2，4，8中任意两个组合，当Lane宽度存在差异时，通过控制Rx端FIFO不同读取时序的组合使Tx端Data Lane输出正确的数据；
进一步的，当Tx/Rx两端所接设备存在总数据带宽差异时，需要时钟生成与缓存模块配合，同时主设备端应监测FIFO状态指示IO，以防止数据溢出。
进一步的，LVDS设备接口中低频的随路参考时钟，由路由交换网络输出至其专有的PLL，以产生x4或者x5倍频的参考时钟，该参考时钟将作用于当前接口的端口组件如SERDES、Encoder、Decoder、CDA、CGA和端口数据FIFO等，若LVDS主从接口存在Lane宽度差异，则时钟需要根据相应比例，进行分频或者倍频，以匹配两端数据收发速率。
3.有益效果
相比于现有技术，本发明的优点在于：
本发明通过端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块的六组模块设置，相比于传统的LVDS、BLVDS、MLVDS等传统数据传输技术，可以在板级电路上，为多个芯片间互连提供了灵活的高速数据传输通道，动态数据路由功能，使基于LVDS总线的数据传输，不再局限于芯片与芯片间点对点的固定方向和路径，同时适应多主多从并行的设计，规避了MLVDS和BLVDS采用分时传输带来的宽带瓶颈，为多点高速LVDS高速数据传输提供了很好的解决方案，可以满足多设备间高速LVDS灵活互联通讯的要求，降低了板级多芯片间LVDS高速数据交换的软硬件设计复杂度，降低了设计和制造的成本，运行响应高效，具有市场前景，适合推广应用。
附图说明
图1为本发明中提出的端口配置模块的系统框架示意图；
图2为本发明中提出的路由配置模块的系统框架示意图；
图3为本发明中提出的数据缓存模块的系统框架示意图；
图4为本发明中提出的数据收发模块的系统框架示意图；
图5为本发明中提出的时钟生成模块的系统框架示意图；
图6为本发明中提出的管理接口模块的系统框架示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“内”、“外”、“顶/底端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“设置有”、“套设/接”、“连接”等，应做广义理解，例如“连接”，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1：
请参阅图1-6，一种基于FPGA的LVDS高速数据交换机，包括端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块；
请参阅图1，其中端口配置模块用于实现LVDS数据收发灵活配置，端口配置模块包括至少一组IO/IOB，所述IO/IOB为外部LVDS差分IO PAD，每组IO/IOB包括一组三态控制信号T/R，每组IO/IOB还串联一个用于提供特定的输入输出延时功能的IO Delay，IO Delay可编程，其中O Delay的输入方向连接依次连接有OSER(输出并串转换器)和CGA模块，对应的IDelay的输出方向依次连接有CDA模块和IDES(解串器)，同时根据输入和输出信号的编码差异，可动态选择8bit或者10bit的OSER和IDES；
在图1中，From Switch Fabric和To Switch Fabric为接口直接转发模式下的下、上行时钟或者数据信号；From Tx Buf和To Rx Buf分别为该端口的主机发送缓存ReadData信号和从机接收缓存WriteData信号，其宽度均为8bits。
需要说明的是，在本实施例中，IO Delay模块提供特定的输入输出延时，以同步多个LVDS LANE间的时钟和数据相位，降低误码率，其在直接转发模式下，上下行数据无需缓存，主从端接近于物理直连；
其在缓存模式下，来自主机发送缓存FIFO和数据经由OSER转换后输出，同时根据配置的从机端的编码模式10b/8b Sel，选择OSER10或者OSER8；CGA模块被用来生成控制及指示作用的特别字符即K码，并以此实现诸如辅助从机端bit对齐等一些功能。
相对应的，在缓存接收模式下，LVDS端口输入的串行数据需要先通过CDA模块循环检测输入的串行数据，以识别特定的控制和同步字符，然后将对齐的有效串行数据送入解串器IDES进行解串，经串并转换后的数据写入从机的接收缓存FIFO；当主机端编码为10bit时，其输出的数据再由10b/8b Decoder以查表的形式进行解码，从而获取目标数据。
一个设备接口由至少一个数据端口和至多一个随路时钟端口构成，端口的最大数量取决于所采用的FPGA的PLL、LVDS IOs、SERDES、BRAM等硬件资源数量。
请参阅图2，其中路由配置模块用于实现内部交换网络各组源和目的数据总线连接，每个LVDS设备接口由一个或多个数据端口加一个可选的随路时钟端口构成，各个源到目的端口之间的路径由一张二维路由表SW_Table决定，在交换网络中，一条路径每一时刻只能有一个发送端作为驱动源(source)，因此需要通过VLD模块对用户通过管理接口配置的路由表进行有效性验证，并输出全局配置错误状态SW_Table_Error信号。
路由表SW_Table中对应的每一个有效位(图2交换网络中X表示的交叉点)决定了是否用当前行的输入信号支驱动对应列的输出，为了使所有端口尽可能达到一致的延迟，在布局布线时需要将路由交换网络约束在FPGA中心区域；
进一步的，在本实施例中，本LVDS交换机通过一个二维路由表，支持1:1及1:M(广播)两种T(主):R(从)映射关系，也可以通过动态更新路由的方式以分时方式实现N:1，N:M通讯，路由配置模块根据路由表，将内部交换网络各组源&目的数据总线进行连接。
请参阅图3，其中数据缓存模块用于实现主从端出现数据差异时进行缓冲再转发，数据缓存模块的缓存FIFO由FPGA中的BRAM通过IP封装实现，且LVDS接口的每个LANE端口都分配一个专用FIFO；
数据缓存模块的关键点在于读写的时序，即属于同一接口的各个FIFO读、写时钟分别同源，不同接口的时钟一般不同源；由于在主从接口(亦为源和目的接口)的LANE宽度，或者时钟频率存在差异时，才需要缓存数据并进行转发，因此同一FIFO读和写时钟异步，即：FIFO写时钟WR_CLK来源于本接口的随路时钟经PLL倍频而来，与端口模块的RX部分共享该路时钟，而读时钟则为从接口的驱动时钟(一般由内部高速系统时钟分频得到)。
需要说明的是，在本实施例中，FIFO的状态包括Full、Almost_Full、Empty和Almost_Empty，上述状态由管理接口间接读取，同时也直接反馈至属于该接口的外部IO，其各个状态信号对应的FIFO数据长度阈值Full_Len、Almost_Full_Len、Empty_Len、Almost_Empt_Len通过管理接口进行配置。
FIFO数据读写端口位宽均设定为8bit，深度最大为65536，同时引出缓存状态信号供主机端进行流控。
请参阅图4，其中数据收发模块用于在源端口和目的端口间转发数据，数据收发模块由LVDS Rx接口接收主设备发送的数据和时钟，在时钟模块产生的同步时钟驱动下，缓存数据后(可选)，通过路由交换网络将数据和随路时钟(可选)传输至LVDS Tx接口；
进一步的，Tx/Rx两端LVDS接口Lane宽度可以配置成1，2，4，8中任意两个组合，当Lane宽度存在差异时，通过控制Rx端FIFO不同读取时序的组合使Tx端Data Lane输出正确的数据；当Tx/Rx两端所接设备存在总数据带宽差异时，需要时钟生成与缓存模块配合，同时主设备端应监测FIFO状态指示IO，以防止数据溢出。
请参阅图5，其中时钟生成模块的系统高速主时钟SYS_CLK为由外部输入的稳定考时钟经系统PLL倍频后输出；各个LVDS设备接口的参考时钟由其时钟配置参数决定；
进一步的，在本实施例中，LVDS设备接口中低频的随路参考时钟，由路由交换网络输出至其专有的PLL，以产生x4或者x5倍频的参考时钟，该参考时钟将作用于当前接口的端口组件如SERDES、Encoder、Decoder、CDA、CGA和端口数据FIFO等，若LVDS主从接口存在Lane宽度差异，则时钟需要根据相应比例，进行分频或者倍频，以匹配两端数据收发速率。
通过FPGA内部一个PLL与外部输入时钟生成高速系统时钟SYS_CLK，同时主设备接口的随路时钟由预分配的PLL倍频后输出该接口的参考时钟Interface_CLK，其输出倍率由主从设备端接口的SERDES编码和数据端口宽度共同决定，在数据直接转发模式下，Interface_CLK也同时作为对应从设备端口的工作参考时钟。
请参阅图6，其中管理接口模块将所有端口的IO属性(如方向，SERDES编码，输入输出延时)、路由表、主从接口的时钟树、FIFO状态等数据，以寄存器register的形式映射到一段地址空间中，通过外部的同步串行接口对寄存器的读写以实现参数配置和状态读取。
本发明通过端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块的六组模块设置，相比于传统的LVDS、BLVDS、MLVDS等传统数据传输技术，可以在板级电路上，为多个芯片间互连提供了灵活的高速数据传输通道，动态数据路由功能，使基于LVDS总线的数据传输，不再局限于芯片与芯片间点对点的固定方向和路径，同时适应多主多从并行的设计，规避了MLVDS和BLVDS采用分时传输带来的宽带瓶颈，为多点高速LVDS高速数据传输提供了很好的解决方案，可以满足多设备间高速LVDS灵活互联通讯的要求，降低了板级多芯片间LVDS高速数据交换的软硬件设计复杂度，降低了设计和制造的成本，运行响应高效，具有市场前景，适合推广应用。
以上所述，仅为本发明较佳的具体实施方式；但本发明的保护范围并不局限于此。任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其改进构思加以等同替换或改变，都应涵盖在本发明的保护范围内。
Claims (9)
1.一种基于FPGA的LVDS高速数据交换机，包括端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块，其特征在于：
所述端口配置模块用于实现LVDS数据收发灵活配置，所述端口配置模块包括至少一组IO/IOB，所述IO/IOB为外部LVDS差分IO PAD，所述IO/IOB包括一组三态控制信号T/R，每组所述IO/IOB还串联一个用于提供特定的输入输出延时功能的IO Delay，所述IO Delay可编程，其中O Delay的输入方向连接依次连接有OSER(输出并串转换器)和CGA模块，对应的IDelay的输出方向依次连接有CDA模块和IDES(解串器)；同时根据输入和输出信号的编码差异，可动态选择8bit或者10bit的OSER和IDES；
一个设备接口由至少一个数据端口和至多一个随路时钟端口构成，端口的最大数量取决于所采用的FPGA的PLL、LVDS IOs、SERDES、BRAM等硬件资源数量；
所述路由配置模块用于实现内部交换网络各组源和目的数据总线连接，每个LVDS设备接口由一个或多个数据端口加一个可选的随路时钟端口构成，各个源到目的端口之间的路径由一张二维路由表SW_Table决定，路由表SW_Table中对应的每一个有效位，决定了是否用当前行的输入信号支驱动对应列的输出，为了使所有端口尽可能达到一致的延迟，在布局布线时需要将路由交换网络约束在FPGA中心区域；
所述数据缓存模块用于实现主从端出现数据差异时进行缓冲再转发，所述数据缓存模块的缓存FIFO由FPGA中的BRAM通过IP封装实现，且LVDS接口的每个LANE端口都分配一个专用FIFO；
所述数据收发模块用于在源端口和目的端口间转发数据，所述数据收发模块由LVDSRx接口接收主设备发送的数据和时钟，在时钟模块产生的同步时钟驱动下，缓存数据后(可选)，通过路由交换网络将数据和随路时钟(可选)传输至LVDS Tx接口；
所述时钟生成模块的系统高速主时钟SYS_CLK为由外部输入的稳定考时钟经系统PLL倍频后输出；各个LVDS设备接口的参考时钟由其时钟配置参数决定；
所述管理接口模块将所有端口的IO属性(如方向，SERDES编码，输入输出延时)、路由表、主从接口的时钟树、FIFO状态等数据，以寄存器register的形式映射到一段地址空间中，通过外部的同步串行接口对寄存器的读写以实现参数配置和状态读取。
2.根据权利要求1所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：所述IODelay模块提供特定的输入输出延时，以同步多个LVDS LANE间的相位，降低误码率，其在直接转发模式下，上下行数据无需缓存，主从端接近于物理直连；
其在缓存模式下，来自主机发送缓存FIFO和数据经由OSER转换后输出，同时根据配置的从机端的编码模式10b/8b Sel，选择OSER10或者OSER8；
CGA模块被用来生成控制及指示作用的特别字符即K码，并以此实现诸如辅助从机端bit对齐等一些功能。
3.根据权利要求2所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：相对应的，在缓存接收模式下，LVDS端口输入的串行数据需要先通过CDA模块循环检测输入的串行数据，以识别特定的控制和同步字符，然后将对齐的有效串行数据送入解串器IDES进行解串，经串并转换后的数据写入从机的接收缓存FIFO；
当主机端编码为10bit时，其输出的数据再由10b/8b Decoder以查表的形式进行解码，从而获取目标数据。
4.根据权利要求1所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：本LVDS交换机通过一个二维路由表，支持1:1及1:M(广播)两种T(主):R(从)映射关系，也可以通过动态更新路由的方式以分时方式实现N:1，N:M通讯，路由配置模块根据路由表，将内部交换网络各组源&目的数据总线进行连接。
5.根据权利要求1所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：其中所述FIFO的状态包括Full、Almost_Full、Empty和Almost_Empty，上述状态由管理接口间接读取，同时也直接反馈至属于该接口的外部IO，其各个状态信号对应的FIFO数据长度阈值Full_Len、Almost_Full_Len、Empty_Len、Almost_Empt_Len通过管理接口进行配置。
6.根据权利要求5所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：所述FIFO数据读写端口位宽均设定为8bit，深度最大为65536，同时引出缓存状态信号供主机端进行流控。
7.根据权利要求1所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：所述Tx/Rx两端LVDS接口Lane宽度可以配置成1，2，4，8中任意两个组合，当Lane宽度存在差异时，通过控制Rx端FIFO不同读取时序的组合使Tx端Data Lane输出正确的数据。
8.根据权利要求7所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：当Tx/Rx两端所接设备存在总数据带宽差异时，需要时钟生成与缓存模块配合，同时主设备端应监测FIFO状态指示IO，以防止数据溢出。
9.根据权利要求1所述的一种基于FPGA的LVDS高速数据交换机，其特征在于：所述LVDS设备接口中低频的随路参考时钟，由路由交换网络输出至其专有的PLL，以产生x4或者x5倍频的参考时钟，该参考时钟将作用于当前接口的端口组件如SERDES、Encoder、Decoder、CDA、CGA和端口数据FIFO等，若LVDS主从接口存在Lane宽度差异，则时钟需要根据相应比例，进行分频或者倍频，以匹配两端数据收发速率。
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| CN202211656105.3A CN115809210A (zh) | 2022-12-22 | 2022-12-22 | 一种基于fpga的lvds高速数据交换机 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116126763A (zh) * | 2023-04-17 | 2023-05-16 | 苏州浪潮智能科技有限公司 | 总线互联系统、数据处理方法、装置、电子设备及介质 |
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2022
- 2022-12-22 CN CN202211656105.3A patent/CN115809210A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116126763A (zh) * | 2023-04-17 | 2023-05-16 | 苏州浪潮智能科技有限公司 | 总线互联系统、数据处理方法、装置、电子设备及介质 |
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