CN103164370B - 一种高速局部总线访问控制接口模块 - Google Patents

Abstract

一种高速局部总线访问控制接口模块，该接口模块固化在FPGA内，负责转发高速数据。准备发送数据时，调用本地总线仲裁模块，确定总线的状态，通过控制总线实现写使能，然后通过地址总线确定传送给外部芯片数据的地址，通过数据总线将第一数据发送给外部芯片；准备接收第三数据时；调用本地总线仲裁模块，确定总线的状态，通过控制总线实现读使能，调用数据接收模块通过数据总线实现第三数据接收。该接口模块有利于简化系统设计，节省硬件板卡空间，缩小产品体积，减少功耗；该接口模块可以固化在FPGA芯片中，增强了安全性；可以与FPGA芯片中的其他模块进行片内通信，不但简化了相关模块的设计复杂度，而且提高了运行速度，使用方便。

Description

一种高速局部总线访问控制接口模块

技术领域

本发明涉及通讯领域，特别涉及一种高速局部总线访问控制接口模块。

背景技术

当前很多高速芯片采用MCU访问控制时，由于MCU操作系统的非专用性，使得对资源的利用率不能达到最佳的效果。其次，在需要硬加密的情况下，还需要将MCU的软件数据再次流经加密硬件才能完成要求。而这两个步骤的实现都可以由FPGA芯片独立完成。此模块就是这样的一个产物，它采用FPGA硬件设计，利用IP(IntellectualProperty)固核技术完成对片外芯片的访问，同时可以方便自然的将本模块架构在硬加密模块之上。

发明人在实现本发明的过程中，发现现有技术中至少存在以下缺点和不足：

在需要硬加密背景的高速接口设计中，特别是，吉比特以太网设计中，现有的接口设计不但占用了较多的硬件板卡空间，增加了系统的功耗，提高了生产成本，而且降低了数据传输速率，还增加了数据传输的中间流程，增加了出错。

发明内容

本发明提供了一种高速局部总线访问控制接口模块，该电路减少了硬件板卡空间，降低了系统功耗和成本，详见下文描述：

一种高速局部总线访问控制接口模块，所述接口模块固化在FPGA内，包括：全局时钟生成模块、寄存器初始化模块、数据接收模块、数据发送模块、本地总线仲裁模块、本地总线三态接口模块、接收使能模块、发送使能模块、信号整合模块；

所述全局时钟生成模块对板载晶振时钟进行倍频和锁相的处理，生成时钟信号；所述寄存器初始化模块在使用读写操作之前进行相关寄存器的初始化设置；

第一数据发送时，调用所述发送使能模块，确定是否进行所述第一数据发送；当所述数据接收模块正在接收第二数据时，所述数据发送模块进入等待状态，将第一数据存入缓存，当总线令牌被释放后，所述数据发送模块占用所述总线令牌，准备发送所述第一数据；调用所述本地总线仲裁模块，确定总线的状态，通过控制总线实现写使能，然后通过地址总线确定传送给外部芯片数据的地址，通过数据总线将所述第一数据发送给外部芯片；

第三数据接收时，调用所述接收使能模块，确定是否进行所述第三数据接收；当所述数据发送模块正在发送第四数据时，所述数据接收模块进入等待状态，当所述总线令牌被释放后，所述数据接收模块占用所述总线令牌，准备接收所述第三数据；调用所述本地总线仲裁模块，确定总线的状态，通过所述控制总线实现读使能，调用所述数据接收模块通过所述数据总线实现第三数据接收；

所述信号整合模块实时掌握各个方向数据的传输情况，并将信号实时汇报给所述本地总线三态接口模块，实现与外界芯片的通信。

所述地址总线为16位、所述数据总线为32位以及所述控制总线为8位。所述接口模块通过对应IO口连接MAC芯片。所述MAC芯片具体为：AX88180芯片。

本发明提供的技术方案的有益效果是：

1)该接口模块通过FPGA芯片实现对AX88180的访问，比采用MCU对AX88180的访问速度快，能够最大限度的发挥MAC芯片的性能，达到最佳用户体验；

2)有利于简化系统设计，节省硬件板卡空间，缩小产品体积，减少功耗；该接口模块可以固化在FPGA芯片中，增强了安全性；

3)可以与FPGA芯片中的其他模块进行片内通信，不但简化了相关模块的设计复杂度，而且提高了运行速度；

4)使用方便，设计人员可以像操作SRAM一样访问该接口模块。

附图说明

图1为一种高速局部总线访问控制接口模块的外部引脚示意图；

图2为一种高速局部总线访问控制接口模块的功能框图；

图3为一种高速局部总线访问控制接口模块的内部电气连接图。

附图中所列部件列表如下所示：

1：全局时钟生成模块；2：寄存器初始化模块；

3：数据接收模块；4：数据发送模块；

5：本地总线仲裁模块；6：本地总线三态接口模块；

7：接收使能模块；8：发送使能模块；

9：信号整合模块。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

基于VerilogHDL的本地总线接口设计，本地总线上的数据读写分为同步模式和异步模式。在同步模式下，需要一个外部时钟信号供接收端和发送端共用，利用时钟信号的上升沿对数据进行采样；异步传输模式下，不使用时钟信号对数据进行采样(芯片内部还是需要有系统参考时钟来产生时序的)，而是利用片选信号CS、写使能信号WE和读使能信号OE对数据进行采样。

IEEE802.3-CSMA/CD标准及千兆以太网协议；此处涉及数据链路层协议，因此可以分成两个部分：LLC和MAC。LLC子层与所用介质、介质访问方法无关；MAC子层和介质密切相关。MAC层：发送时成帧；接收时拆帧，实现和维护MAC协议，比特差错检测，寻址；处理与媒体接入相关的问题。LLC层的主要功能：链路层逻辑连接的管理，提供与高层的接口，差错控制，给帧加上序号。

该接口模块采用类IP核设计方式，涉及基于XILINXFPGA芯片软IP核设计。软IP核通常是用某种HDL文本提交用户，已经过行为级设计优化和功能验证。IP是微电子技术中的一个新技术，IP内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式：软IP内核(softIPcore)、固IP内核(firmIPcore)和硬IP内核(hardIPcore)。

该接口模块涉及本地局部总线，数据/地址总线。数据总线通常为32位宽，地址总线16位宽。本地局部总线采用半双工模式进行数据传送，在数据传送时需要根据数据的进出方向恰当的进行总线切换。使用时需要将总线的数据和地址分别接到目标器件的数据和地址端口，如连接到低速设备时还需要通过Buffer起来来进行驱动和隔离。

应用实例中涉及IEEE802.3标准千兆以太网MAC层，吉比特级以太网媒体访问控制器。

为了减少硬件板卡空间，降低系统功耗和成本，本发明实例提供了一种高速局部总线访问控制接口模块，参见图1、图2和图3，该接口模块固化在FPGA内，包括：全局时钟生成模块1、寄存器初始化模块2、数据接收模块3、数据发送模块4、本地总线仲裁模块5、本地总线三态接口模块6、接收使能模块7、发送使能模块8、信号整合模块9；

全局时钟生成模块1对板载晶振时钟进行倍频和锁相的处理，生成时钟信号；寄存器初始化模块2在使用读写操作之前进行相关寄存器的初始化设置；

第一数据发送时，调用发送使能模块8，确定是否进行第一数据发送；当数据接收模块3正在接收第二数据时，数据发送模块4进入等待状态，将第一数据存入缓存。当总线令牌被释放后，数据发送模块4占用总线令牌，准备发送第一数据；调用本地总线仲裁模块5，确定总线的状态，通过控制总线实现写使能，然后通过地址总线确定传送给外部芯片数据的地址，最后通过数据总线将第一数据发送给外部芯片；

第三数据接收时，调用接收使能模块7，确定是否进行第三数据接收；当数据发送模块4正在发送第四数据时，数据接收模块3进入等待状态，当总线令牌被释放后，数据接收模块3占用总线令牌，准备接收第三数据；调用本地总线仲裁模块5，确定总线的状态，通过控制总线实现读使能，调用数据接收模块3实现第三数据接收。

信号整合模块9实时掌握各个方向数据的传输情况，并将这些信号实时汇报给本地总线三态接口模块6，实现与外界芯片的通信。

具体实现时，当实现地址和数据发送时，都需要调用数据发送模块4将数据发送给外部芯片。数据接收模块3根据中断方式的不同进行相应的处理，主要进行读中断的处理操作，然后将数据发送给上层系统。

其中，寄存器初始化模块2根据外部芯片的需要，在使用读写操作之前进行相关寄存器的初始化设置。将片外芯片的相关寄存器按照一定时序和顺序完成相应的寄存器赋值操作。在此过程中，设置顺序十分重要，因为一些寄存器的地址存储在另一些寄存器里，或者某个寄存器的设置可以改变另外一个寄存器的状态。

具体实现时，由于外部芯片的本地总线属于半双工模式结构，因此读写操作不能同时进行（即数据接收模块3和数据发送模块4不能同时工作）。当数据接收模块3接收数据时，数据发送模块4进入等待，将数据存入缓存；当数据发送模块4发送数据时，数据接收模块3进入等待，将数据存入缓存。

其中，本地总线仲裁模块5在整个工程中均对外留有访问接口总线，这些接口在外部芯片看来应该只有一套，因此需要将这些数据总线、地址总线和控制总线合并成一组本地三态总线。

在主频100MHz驱动时钟下，瞬时数据传输速度可达533Mbit/s，对外具有16位地址总线、32位数据总线和8位控制总线，在FPGA芯片中应用，能实现对那些符合本地总线访问接口的芯片和设备模块的高速控制访问。对于FPGA芯片内部的其他模块，其具有全双工的数据收发接口，数据发送和接收端口分别为32位；1520字节的发送数据包缓冲BUFFER。

具体实现时，该接口模块适用于许多本地高速设备的访问控制，将原来只能由MCU完成的工作使用FPGA芯片来实现，进而提高设备资源的使用效率

其中，该接口模块与MAC芯片的对应接口相连，可以方便的实现千兆以太网的数据链路层。具体实现时，MAC芯片优选为AX88180芯片，AX88180的读写控制及总线仲裁符合该接口模块的总线仲裁机制，FPGA芯片可以直接引用该接口模块，然后采用类SRAM方式进行AX88180的访问。

在FPGA芯片设计中需要该接口模块时，直接引入即可像访问SRAM一样对其访问。参见表1，该接口模块的I/O介绍：

表1

即，通过该接口模块实现了与MAC芯片之间的高速传输，且该接口模块可以直接固化在FPGA中，节省了硬件板卡的空间等，方便了与FPGA内部其他模块或电路之间的通讯，提高了运行速度，满足了实际应用中的多种需要。

本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种高速局部总线访问控制接口模块，其特征在于，所述高速局部总线访问控制接口模块固化在FPGA内，所述高速局部总线访问控制接口模块采用类IP核设计方式，包括：全局时钟生成模块、寄存器初始化模块、数据接收模块、数据发送模块、本地总线仲裁模块、本地总线三态接口模块、接收使能模块、发送使能模块、信号整合模块；

所述全局时钟生成模块对板载晶振时钟进行倍频和锁相的处理，生成时钟信号；所述寄存器初始化模块在使用读写操作之前进行相关寄存器的初始化设置；

第一数据发送时，调用所述发送使能模块，确定是否进行所述第一数据发送；当所述数据接收模块正在接收第二数据时，所述数据发送模块进入等待状态，将第一数据存入缓存，当总线令牌被释放后，所述数据发送模块占用所述总线令牌，准备发送所述第一数据；调用所述本地总线仲裁模块，确定总线的状态，通过控制总线实现写使能，然后通过地址总线确定传送给外部芯片数据的地址，通过数据总线将所述第一数据发送给外部芯片；

第三数据接收时，调用所述接收使能模块，确定是否进行所述第三数据接收；当所述数据发送模块正在发送第四数据时，所述数据接收模块进入等待状态，当所述总线令牌被释放后，所述数据接收模块占用所述总线令牌，准备接收所述第三数据；调用所述本地总线仲裁模块，确定总线的状态，通过所述控制总线实现读使能，调用所述数据接收模块通过所述数据总线实现第三数据接收；

所述信号整合模块实时掌握各个方向数据的传输情况，并将信号实时汇报给所述本地总线三态接口模块，实现与外界芯片的通信；

其中，所述地址总线为16位、所述数据总线为32位以及所述控制总线为8位；

其中，所述高速局部总线访问控制接口模块通过对应IO口连接MAC芯片；

其中，所述MAC芯片具体为：AX88180芯片。