CN108449287A - Fc交换机芯片体系架构 - Google Patents

Fc交换机芯片体系架构 Download PDF

Info

Publication number
CN108449287A
CN108449287A CN201611140790.9A CN201611140790A CN108449287A CN 108449287 A CN108449287 A CN 108449287A CN 201611140790 A CN201611140790 A CN 201611140790A CN 108449287 A CN108449287 A CN 108449287A
Authority
CN
China
Prior art keywords
processor
chip
port module
module
monitoring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611140790.9A
Other languages
English (en)
Inventor
田泽
王玉欢
杨海波
李攀
霍卫涛
刘宁宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Aeronautics Computing Technique Research Institute of AVIC
Original Assignee
Xian Aeronautics Computing Technique Research Institute of AVIC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Aeronautics Computing Technique Research Institute of AVIC filed Critical Xian Aeronautics Computing Technique Research Institute of AVIC
Priority to CN201611140790.9A priority Critical patent/CN108449287A/zh
Publication of CN108449287A publication Critical patent/CN108449287A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/35—Switches specially adapted for specific applications
    • H04L49/356—Switches specially adapted for specific applications for storage area networks
    • H04L49/357—Fibre channel switches
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H04L47/62—Queue scheduling characterised by scheduling criteria
    • H04L47/625—Queue scheduling characterised by scheduling criteria for service slots or service orders
    • H04L47/6275—Queue scheduling characterised by scheduling criteria for service slots or service orders based on priority

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Multi Processors (AREA)

Abstract

本发明属于集成电路设计技术领域，涉及一种FC交换机芯片体系架构。本电路是一种含有片上处理器的SoC电路，其特征在于，该体系架构包括片上处理器及通用处理单元模块(1)、本地资源模块(2)、通信端口模块(3)、监控端口模块(4)、处理器端口模块(5)。本FC交换机芯片体系架构电路端口数可配置、芯片架构可重构，有效的将处理器和交换机融合，达到降低体积功耗、提高可靠性的目的。

Description

FC交换机芯片体系架构
技术领域
本发明属于集成电路设计技术，涉及一种FC交换机芯片体系架构。
背景技术
FC网络具有高带宽、低延迟和高可靠等特点，较好的满足了航空电子系统的应用需求。FC交换机芯片是构建FC网络的必备要素之一。传统的FPGA板级交换机多采用子卡堆叠方式，构成中体积大、可靠性低，并且处理器和交换机分离问题，且连接复杂。
发明内容
发明目的：为了解决上述传统的FPGA板级交换机构成中体积大、可靠性低，并且处理器和交换机分离的问题，根据新一代飞机对FC网络交换组件的要求，提出一种FC交换机芯片体系架构，将一块处理器板与一块基于FPGA实现的FC交换模块整合成具有数据处理和FC交换功能的芯片。
技术方案：
一种FC交换机的体系架构，包括片上处理器及通用处理单元模块1、本地资源模块2、通信端口模块3、监控端口模块4、处理器端口模块5；
所述本地资源模块2用于响应片上处理器及通用处理单元1的配置请求，配置完成后供通信端口模块3、监控端口模块4、处理器端口模块5在通信和监控工作中使用；
所述通信端口模块3，具备无阻交换能力，满足多端口并发无阻交换，支持多种优先级的帧交换，具有n+1个多路复用器，实现n+1路开关的功能，支持通信端口模块3中多个通信端口和处理器端口模块5中多个处理器端口模块的同时访问；
所述监控端口模块4用于对通信端口模块3中任意一个端口进行监控，支持全双工线速监控，支持输入监控、输出监控、消息ID监控三种监控模式；
所述处理器端口模块5用于通信端口模块3中各路通信端口的FC帧接收以及监控端口模块4中各路监控端口ELS帧收发。
所述的片上处理器及通用处理单元1包括，片上处理器101，连接在片上处理器101上的矢量中断控制器102、交叉开关103，连接在PLB总线1上的以太网接口104、第一片内SRAM及控制器105、SDRAM控制器106、PLB2OPB桥107，连接在PLB总线0上的交叉开关103、PLB2OPB桥107、第二片内SRAM及控制器108，连接在OPB总线0上的串口控制器109、定时器110、外部总线控制器111、通用输入输出112、I2C控制器113、看门狗114、OPB仲裁器115；
嵌入式处理器101为PowerPC系列处理器或其他功能、性能类似的处理器，外部总线控制器111提供片外存储器的异步接口，用于加载片上处理器的启动程序，处理器被启动后，将需要执行的处理器指令通过PLB总线1存放到第一片内SRAM及控制器105上，将需要处理的数据通过PLB总线0存放到第二片内SRAM及控制器108上，SDRAM控制器106及其连接的SDRAM存储器是对上述片内SRAM及控制器105和108的扩展，在片内SRAM存储空间不足时可将需要存储的指令或数据存储到SDRAM控制器106连接的SDRAM存储器上。OPB总线0和PLB总线1之间使用PLB2OPB桥107进行连接，实现PLB总线1和OPB总线0的数据交互，芯片的中断通过矢量中断控制器102上报给片上处理器101，以太网接口104一端与PLB1相连，一端与芯片外的PHY相连，从以太网接口加载FC网络配置信息到片上处理器101，串口控制器109将来自外设或调制解调器的串行数据进行串－并转换，或者将来自片上处理器101的并行数据进行并－串转换，定时器110给片上处理器101提供精确定时资源，通用输入输出模块112通过OPB接口来与片上处理器101和其它内部逻辑收发数据，I2C控制器113为OPB总线与I2C串行总线之间的高速可编程接口，看门狗114模块为芯片提供一种运行状态监控机制，OPB仲裁器115为片上OPB总线输入请求信号的仲裁。
所述的本地资源模块2包括，PLB2Local接口201、配置寄存器及缓冲区202，PLB2Local接口201将PLB总线0的接口时序转换为本地寄存器及存储器接口时序，通过该接口进行配置寄存器及缓冲区202的访问。
所述的通信端口模块3具有n+1路通信端口，所述的通信端口模块3包括Crossbar301，即包括n+1个FC帧接收发送控制模块，n+1路FC MAC，n+1路SerDes。
通信端口模块3通过n+1个SerDes 304进行光纤通道的原语信号和原语序列的发送与接收，n+1个FC MAC 303处理光纤通道的原语信号和原语序列实现FC端口状态机，并对接收的数据帧进行解析、封装，FC帧接收发送控制302根据每个帧的类型以及优先级进行数据帧的发送和接受，通信端口模块3具备无阻交换能力，满足多端口并发无阻交换，其中交换结构CrossBar 301具有n+1个多路复用器，支持通信端口模块3中多个通信端口和处理器端口模块5中多个处理器端口模块的同时访问；
所述的监控端口模块4包括监控端口0控制401、FC MAC 0 402、SerDes0 403、监控端口m控制404、FC MAC m 405、SerDes0 406。
监控端口模块4用于对通信端口模块3中任意一个通信端口进行监控，支持全双工线速监控，支持输入监控、输出监控、消息ID监控三种监控模式，同时，监控端口还支持处理器端口模块5的端口帧的发送，以及对来自嵌入式处理器101的帧进行过滤，将接收到嵌入式处理器101的ELS帧提交到处理器端口模块5。
所述的处理器端口模块5通过片上处理器101发送自定义的一组ELS帧到通信端口模块3以及监控端口模块4；接收通信端口模块3和监控端口模块4转发的FC帧，以供片上处理器101进行解析。
有益效果：
本发明属于计算机硬件技术，涉及一种FC交换机芯片体系架构，其有益效果在于，提出了一种高效的电路结构，将一块处理器板与一块基于FPGA实现的FC交换模块整合成具有数据处理和FC交换功能的芯片，能够解决包括片上处理器及通用处理单元模块、本地资源模块、通信端口模块、监控端口模块、处理器端口模块的FC交换机芯片设计问题，并且满足航电系统中的数据传输效率，有效的将处理器和交换机融合，达到降低体积功耗、提高可靠性的目的。该架构是研制端口数可配置、可重构FC交换机核心芯片的基础，有效的将处理器和交换机融合，达到降低体积功耗、提高可靠性的目的。
附图说明
图1是本发明一种FC交换机芯片体系架构的电路结构图。
具体实施方式
下面结合附图和实施例对本发明做进一步描述：
如图1所示。本发明属于计算机硬件技术，涉及一种FC交换机芯片体系架构，芯片内部包含片上处理器及通用处理单元模块1、本地资源模块2、通信端口模块3、监控端口模块4、处理器端口模块5；
所述片上嵌入式处理器及通用处理单元1所述片上嵌入式处理器及通用处理单元1中的嵌入式处理器为PowerPC460、PowerPC470以及类似处理器，采用CoreConnect总线互联。PLB0、PLB1总线采用128位数据宽度；OPB总线采用64位或者32位数据宽度；PLB0总线与OPB总线之间采用总线桥接器实现；
所述本地资源模块2用于响应片上处理器及通用处理单元1的配置请求，配置完成后供通信端口模块3、监控端口模块4、处理器端口模块5在通信和监控工作中使用；
所述通信端口模块3，具备无阻交换能力，满足多端口并发无阻交换，支持多种优先级的帧交换，具有n+1个多路复用器，实现n+1路开关的功能，支持通信端口模块3中多个通信端口和处理器端口模块5中多个处理器端口模块的同时访问；
所述监控端口模块4用于对通信端口模块3中任意一个端口进行监控，支持全双工线速监控，支持输入监控、输出监控、消息ID监控三种监控模式；
所述处理器端口模块5用于通信端口模块3中各路通信端口的FC帧接收以及监控端口模块4中各路监控端口ELS帧收发。
所述的片上处理器及通用处理单元1包括，片上处理器101，连接在片上处理器101上的矢量中断控制器102、交叉开关103，连接在PLB总线1上的以太网接口104、第一片内SRAM及控制器105、SDRAM控制器106、PLB2OPB桥107，连接在PLB总线0上的交叉开关103、PLB2OPB桥107、第二片内SRAM及控制器108，连接在OPB总线0上的串口控制器109、定时器110、外部总线控制器111、通用输入输出112、I2C控制器113、看门狗114、OPB仲裁器115；
嵌入式处理器101为PowerPC系列处理器或其他功能、性能类似的处理器，外部总线控制器111提供片外存储器的异步接口，用于加载片上处理器的启动程序，处理器被启动后，将需要执行的处理器指令通过PLB总线1存放到第一片内SRAM及控制器105上，将需要处理的数据通过PLB总线0存放到第二片内SRAM及控制器108上，SDRAM控制器106及其连接的SDRAM存储器是对上述片内SRAM及控制器105和108的扩展，在片内SRAM存储空间不足时可将需要存储的指令或数据存储到SDRAM控制器106连接的SDRAM存储器上。OPB总线0和PLB总线1之间使用PLB2OPB桥107进行连接，实现PLB总线1和OPB总线0的数据交互，芯片的中断通过矢量中断控制器102上报给片上处理器101，以太网接口104一端与PLB1相连，一端与芯片外的PHY相连，从以太网接口加载FC网络配置信息到片上处理器101，串口控制器109将来自外设或调制解调器的串行数据进行串－并转换，或者将来自片上处理器101的并行数据进行并－串转换，定时器110给片上处理器101提供精确定时资源，通用输入输出模块112通过OPB接口来与片上处理器101和其它内部逻辑收发数据，I2C控制器113为OPB总线与I2C串行总线之间的高速可编程接口，看门狗114模块为芯片提供一种运行状态监控机制，OPB仲裁器115为片上OPB总线输入请求信号的仲裁。
所述的本地资源模块2包括，PLB2Local接口201、配置寄存器及缓冲区202，PLB2Local接口201将PLB总线0的接口时序转换为本地寄存器及存储器接口时序，通过该接口进行配置寄存器及缓冲区202的访问。
配置完成的寄存器和存储器在通信端口模块3、监控端口模块4、处理器端口模块5工作时使用；
所述的通信端口模块3具有n+1路通信端口，所述的通信端口模块3包括Crossbar301，即包括n+1个FC帧接收发送控制模块，n+1路FC MAC，n+1路SerDes。
通信端口模块3通过n+1个SerDes 304进行光纤通道的原语信号和原语序列的发送与接收，n+1个FC MAC 303处理光纤通道的原语信号和原语序列实现FC端口状态机，并对接收的数据帧进行解析、封装，FC帧接收发送控制302根据每个帧的类型以及优先级进行数据帧的发送和接受，通信端口模块3具备无阻交换能力，满足多端口并发无阻交换，其中交换结构CrossBar 301具有n+1个多路复用器，支持通信端口模块3中多个通信端口和处理器端口模块5中多个处理器端口模块的同时访问；
所述的监控端口模块4包括监控端口0控制401、FC MAC 0 402、SerDes0 403、监控端口m控制404、FC MAC m 405、SerDes0 406。
监控端口模块4用于对通信端口模块3中任意一个通信端口进行监控，支持全双工线速监控，支持输入监控、输出监控、消息ID监控三种监控模式，同时，监控端口还支持处理器端口模块5的端口帧的发送，以及对来自嵌入式处理器101的帧进行过滤，将接收到嵌入式处理器101的ELS帧提交到处理器端口模块5。
所述的处理器端口模块5通过片上处理器101发送自定义的一组ELS帧到通信端口模块3以及监控端口模块4；接收通信端口模块3和监控端口模块4转发的FC帧，以供片上处理器101进行解析。

Claims (6)

1.一种FC交换机芯片的体系架构，其特征在于，包括片上处理器及通用处理单元模块(1)、本地资源模块(2)、通信端口模块(3)、监控端口模块(4)、处理器端口模块(5)；
所述本地资源模块(2)用于响应片上处理器及通用处理单元(1)的配置请求，配置完成后供通信端口模块(3)、监控端口模块(4)、处理器端口模块(5)在通信和监控工作中使用；
所述通信端口模块(3)，具备无阻交换能力，满足多端口并发无阻交换，支持多种优先级的帧交换，具有n+1个多路复用器，实现n+1路开关的功能，支持通信端口模块(3)中多个通信端口和处理器端口模块(5)中多个处理器端口模块的同时访问；
所述监控端口模块(4)用于对通信端口模块(3)中任意一个端口进行监控，支持全双工线速监控，支持输入监控、输出监控、消息ID监控三种监控模式；
所述处理器端口模块(5)用于通信端口模块(3)中各路通信端口的FC帧接收以及监控端口模块(4)中各路监控端口ELS帧收发。
2.如权利要求1所述的一种FC交换机芯片的体系架构，其特征在于，所述的片上处理器及通用处理单元(1)包括，片上处理器(101)，连接在片上处理器(101)上的矢量中断控制器(102)、交叉开关(103)，连接在PLB总线1上的以太网接口(104)、第一片内SRAM及控制器(105)、SDRAM控制器(106)、PLB2OPB桥(107)，连接在PLB总线0上的交叉开关(103)、PLB2OPB桥(107)、第二片内SRAM及控制器(108)，连接在OPB总线0上的串口控制器(109)、定时器(110)、外部总线控制器(111)、通用输入输出(112)、I2C控制器(113)、看门狗(114)、OPB仲裁器(115)；
嵌入式处理器(101)为PowerPC系列处理器或其他功能、性能类似的处理器，外部总线控制器(111)提供片外存储器的异步接口，用于加载片上处理器的启动程序，处理器被启动后，将需要执行的处理器指令通过PLB总线1存放到第一片内SRAM及控制器(105)上，将需要处理的数据通过PLB总线0存放到第二片内SRAM及控制器(108)上，SDRAM控制器(106)及其连接的SDRAM存储器是对上述片内SRAM及控制器(105)和(108)的扩展，在片内SRAM存储空间不足时可将需要存储的指令或数据存储到SDRAM控制器(106)连接的SDRAM存储器上。OPB总线0和PLB总线1之间使用PLB2OPB桥(107)进行连接，实现PLB总线1和OPB总线0的数据交互，芯片的中断通过矢量中断控制器(102)上报给片上处理器(101)，以太网接口(104)一端与PLB1相连，一端与芯片外的PHY相连，从以太网接口加载FC网络配置信息到片上处理器(101)，串口控制器(109)将来自外设或调制解调器的串行数据进行串－并转换，或者将来自片上处理器(101)的并行数据进行并－串转换，定时器(110)给片上处理器(101)提供精确定时资源，通用输入输出模块(112)通过OPB接口来与片上处理器(101)和其它内部逻辑收发数据，I2C控制器(113)为OPB总线与I2C串行总线之间的高速可编程接口，看门狗(114)模块为芯片提供一种运行状态监控机制，OPB仲裁器(115)为片上OPB总线输入请求信号的仲裁。
3.如权利要求1所述的一种FC交换机芯片的体系架构，其特征在于，所述的本地资源模块(2)包括，PLB2Local接口(201)、配置寄存器及缓冲区(202)，PLB2Local接口(201)将PLB总线0的接口时序转换为本地寄存器及存储器接口时序，通过该接口进行配置寄存器及缓冲区(202)的访问。
4.如权利要求1所述的一种FC交换机芯片的体系架构，其特征在于，所述的通信端口模块(3)具有n+1路通信端口，所述的通信端口模块(3)包括Crossbar(301)，即包括n+1个FC帧接收发送控制模块，n+1路FC MAC，n+1路SerDes，通信端口模块(3)通过n+1个SerDes(304)进行光纤通道的原语信号和原语序列的发送与接收，n+1个FC MAC(303)处理光纤通道的原语信号和原语序列实现FC端口状态机，并对接收的数据帧进行解析、封装，FC帧接收发送控制(302)根据每个帧的类型以及优先级进行数据帧的发送和接受，通信端口模块(3)具备无阻交换能力，满足多端口并发无阻交换，其中交换结构CrossBar(301)具有n+1个多路复用器，支持通信端口模块(3)中多个通信端口和处理器端口模块(5)中多个处理器端口模块的同时访问。
5.如权利要求1所述的一种FC交换机芯片的体系架构，其特征在于，所述的监控端口模块(4)包括监控端口0控制(401)、FCMAC0(402)、SerDes0(403)、监控端口m控制(404)、FCMAC m(405)、SerDes0(406)。
监控端口模块(4)用于对通信端口模块(3)中任意一个通信端口进行监控，支持全双工线速监控，支持输入监控、输出监控、消息ID监控三种监控模式，同时，监控端口还支持处理器端口模块(5)的端口帧的发送，以及对来自嵌入式处理器(101)的帧进行过滤，将接收到的嵌入式处理器(101)的ELS帧提交到处理器端口模块(5)。
6.如权利要求1所述的一种FC交换机芯片的体系架构，其特征在于，所述的处理器端口模块(5)通过片上处理器(101)发送自定义的一组ELS帧到通信端口模块(3)以及监控端口模块(4)；接收通信端口模块(3)和监控端口模块(4)转发的FC帧，以供片上处理器(101)进行解析。
CN201611140790.9A 2016-12-12 2016-12-12 Fc交换机芯片体系架构 Pending CN108449287A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611140790.9A CN108449287A (zh) 2016-12-12 2016-12-12 Fc交换机芯片体系架构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611140790.9A CN108449287A (zh) 2016-12-12 2016-12-12 Fc交换机芯片体系架构

Publications (1)

Publication Number Publication Date
CN108449287A true CN108449287A (zh) 2018-08-24

Family

ID=63190466

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611140790.9A Pending CN108449287A (zh) 2016-12-12 2016-12-12 Fc交换机芯片体系架构

Country Status (1)

Country Link
CN (1) CN108449287A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112540949A (zh) * 2020-12-17 2021-03-23 北京航天测控技术有限公司 一种数据传输系统
CN113660558A (zh) * 2021-07-29 2021-11-16 中国人民解放军战略支援部队信息工程大学 一种基于fc交换芯片的时间同步延迟补偿装置及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060020725A1 (en) * 2004-07-20 2006-01-26 Dropps Frank R Integrated fibre channel fabric controller
CN104598420A (zh) * 2014-12-09 2015-05-06 中国航空工业集团公司第六三一研究所 一种1394总线SoC芯片架构
CN105450475A (zh) * 2015-12-07 2016-03-30 中国航空工业集团公司西安航空计算技术研究所 一种fc交换机测试设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060020725A1 (en) * 2004-07-20 2006-01-26 Dropps Frank R Integrated fibre channel fabric controller
CN104598420A (zh) * 2014-12-09 2015-05-06 中国航空工业集团公司第六三一研究所 一种1394总线SoC芯片架构
CN105450475A (zh) * 2015-12-07 2016-03-30 中国航空工业集团公司西安航空计算技术研究所 一种fc交换机测试设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
卢钰林: "《中国优秀硕士学位论文全文数据库（电子期刊）》", 31 March 2016 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112540949A (zh) * 2020-12-17 2021-03-23 北京航天测控技术有限公司 一种数据传输系统
CN113660558A (zh) * 2021-07-29 2021-11-16 中国人民解放军战略支援部队信息工程大学 一种基于fc交换芯片的时间同步延迟补偿装置及方法

Similar Documents

Publication Publication Date Title
US11971446B2 (en) Interface system for interconnected die and MPU and communication method thereof
US9882839B2 (en) Zero-latency network on chip (NoC)
CN100574200C (zh) 具有硬件加速功能的智能以太网卡
CN110347635A (zh) 一种基于多层总线的异构多核微处理器
US20190266088A1 (en) Backbone network-on-chip (noc) for field-programmable gate array (fpga)
CN103218337B (zh) 基于wishbone总线实现主与主、从与从通信的片上系统和方法
CN109308283A (zh) 一种SoC片上系统及其外设总线切换方法
CN103136163B (zh) 可配置实现fc-ae-asm和fc-av协议的协议处理器芯片
CN103257946A (zh) 一种紧耦合多控存储系统控制器之间的高速互联方法
US20040151200A1 (en) Method and system for optimizing UTOPIA CLAV polling arbitration
Attia et al. Network interface sharing for SoCs based NoC
CN110635985A (zh) 一种FlexRay-CPCIe通信模块
Abdelfattah et al. Design and applications for embedded networks-on-chip on FPGAs
KR20240024188A (ko) 네트워크 인터페이스 디바이스
CN114679423B (zh) 一种面向流控机制的无死锁可扩展互连裸芯架构
CN114746853A (zh) 存储器与分布式计算阵列之间的数据传输
CN108449287A (zh) Fc交换机芯片体系架构
CN109582622A (zh) 基于三维Mesh片上网络的双链路互连架构
Wächter et al. HeMPS-S: A homogeneous NoC-based MPSoCs framework prototyped in FPGAs
Nüssle et al. An FPGA-based custom high performance interconnection network
CN103744817B (zh) 用于Avalon总线向Crossbar总线的通讯转换桥设备及其通讯转换方法
WO2015149329A1 (zh) 一种现场可编程门阵列及通信方法
Nambinina et al. Extension of the lisnoc (network-on-chip) with an axi-based network interface
Seifi et al. A clustered NoC in group communication
Hsu et al. Design of a dual-mode noc router integrated with network interface for amba-based ips

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180824

RJ01 Rejection of invention patent application after publication