CN114153775A - 一种基于AXI总线的FlexRay控制器 - Google Patents
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Abstract
本发明公开了一种基于AXI总线的FlexRay控制器，包括：AXI协议模块、CHI协议模块、BMIF模块、通信控制器、时钟交叉单元、PE协议引擎，CHI总线转换为AXI总线协的转换接口，包括逻辑控制模块、内部缓存FIFO模块、协议转换控制模块。本发明的优点是形成基于AXI总线的FlexRay控制器标准IP，利用该IP可以直接与SoC中AXI总线相接，使用时可以挂接于基于AXI总线的SoC电路中，不再需要进行总线协议转换。而且该IP模块设计时考虑了标准的AXI总线协议与传统的CHI协议，可以应用于原PowerPC处理器领域，也可应用于ARM处理器领域。
Description
技术领域
本发明涉及属于SoC片上系统技术领域，尤其涉及一种基于AXI总线的FlexRay控制器。
背景技术
FlexRay是新一代的高性能总线，相比于CAN总线，具有更灵活的数据通信，更快的数据速率，更全面的拓扑选择和更好的容错运算等特点，目前已广泛应用于车载控制领域。汽车网络控制系统的安全很重要，而网络拓扑结构在汽车网络中具有很重要的影响。FlexRay总线提供灵活的配置，可支持各种拓扑，如总线、星型和混合拓扑，FlexRay利用两条独立的物理线路进行通信，每条的数据速率为lOMbps，两条通信线路主要用来实现冗余，因此消息传输具有容错能力，也可利用两条线路来传输不同消息，这样数据吞吐量可加倍。因此FlexRay总线为下一代的车内控制系统提供所需的速度和可靠性。
AXI(Advanced eXtensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。AXI特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。
目前FlexRay总线控制器应用越来越广泛，但主要集成于NXP公司的几款PowerPC处理器中，采用的是基于CHI(Controller Host Interface)总线接口协议，支持HCS12(HCS12 family of microcontrollers)、MPC(MPC5xx and MPC55xx familymicrocontrollers)、AMI(Asynchronous Memory Interface)等类型，还未见有基于AXI总线接口的FlexRay控制器，如果要集成于AXI接口的SoC中，还需进行接口协议转换，应用不方便，特别是随着ARM处理器的广泛应用，内部采用的均为AXI总线，因此设计一款基于AXI总线的FlexRay控制器，使其可以方便集成于高性能SoC中，特别是基于ARM处理器的应用领域。
发明内容
本发明目的是：提供一种基于AXI总线的FlexRay控制器，可以方便集成于基于AXI总线的SoC片上系统中，特别是基于ARM处理器的应用领域。
本发明的技术方案是：
一种基于AXI总线的FlexRay控制器，包括：
AXI协议模块，提供AXI总线协议的配置、读写时序和状态，实现AXI总线协议；
CHI协议模块，提供主机访问模块的配置、控制和状态寄存器，以及消息缓冲区配置、控制和状态寄存器；
BMIF模块，作为总线接口管理单元，实现对FlexRay内存的访问；
通信控制器，将接收到的帧和要发送的帧的帧头和有效负载数据存储在FlexRay内存区；
时钟交叉单元，实现从总线时钟域到PE时钟域的信号交叉，从PE时钟域到PE时钟域的信号穿越，实现PE和总线时钟域的异步；
PE协议引擎，包括两个Channel通道、时间控制单元TCU、序列引擎SEQ，两个Channel通道分别构成发送单元和接收单元，用于发送和接收数据帧，时间控制单元TCU负责维护FlexRay网络的全局时钟同步，PE的整体活动由序列引擎SEQ控制。
优选的，所述CHI总线的接口信号包括CLK、Data[15:0]、Addr[12:1]、BSEL[1:0]、CE、WE、OE信号，其中CLK为工作时钟信号；Data[15:0]为双向数据线；Addr[12:1]为地址线；BSEL[1:0]为字节选择信号；CE为片选信号，低电平有效；WE为写使能信号，低电平有效；OE为读使能信号，低电平有效。
优选的，所述AXI总线的接口信号包括5个通道：写地址通道、写数据通道、写返回通道、读地址通道、读数据通道；写地址通道、写数据通道、写返回通道组成一次写操作；读地址通道、读数据通道组成一次读操作。
优选的，所述CHI总线转换为AXI总线协的转换接口，包括逻辑控制模块，内部缓存FIFO模块、协议转换控制模块。
优选的，所述CHI总线的接口实现AMI、MPC、HCS12三种主机的访问时序控制模块，通过BSEL信号的选择，切换到相应的主机时序；AXI接口支持单向通道体系结构、多项数据的交换、独立的地址和数据通道，能够对每一个通道进行单独优化，实现标准的AXI协议。
优选的，所述逻辑控制模块实现CHI接口协议与AXI接口协议的转换，实现两个协议间数据的双向传输；所述内部缓存FIFO模块存储CHI接口协议与AXI接口协议转换时产生的数据；所述协议转换控制模块实现CHI接口协议和AXI接口协议转换时所需的控制信号，以及对缓存FIFO进行控制，实现FIFO读、写、擦的功能。
本发明的优点是：
本发明的优点是形成基于AXI总线的FlexRay控制器标准IP，利用该IP可以直接与SoC中AXI总线相接，使用时可以挂接于基于AXI总线的SoC电路中，不再需要进行总线协议转换。而且该IP模块设计时考虑了标准的AXI总线协议与传统的CHI协议，可以应用于原PowerPC处理器领域，也可应用于ARM处理器领域。
附图说明
下面结合附图及实施例对本发明作进一步描述：
图1为本发明的基于AXI总线的FlexRay控制器原理框图；
图2为本发明的CHI协议与AXI协议转换框图。
具体实施方式
本实施例主要设计一种基于AXI总线的FlexRay控制器，形成标准IP，可以方便集成于基于AXI总线的SoC片上系统中，特别是基于ARM处理器的应用领域。本设计的核心是设计一种CHI总线与AXI总线的协议转换接口，通过FlexRay控制器原有的CHI总线转换为AXI总线协议，可以满足满足不同的主机接口协议，使FlexRay控制器轻松实现与AXI总线接口间的通信协议，便于CPU通过AXI总线进行访问。
如图1所示，本发明所提出的一种基于AXI总线的FlexRay控制器，包括：
AXI协议模块，提供AXI总线协议的配置、读写时序和状态，实现AXI总线协议；
CHI协议模块，提供主机访问模块的配置、控制和状态寄存器，以及消息缓冲区配置、控制和状态寄存器；
BMIF模块，作为总线接口管理单元，实现对FlexRay内存的访问；
通信控制器，将接收到的帧和要发送的帧的帧头和有效负载数据存储在FlexRay内存区；
时钟交叉单元，实现从总线时钟域到PE时钟域的信号交叉，从PE时钟域到PE时钟域的信号穿越，实现PE和总线时钟域的异步；
PE协议引擎，包括两个Channel通道、时间控制单元TCU、序列引擎SEQ，两个Channel通道分别构成发送单元和接收单元，用于发送和接收数据帧，时间控制单元TCU负责维护FlexRay网络的全局时钟同步，PE的整体活动由序列引擎SEQ控制。
所述CHI总线的接口信号包括CLK、Data[15:0]、Addr[12:1]、BSEL[1:0]、CE、WE、OE信号，其中CLK为工作时钟信号；Data[15:0]为双向数据线；Addr[12:1]为地址线；BSEL[1:0]为字节选择信号；CE为片选信号，低电平有效；WE为写使能信号，低电平有效；OE为读使能信号，低电平有效。
所述AXI总线的接口信号包括5个通道：写地址通道、写数据通道、写返回通道、读地址通道、读数据通道，另外加上两个全局信号时钟CLK和复位RESET；写地址通道、写数据通道、写返回通道组成一次写操作；读地址通道、读数据通道组成一次读操作。通过AXI总线可以与SoC内部总线直接相连。
写地址通道信号如表1所示。
表1
写数据通道信号如表2所示。
表2
写响应通道信号如表3所示。
表3
读地址通道信号如表4所示。
表4
写数据通道信号如表5所示。
表5
由于CHI总线与AXI总线时序不同，无法进行直接通信，因此设计协议转换控制模块，将CHI总线协议转换为AXI总线接口协议。主要将CHI接口的CLK、Data[15:0]、Addr[12:1]、BSEL[1:0]、CE、WE、OE等信号转换成AXI接口的5个通道信号，如图2所示。另外，在协议转换设计时，AXI接口协议也可转换为CHI接口协议，实现两者间的双向传输通道。
图2中，所述CHI总线的接口实现AMI、MPC、HCS12三种主机的访问时序控制模块，通过BSEL信号的选择，切换到相应的主机时序；AXI接口支持单向通道体系结构、多项数据的交换、独立的地址和数据通道，能够对每一个通道进行单独优化，实现标准的AXI协议。
图2中，所述将CHI总线转换为AXI总线协议，包括逻辑控制模块，内部缓存FIFO模块、协议转换控制模块。所述逻辑控制模块实现CHI接口协议与AXI接口协议的转换，实现两个协议间数据的双向传输；所述内部缓存FIFO模块存储CHI接口协议与AXI接口协议转换时产生的数据；所述协议转换控制模块实现CHI接口协议和AXI接口协议转换时所需的控制信号，以及对缓存FIFO进行控制，实现FIFO读、写、擦的功能。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。
Claims (6)
1.一种基于AXI总线的FlexRay控制器，其特征在于，包括：
AXI协议模块，提供AXI总线协议的配置、读写时序和状态，实现AXI总线协议；
CHI协议模块，提供主机访问模块的配置、控制和状态寄存器，以及消息缓冲区配置、控制和状态寄存器；
BMIF模块，作为总线接口管理单元，实现对FlexRay内存的访问；
通信控制器，将接收到的帧和要发送的帧的帧头和有效负载数据存储在FlexRay内存区；
时钟交叉单元，实现从总线时钟域到PE时钟域的信号交叉，从PE时钟域到PE时钟域的信号穿越，实现PE和总线时钟域的异步；
PE协议引擎，包括两个Channel通道、时间控制单元TCU、序列引擎SEQ，两个Channel通道分别构成发送单元和接收单元，用于发送和接收数据帧，时间控制单元TCU负责维护FlexRay网络的全局时钟同步，PE的整体活动由序列引擎SEQ控制。
2.根据权利要求1所述的基于AXI总线的FlexRay控制器，其特征在于，所述CHI总线的接口信号包括CLK、Data[15:0]、Addr[12:1]、BSEL[1:0]、CE、WE、OE信号，其中CLK为工作时钟信号；Data[15:0]为双向数据线；Addr[12:1]为地址线；BSEL[1:0]为字节选择信号；CE为片选信号，低电平有效；WE为写使能信号，低电平有效；OE为读使能信号，低电平有效。
3.根据权利要求2所述的基于AXI总线的FlexRay控制器，其特征在于，所述AXI总线的接口信号包括5个通道：写地址通道、写数据通道、写返回通道、读地址通道、读数据通道；写地址通道、写数据通道、写返回通道组成一次写操作；读地址通道、读数据通道组成一次读操作。
4.根据权利要求3所述的基于AXI总线的FlexRay控制器，其特征在于，所述CHI总线转换为AXI总线协的转换接口，包括逻辑控制模块，内部缓存FIFO模块、协议转换控制模块。
5.根据权利要求4所述的基于AXI总线的FlexRay控制器，其特征在于，所述CHI总线的接口实现AMI、MPC、HCS12三种主机的访问时序控制模块，通过BSEL信号的选择，切换到相应的主机时序；AXI接口支持单向通道体系结构、多项数据的交换、独立的地址和数据通道，能够对每一个通道进行单独优化，实现标准的AXI协议。
6.根据权利要求5所述的基于AXI总线的FlexRay控制器，其特征在于，所述逻辑控制模块实现CHI接口协议与AXI接口协议的转换，实现两个协议间数据的双向传输；所述内部缓存FIFO模块存储CHI接口协议与AXI接口协议转换时产生的数据；所述协议转换控制模块实现CHI接口协议和AXI接口协议转换时所需的控制信号，以及对缓存FIFO进行控制，实现FIFO读、写、擦的功能。
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