CN208969834U - 用于惯性测量系统的通讯控制器和惯性测量系统 - Google Patents

Abstract

本实用新型提供一种用于惯性测量系统的通讯控制器，通讯控制器包括：用于从其他通讯控制器接收数据或向其他通讯控制器发送数据的LVDS收发器、用于将数据按照HDLC协议进行解析或将数据按照HDLC协议进行编码的第一处理器以及第二处理器；所述第二处理器、第一处理器上分别设置有并行数据接口，第二处理器的并行数据接口与第一处理器的并行数据接口相互连接；所述LVDS收发器上设置有LVDS数据接收接口、LVDS数据发送接口，所述LVDS数据接收接口、LVDS数据发送接口均与第一处理器连接。本实用新型还提供一种惯性测量系统。本实用新型有效的解决了惯性测量产品中模块之间高速串行、同步全双工的数据交换需求，提高数据交互的可靠性、稳定性。

Description

用于惯性测量系统的通讯控制器和惯性测量系统

技术领域

本实用新型属于通讯应用技术领域，涉及一种嵌入式通讯控制器，尤其涉及应用于惯性测量系统的嵌入式通讯控制器。

背景技术

惯性测量系统中包括多个单元模块，在实际应用中各个单元模块之间需要进行数据传输。随着惯性测量系统高度综合、高度集成及高度小型化的设计趋势，对惯性测量系统内各单元模块之间数据通讯提出更高的要求，当前，惯性测量系统的各个单元模块之间一般采用高速并行传输，这种传输方式在成本、技术风险和抗电磁干扰方面存在明显不足，惯性测量系统中各个单元模块的并行接口因为有多条并行且紧密的导线，使得时钟频率提高到一定程度时，并行导线之间的相互干扰越来越严重，传输的数据无法恢复。布线长度稍有差异，数据就会以与时钟不同的时序送达，因此惯性测量系统中各个单元模块之间并行传输方式难以实现高速化。另外，在并行传输中增加位宽无疑会导致电路板上的布线数目随之增加，成本随之攀升。而在串行数据通讯方面，若惯性测量系统中各个单元模块采用广泛使用的RS485/422串行接口进行通讯，会使得接口速率低下，难以满足高速传输数据的技术需求。

实用新型内容

本实用新型要解决的问题是针对现有惯性测量系统中各个单元模块之间用高速并行传输在成本、技术风险和抗电磁干扰方面存在不足及采用RS485/422串行通讯接口难以满足惯性测量系统中各个单元模块之间的高速传输数据的要求的问题，提供一种用于惯性测量系统的通讯控制器和惯性测量系统。

为解决上述技术问题，本实用新型采用的技术方案是：一种用于惯性测量系统的通讯控制器，所述通讯控制器包括用于从其他通讯控制器接收数据或向其他通讯控制器发送数据的LVDS收发器、用于将数据按照HDLC协议进行解析或将数据按照HDLC协议进行编码的第一处理器以及第二处理器；所述第二处理器、第一处理器上分别设置有并行数据接口，第二处理器的并行数据接口与第一处理器的并行数据接口相互连接；所述LVDS收发器上设置有LVDS数据接收接口、LVDS数据发送接口，所述LVDS数据接收接口、LVDS数据发送接口均与第一处理器连接。

本实用新型中，通过设置LVDS收发器，使得电气接口结构简单、性能可靠，适合于惯性测量系统中各个单元模块之间的高速数据传输。而且，由于惯性测量系统中两个单元模块之间的LVDS接口采用差分信号对连接方式，因此抗干扰能力强、噪声小，且对于低电平信号的接收能力强。LVDS相对于单端信号具有较高的噪声抑制功能，其较低的电压摆幅允许差分对线具有最高可达上Gbps的高速传输速率，且通过降低供电电压以减少高密度集成电路的功耗，减小芯片内部散热，从而提高芯片的集成度。由于HDLC协议具有强大的差错检测功能和同步传输特点，通过设置第一处理器，且通过对发送的数据按照HDLC协议进行编码、对接收的数据按照HDLC协议进行解码，使得可以保证惯性测量系统中各个单元模块之间可靠的数据传输。本实用新型中，惯性测量系统中各个单元模块之间采用串行方式进行数据传输，避免了并行接口传输带来的各种问题，而第一处理器与第二处理器之间采用并行方式传输数据，使得第一处理器与第二处理器之间也可以实现数据的快速传输。

进一步地，所述LVDS收发器、第一处理器均集成在FPGA芯片上。通过将LVDS收发器、第一处理器均集成在FPGA芯片上，可以使得数据的转换及处理过程都在FPGA内部完成，不易受到外界的干扰，且具有小型化、集成化程度高的优点。

进一步地，所述通讯控制器还包括差分晶振电路和为第一处理器提供时钟信号的锁相环电路，所述差分晶振电路的输出端、锁相环电路的输入端均与LVDS收发器连接。通过设置差分晶振电路，可以为LVDS提供时钟信号，通过锁相环电路可以实现倍频、分频等处理，从而使得锁相环电路的输出信号可以为第一处理器提供时钟信号。

进一步地，所述LVDS收发器、锁相环电路之间连接有参考时钟频率线。

进一步地，所述差分晶振电路为高频差分晶振。

进一步地，所述第一处理器包括控制寄存器、状态寄存器、数据存储器、HDLC协议控制器，所述控制寄存器、状态寄存器、数据存储器均与HDLC协议控制器且均与所述数据存储器连接；所述LVDS收发器上还设置有LVDS时钟接口，所述LVDS数据接收接口、LVDS数据发送接口均与所述HDLC协议控制器连接，所述LVDS时钟接口与锁相环电路连接。所述HDLC协议控制器用于将所述第一数据按照HDLC协议进行解析且用于将所述第二数据按照HDLC协议进行编码。

进一步地，所述数据存储器为FIFO式双口存储器。

进一步地，所述LVDS收发器、第一处理器之间连接有发送时钟信号线、发送数据信号线、接收时钟信号线、接收数据信号线，所述LVDS数据接收接口、LVDS数据发送接口分别通过接收数据信号线、发送数据信号线与第一处理器连接。

进一步地，所述第一处理器、第二处理器之间连接有地址总线、数据总线、读写及片选信号线，所述第二处理器的并行数据接口与第一处理器的并行数据接口通过数据总线进行连接。

本实用新型还提供一种惯性测量系统，所述惯性测量系统包括惯性数据中心处理单元模块、陀螺控制单元模块、加速度计测量单元模块、旋转机构控制单元模块、温度采集单元模块，所述惯性数据中心处理单元模块内、陀螺控制单元模块内、加速度计测量单元模块内、旋转机构控制单元模块内、温度采集单元模块内均设置有如上述任一项所述的通讯控制器，所述陀螺控制单元模块、加速度计测量单元模块、旋转机构控制单元模块、温度采集单元模块与所述惯性数据中心处理单元模块之间均通过各自的通讯控制器进行通信，所述惯性数据中心处理单元模块通过其通讯控制器与设置在惯性测量系统外部的外部用户设备进行通信。由于惯性测量系统中各个单元模块内均设置有通讯控制器，因此可以保证各个单元模块之间数据传输的可靠性和稳定性，且可以实现数据的高速传输。

本实用新型具有的优点和积极效果是：本实用新型有效的解决了惯性测量产品中模块之间高速串行、同步全双工的数据交换需求，提高数据交互的可靠性和稳定性；数据的转换及处理过程在FPGA内部完成，不易受到外界的干扰；采用LVDS信号接口，构成的HDLC通讯控制器将一般的串行接口芯片传输速率提高了几十倍，实际应用于需要高速数据传输的惯测系统中；采用硬件描述功能实现的高速同步串行通讯，是基于FPGA芯片同时实现了LVDS接口及HDLC协议功能，能够兼容灵活性和通用性，并能实现多路实时并行处理，通用兼容程度高，设计开发周期短。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型的实施例的用于惯性测量系统的通讯控制器的结构示意图；

图2是本实用新型的实施例的用于惯性测量系统的通讯控制器的组成示意图；

图3是本实用新型的实施例的分别设置在惯性测量系统的两个单元模块上的通讯控制器的通信结构示意图；

图4是本实用新型的实施例的惯性测量系统的组成结构示意图。

上述附图中，1、LVDS收发器，2、第一处理器，21、第一处理器的并行数据接口，3、第二处理器，31、第二处理器的并行数据接口，4、差分晶振电路，5、控制寄存器，6、状态寄存器，7、数据存储器，8、HDLC协议控制器，9、锁相环电路，10、通讯控制器，100、惯性测量系统，101、惯性数据中心处理单元模块，102、陀螺控制单元模块，103、加速度计测量单元模块，104、旋转机构控制单元模块，105、温度采集单元模块，106、外部用户设备。

具体实施方式

下面将结合本申请的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本实用新型提出一种通讯控制器，实现以LVDS接口为物理层、HDLC协议为数据链路层的通讯解决方案，目的在于解决惯性测量系统中模块与模块之间数据信息高速交换的问题，同时实现通讯控制器的通用化，降低系统成本。惯性测量系统包括多个单元模块。本实用新型中的通讯控制器用于惯性测量系统中各个单元模块之间的通信。

如图1—图4所示，本实用新型中设计了一种用于惯性测量系统的通讯控制器，惯性测量系统包括多个单元模块，通讯控制器10设置在惯性测量系统100的单元模块内。该通讯控制器10是基于LVDS接口的HDLC通讯控制器。通讯控制器10的结构框架如图1所示，主要包括：LVDS收发器1、第一处理器2、第二处理器3、差分晶振电路4、锁相环电路9。差分晶振电路4的输出端、锁相环电路9的输入端均与LVDS收发器1连接。LVDS收发器1、第一处理器2、第二处理器3依次连接。LVDS收发器1、第一处理器2均集成在FPGA芯片上。第一处理器2也可称为HDLC处理器。

本实用新型提供一种用于惯性测量系统的通讯控制器，所述通讯控制器10包括：用于从其他通讯控制器10接收数据且用于向其他通讯控制器发送数据的LVDS收发器1、用于将从其他通讯控制器10接收到的数据按照HDLC协议进行解析且将待发送的数据按照HDLC协议进行编码的第一处理器2及第二处理器3；所述第二处理器3、第一处理器2上分别设置有并行数据接口，所述第二处理器的并行数据接口31与第一处理器2的并行数据接口21相互连接；所述LVDS收发器1上设置有LVDS数据接收接口11、LVDS数据发送接口12，所述LVDS数据接收接口11、LVDS数据发送接口12均与第一处理器2连接。对数据按照HDLC协议进行编码、对数据按照HDLC协议进行解码均属于本领域的常用技术手段，采用现有的编码、解码方法即可实现，本领域普通技术人员可以理解。

LVDS收发器1可采用FPGA芯片内部集成的电路模块。FPGA芯片可采用XilinxSpartan-6系列FPGA。

在数据接收过程中，LVDS收发器1用于接收第一数据，第一处理器2用于将第一数据按照HDLC协议进行解析，第二处理器3用于读取解析后的第一数据。在数据发送过程中，第二处理器3用于将第二数据发送给第一处理器，第一处理器2用于将第二数据按照HDLC协议进行编码，LVDS收发器1用于将编码后的第二数据发送给其他通讯控制器。第一数据为其他通讯控制器向该通讯控制器发送的数据，第二数据为该通讯控制器向其他通讯控制器发送的数据。

如图1所示，LVDS收发器1、第一处理器2之间连接有发送时钟信号线、发送数据信号线、接收时钟信号线、接收数据信号线。第一处理器2、第二处理器3之间连接有地址总线、数据总线、读写及片选信号线。LVDS收发器1采用了LVDS标准接口的同步串行通信模式，并且采用发送时钟信号线、发送数据信号线、接收时钟信号线、接收数据信号线共四对LVDS差分信号线，并通过对差分信号和单端信号之间的转换，实现全双工的同步串行总线通信。LVDS收发器1、锁相环电路9之间连接有参考时钟频率线。LVDS数据接收接口11、LVDS数据发送接口12分别通过接收数据信号线、发送数据信号线与第一处理器2连接。第二处理器的并行数据接口31与第一处理器的并行数据接口21通过数据总线进行连接。

如图2所示，第一处理器2包括：控制寄存器5、状态寄存器6、数据存储器7、HDLC协议控制器8。控制寄存器5、状态寄存器6、数据存储器7、HDLC协议控制器8均可基于FPGA芯片生成，并在FPGA芯片内部完成布局布线实现各功能硬件之间的电气连接。控制寄存器5负责更新记录与HDLC控制器接收和发送工作有关的状态信息。状态寄存器6用于标识处理器对HDCL控制器工作方式设置的事件。数据存储器7采用FIFO式双口存储器，对通讯数据进行缓存，例如对第二处理器3与第一处理器2之间的通讯数据进行缓存。控制寄存器5、状态寄存器6、数据存储器7的实现均可采用本领域惯用技术手段，本领域普通技术人员可以理解。HDLC协议控制器8采用按照标准HDLC的编码规程设计的FPGA内核，此类型FPGA内核为现有技术，可参考申请号为201520887452.6、专利名称为“基于FPGA的HDLC收发控制器”的专利设置HDLC协议控制器8，也可参考相应的期刊论文。第一处理器2可利用FPGA芯片硬件生成，使其符合完整的HDLC通讯协议规程。LVDS收发器1上设置有LVDS数据接收接口11、LVDS数据发送接口12、LVDS时钟接口13，LVDS数据接收接口11、LVDS数据发送接口12均与HDLC协议控制器8连接，LVDS时钟接口13与锁相环电路9连接；HDLC协议控制器8用于将第一数据按照HDLC协议进行解析且用于将第二数据按照HDLC协议进行编码。图2中，并行总线包括地址总线、数据总线、读写及片选信号线。状态寄存器6包括发送状态寄存器、接收状态寄存器。数据存储器7包括发送数据存储器、接收数据存储器。

第二处理器3的功能为：(1)在捕获到第一处理器2发出的接收中断信号后，通过并行总线读取第一处理器2解析后的数据；(2)通过并行总线将需要发送的数据写入到第一处理器2的数据存储器7内，待HDLC协议控制器8进行发送处理；(3)读取或写入第一处理器2的控制、状态寄存器6的值，获取或配置当前控制器的状态信息。

差分晶振电路4为高频差分晶振电路。依照不同高速数据传输条件，LVDS收发器波特率可在10Mbps～200Mbps范围内灵活设置。由此可以适配晶振的输出频率，本领域的技术人员可以理解。

LVDS收发器1的实施方式为：采用LVDS信号作为数据通讯的物理层接口，连接惯性测量系统100内各单元模块之间的高速数据交换，其中LVDS为Low Voltage DifferentialSignal的缩写。本控制器设计硬件采用FPGA+DSP的处理架构，其中采用的Xilinx Spartan-6系列FPGA芯片均在IO端口集成了LVDS标准收发器，本实用新型技术方案使用LVDS_25标准实现点对点传输，其低电压模式有利于减小功耗及低噪声。在同步串行通信模式下，实现模块之间点对点数据传输需要发送时钟、发送数据以及接收时钟、接收数据共四对LVDS差分信号线，其中发送时钟信号线、发送数据信号线和LVDS数据发送接口12负责对外发送同步通讯信号，即向惯性测量系统100的其他单元模块发送同步通讯信号；接收时钟信号线、接收数据信号线和LVDS数据接收接口11负责接收外部发出的同步通讯信号，即接收来自惯性测量系统100的其他单元模块的同步通讯信号。

锁相环电路9为第一处理器2提供时钟信号。锁相环电路9为数字DLL(Delay-Locked-Loop)锁相环。锁相环电路9的实施方式为：利用Xilinx Spartan-6系列FPGA芯片中集成的内部DLL锁相环，通过在输入时钟和反馈时钟之间插入延迟，消除从外部输入端口到时钟装载的延迟。同时DLL还提供原时钟信号的若干倍频段，来实现高倍频的参考时钟。可选的，锁相环电路9集成在FPGA芯片内。锁相环电路9的实现可采用本领域惯用技术手段，本领域普通技术人员可以理解。

本实用新型技术方案中第二处理器3可采用TI公司C6000系列DSP处理器，利用多位数据总线、地址总线配合，完成对第一处理器2中缓存数据区的访问，包括将所需发送通讯数据写入至缓存数据区的写操作和读取缓存数据区中接收数据的读操作。

差分晶振电路4采用100MHz以上的输出频率，根据系统适配，同样选择以LVDS差分信号输出类型的时钟晶振。锁相环电路9接收到这一对相位完全相反的LVDS时钟频率后，依照系统需求能够生成高可靠性、低抖动的参考时钟。

依据以上的功能模块的建立，数据接收过程为：依据HDLC协议解析由LVDS收发器1接收到该通讯控制器外部的惯性测量系统100的单元模块的通讯数据，通过HDLC协议控制器8对通讯数据进行解码处理后保存在数据存储器7中，并向第二处理器3发出中断请求信号，表示接收到一帧正确的HDLC数据。第二处理器3通过查询状态寄存器6，获取接收状态信息后，利用并行数据总线、地址总线访问数据存储器7来完成数据的读取。数据发送过程为：将待发送的数据按序写至第二处理器3的数据存储器7中，并配置控制寄存器5中数据包长度信息，最后由第二处理器3启动发送命令。第一处理器2接收到发送指令后，其内部的HDLC协议控制器8将数据存储器7内的数据进行编码处理，并逐位将处理后数据传递至LVDS收发器1。当指定长度的一帧数据按LVDS信号发送完毕后，第一处理器2更新状态寄存器6，表示数据发送完毕。数据接收过程、数据发送过程的实现为本领域惯用技术手段，本领域普通技术人员采用本领域常规的数据接收、数据发送手段即可实现，本领域普通技术人员可以理解。

图3中仅示出了相互进行通信的两个通讯控制器的各自的LVDS收发器1。两个通讯控制器分别属于惯性测量系统100中不同的单元模块。如图3所示，设置在一个单元模块内的通讯控制器的LVDS收发器1通过LVDS差分信号对与设置在另一个单元模块内的通讯控制器的LVDS收发器1连接，实现惯性测量系统100中两个不同的单元模块之间的通信。LVDS差分信号对包括接收时钟信号线、接收数据信号线、发送时钟信号线、发送数据信号线、参考时钟频率线。

本实用新型还提供一种惯性测量系统。如图4所示，惯性测量系统100包括惯性数据中心处理单元模块101、陀螺控制单元模块102、加速度计测量单元模块103、旋转机构控制单元模块104、温度采集单元模块105，其特征在于，惯性数据中心处理单元模块101内、陀螺控制单元模块102内、加速度计测量单元模块103内、旋转机构控制单元模块104内、温度采集单元模块105内均设置有如权利要求1-9中任一项的通讯控制器10，陀螺控制单元模块102、加速度计测量单元模块103、旋转机构控制单元模块104、温度采集单元模块105与惯性数据中心处理单元模块101之间均通过各自的通讯控制器10进行通信，惯性数据中心处理单元模块101通过其通讯控制器10与设置在惯性测量系统100外部的外部用户设备106进行通信。惯性数据中心处理单元模块101、陀螺控制单元模块102、加速度计测量单元模块103、旋转机构控制单元模块104、温度采集单元模块105均为惯性测量领域的常用模块，本领域的普通技术人员可以理解。外部用户设备106可接收来自于惯性测量系统100的数据。本领域普通技术人员可以理解。

惯性数据中心处理单元模块101与惯性测量系统100中多个单元模块进行通信时，也可以依据以上设计增加该通讯控制器的LVDS收发器的数量，使其具有多个通讯链路通道，本领域普通技术人员可以理解。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上对本实用新型的实施例进行了详细说明，但所述内容仅为本实用新型的较佳实施例，不能被认为用于限定本实用新型的实施范围。凡依本实用新型范围所作的均等变化与改进等，均应仍归属于本专利涵盖范围之内。在阅读了本实用新型之后，本领域技术人员对本实用新型的各种等价形式的修改均落入本申请所附权利要求所限定的范围。在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。

Claims (10)

1.一种用于惯性测量系统的通讯控制器，其特征在于：所述通讯控制器(10)包括用于从其他通讯控制器(10)接收数据或向其他通讯控制器发送数据的LVDS收发器(1)、用于将数据按照HDLC协议进行解析或将数据按照HDLC协议进行编码的第一处理器(2)以及第二处理器(3)；所述第二处理器(3)、第一处理器(2)上分别设置有并行数据接口，第二处理器的并行数据接口(31)与第一处理器的并行数据接口(21)相互连接；所述LVDS收发器(1)上设置有LVDS数据接收接口(11)、LVDS数据发送接口(12)，所述LVDS数据接收接口(11)、LVDS数据发送接口(12)均与第一处理器(2)连接。

2.根据权利要求1所述的通讯控制器，其特征在于：所述LVDS收发器(1)、第一处理器(2)均集成在FPGA芯片上。

3.根据权利要求2所述的通讯控制器，其特征在于：还包括差分晶振电路(4)和为第一处理器(2)提供时钟信号的锁相环电路(9)，所述差分晶振电路(4)的输出端、锁相环电路(9)的输入端均与LVDS收发器(1)连接。

4.根据权利要求3所述的通讯控制器，其特征在于：所述LVDS收发器(1)、锁相环电路(9)之间连接有参考时钟频率线。

5.根据权利要求3所述的通讯控制器，其特征在于：所述差分晶振电路(4)为高频差分晶振。

6.根据权利要求3所述的通讯控制器，其特征在于：所述第一处理器(2)包括控制寄存器(5)、状态寄存器(6)、数据存储器(7)、HDLC协议控制器(8)，所述控制寄存器(5)、状态寄存器(6)、数据存储器(7)均与HDLC协议控制器(8)且均与所述数据存储器(7)连接；所述LVDS收发器(1)上还设置有LVDS时钟接口(13)，所述LVDS数据接收接口(11)、LVDS数据发送接口(12)均与所述HDLC协议控制器(8)连接，所述LVDS时钟接口(13)与锁相环电路(9)连接。

7.根据权利要求6所述的通讯控制器，其特征在于：所述数据存储器(7)为FIFO式双口存储器。

8.根据权利要求1-7中任一项所述的通讯控制器，其特征在于：所述LVDS收发器(1)、第一处理器(2)之间连接有发送时钟信号线、发送数据信号线、接收时钟信号线、接收数据信号线，所述LVDS数据接收接口(11)、LVDS数据发送接口(12)分别通过接收数据信号线、发送数据信号线与第一处理器(2)连接。

9.根据权利要求1-6中任一项所述的通讯控制器，其特征在于：所述第一处理器(2)、第二处理器(3)之间连接有地址总线、数据总线、读写及片选信号线，所述第二处理器的并行数据接口(31)与第一处理器的并行数据接口(21)通过数据总线进行连接。

10.一种惯性测量系统，所述惯性测量系统(100)包括惯性数据中心处理单元模块(101)、陀螺控制单元模块(102)、加速度计测量单元模块(103)、旋转机构控制单元模块(104)、温度采集单元模块(105)，其特征在于，所述惯性数据中心处理单元模块(101)内、陀螺控制单元模块(102)内、加速度计测量单元模块(103)内、旋转机构控制单元模块(104)内、温度采集单元模块(105)内均设置有如权利要求1-9中任一项所述的通讯控制器(10)，所述陀螺控制单元模块(102)、加速度计测量单元模块(103)、旋转机构控制单元模块(104)、温度采集单元模块(105)与所述惯性数据中心处理单元模块(101)之间均通过各自的通讯控制器(10)进行通信，所述惯性数据中心处理单元模块(101)通过其通讯控制器(10)与设置在惯性测量系统(100)外部的外部用户设备(106)进行通信。