CN106201946B - 一种基于fpga和dsp的星载电子系统数据接口系统 - Google Patents

Abstract

一种基于FPGA和DSP的星载电子系统数据接口转换系统，包括：FPGA处理模块、DSP处理模块、接口电路模块和附属电路模块等模块。DSP处理模块实现Spacewire数据编解码处理、收发控制、实现Spacewire控制协议以及与SpaceWire节点通信；FPGA处理模块实现了不同总线数据处理、信息流控制、各接口间信息交换等功能；接口电路模块实现与CAN节点设备、422总线节点设备、485总线节点设备、1553B节点设备的数据通信；本发明实现了SpaceWire信号与CAN信号、422信号和485信号、1553B信号间的相互转换，解决了Spacewire数据与不同总线接口信息相互兼容与相互操作的问题，可广泛应用于各种航天设备电子系统。

Description

一种基于FPGA和DSP的星载电子系统数据接口系统

技术领域

本发明涉及航天技术领域，尤其是涉及一种基于FPGA+DSP的星载电子系统数据接口转换系统。

背景技术

随着电子技术和计算机技术的不断发展，航天任务复杂化的提高，星载设备的数据接口形式越来越多样化。CAN信号接口、485信号接口、422信号接口在星载设备中得到了广泛应用。随着SpaceWire高速总线在航天领域的快速发展，逐渐成为星载电子系统标准总线。然而，现有技术存在SpaceWire信号与CAN信号、485信号和422信号之间无法相互转换，兼容性差的问题。

为了简化卫星内部线路结构，降低设计成本，使卫星综合电子系统达到高度集成性和综合性，充分实现资源共享、信息融合，有必要设计一种高效的接口转换模块。

发明内容

本发明解决的技术问题为：克服现有技术不足，提供一种基于FPGA和DSP的星载电子系统数据接口系统，集成度高，实现简单的接口转换模块，解决现有技术存在的SpaceWire信号与CAN信号、485信号和422信号之间无法相互转换，兼容性差的问题，用于星载电子系统数据接口的相互转换。

本发明解决的技术方案为：一种基于FPGA和DSP的星载电子系统数据接口转换系统，包括FPGA处理模块、DSP处理模块、接口电路模块和附属电路模块；

DSP处理模块，接收外部系统SpaceWire设备传来的SpaceWire总线数据信号，对SpaceWire总线数据信号进行解码，将解码后的SpaceWire总线数据信号发送至FPGA处理模块；

DSP处理模块，接收FPGA传来的待编码的SpaceWire总线数据信号，进行数据、地址和控制信号配置后对待编码的SpaceWire总线数据信号进行SpaceWire总线信号编码，将编码后的SpaceWire总线数据信号转换为SpaceWire总线数据信号，即总线差分数据信号，将SpaceWire总线数据信号存储至SDRAM存储器中，并将SpaceWire总线数据信号发送给外部SpaceWire总线设备；DSP处理模块也能够接收外部SpaceWire总线设备发来的SpaceWire总线数据信号，对SpaceWire总线数据信号进行解码，将解码后的SpaceWire总线数据信号存储至SDRAM存储器中，并将解码后的SpaceWire总线数据信号发送给FPGA数据处理模块；

DSP处理模块，在接收到晶振电路提供的不同频率的时钟信号时，分别产生数据接收指令和数据传送指令，送至FPGA处理模块；

附属电路模块，包括：电源模块、晶振电路；晶振电路为DSP处理模块提供DSP时钟信号，同时为FPGA处理模块提供不同频率的FPGA时钟信号；

FPGA处理模块，在接收到DSP处理模块发送的数据接收指令后，在数据接收指令控制下接收DSP处理模块送来的解码后的SpaceWire总线数据信号，然后提取FPGA处理模块预存的CAN总线控制协议、串口总线控制协议、1553B总线控制协议，在接收到晶振电路提供的不同频率的FPGA时钟信号时，以不同的时钟频率读取解码后的SpaceWire总线数据信号，分别根据CAN总线控制协议、串口总线控制协议、1553B总线控制协议进行编码，将解码后的SpaceWire总线数据信号转化为待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号，将待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号发送至接口电路模块；

FPGA处理模块，接收接口电路模块发送来解码后的CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号，FPGA处理模块根据预存的CAN总线控制协议、串口总线控制协议、1553B总线控制协议，将解码后的CAN总线数据信号、串口总线数据信号、1553B总线数据信号分别转化为待编码的SpaceWire总线数据信号，在接收到DSP处理模块发送的数据传送指令后，将待编码的SpaceWire总线数据信号发送至DSP处理模块；

接口电路模块，接收FPGA处理模块传来的待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号，将待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号进行编码和电压转换后分别转换为CAN总线数据信号、串口总线数据信号和1553B总线数据信号发送给外部；同时，接口电路模块，接收外部传来的CAN总线数据信号和串口总线数据信号、1553B总线数据信号，分别进行解码和电平转换得到解码后的CAN总线TTL信号和串口总线TTL信号、1553B总线TTL电平信号，将解码和电平转换后得到的CAN总线TTL信号和串口总线TTL信号、1553B总线TTL电平信号，依次发送给FPGA处理模块；

电源模块为FPGA处理模块、DSP处理模块、接口电路模块、晶振电路提供正常工作电压。

所述的DSP处理模块，包括SpaceWire编解码IP核、信号转发单元、状态控制单元、Fifo电路和FPGA配置端口、DDR3存储器、Flash存储器；

FPGA配置端口，包括配置地址线、配置数据线和配置控制线，用来实现FPGA与DSP之间的数据交互。DSP通过配置地址线、配置数据线和配置控制线实现对FPGA电路的配置；

FPGA配置端口实现对待编码的SpaceWire总线数据信号以及解码后的CAN总线数据信号和控制信号、串口总线数据信号和控制信号、1553B总线数据信号和控制信号的存储地址配置；DDR3存储器用于缓存SpaceWire总线数据信号、Flash存储器用于存储SpaceWire协议和DSP初始程序；

状态控制单元包括两个数据输入输出端口；

Fifo电路包括二个Fifo存储单元和两个数据输入输出端口，第一个Fifo存储单元用于存储接收DSP处理模块向外部Space Wire设备发送的数据，第二个Fifo存储单元用于存储外部Space Wire设备向DSP处理模块发送的数据，Fifo电路的第一输入输出端口与状态控制单元的第二数据输入输出端口连接，Fifo电路的第二输入输出端口与FPGA处理模块连接。

SpaceWire编解码IP核，接收外部SpaceWire设备传来的SpaceWire总线数据信号，并对其进行解码，解码后发送至信号转发单元并存入SDRAM存储器；信号转发单元接收到解码后的SpaceWire总线数据信号，信号转发单元将数据写入第一个Fifo存储单元，并将“SpaceWire总线数据写入第一个Fifo存储单元”的数据接收状态信号发送到状态控制单元，同时状态控制单元产生“已接收到解码的SpaceWire设备数据”状态信号，随后状态控制单元产生“向FPGA处理模块发送SpaceWire数据”指令，信号转发单元从第一个Fifo存储单元读取数据，第一个Fifo存储单元将待编码的SpaceWire总线数据输出给FPGA处理模块，状态控制单元向FPGA处理模块发送“接收SpaceWire设备数据”状态指令；

DSP处理模块状态控制单元接收到FPGA处理模块产生“向DSP处理模块发送数据”的状态控制信号后，DSP处理模块接收FPGA处理模块发送的待编码SpaceWire总线数据信号，并将待编码SpaceWire总线数据信号写入第二个Fifo存储单元和SDRAM，并产生“已接收到FPGA发送的数据”状态信号，将该“已接收到FPGA发送的数据”状态信号发送到状态控制单元，产生“向SpaceWire设备发送SpaceWire总线数据”指令，根据先入先出原则，信号转发单元从第二个Fifo存储单元读出待编码的SpaceWire总线数据信号交由SpaceWire编解码IP核编码，转换为SpaceWire总线数据信号，将SpaceWire总线数据信号发送至外部系统SpaceWire设备。

所述的FPGA处理模块，包括：FPGA、DDR3存储器、Flash存储器、EEPROM存储器；FPGA包括总线控制管理单元、总线通信单元；

总线通信单元，包括CAN总线单元、串口总线单元、1553B总线单元、其他总线单元；串口总线单元又包括422总线单元、485总线单元。

DDR3存储器为FPGA提供外部数据存储资源，Flash存储器存储CAN总线控制协议、串口总线控制协议、1553B总线控制协议；EEPROM存储器存储用于存放FPGA的启动程序和协议转换模式；

总线控制管理单元，在接收到DSP处理模块发送的“接收SpaceWire设备数据”数据接收指令后，在数据接收指令控制下，接收DSP处理模块送来的解码后的SpaceWire总线数据信号，将解码后的SpaceWire总线数据信号存入DDR3存储器和FPGA的缓存中，从Flash存储器中提取预存的CAN总线控制协议、串口总线控制协议、1553B总线控制协议，总线通信单元在接收到总线控制管理单元发送的“转换为其他总线设备数据”指令后，从FPGA的缓存中读取解码后的SpaceWire总线数据信号，将解码后的SpaceWire总线数据信号分别根据CAN总线控制协议、串口总线控制协议、1553B总线控制协议转化为待编码的CAN总线数据信号、串口总线数据信号、1553B总线数据信号，分别送至CAN总线单元、串口总线单元、1553B总线单元；

总线通信单元，在接收到接口电路模块发送的CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号后，在接收到总线控制管理单元产生的“写入外部系统数据”指令后，将CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号存入DDR3存储器和FPGA的缓存中，从Flash中提取CAN总线控制协议、串口总线控制协议、1553B总线控制协议，总线通信单元在接收到总线控制管理单元发送的“转换为SpaceWire设备数据”指令后，从DDR3存储器和FPGA的缓存中读取CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号，在接收到晶振电路提供的不同频率的时钟信号时，总线通信单元将CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号转化为待编码的SpaceWire总线数据信号送至DDR3存储器和FPGA的缓存，总线控制管理单元在接收到DSP处理模块发送的“向DSP发送SpaceWire设备数据”指令后，将缓存中待编码的SpaceWire总线数据信号发送给DSP处理模块。

所述的接口电路模块，包括CAN控制器、串口控制器、1553B控制器；串口控制器又包括：422控制器、485控制器；

CAN控制器，接收外部电路的CAN总线数据信号，进行CAN总线信号解码和电平转换后，转换成CAN总线TTL电平信号，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的待编码的CAN总线TTL电平信号，进行编码和电压变换后转换为CAN总线数据信号，将CAN总线数据信号发送给外部；

422控制器，接收外部电路的422总线数据信号，进行信号解码和电平转换后，转换为422总线TTL电平信号，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的串口总线信号中的待编码的422总线TTL电平信号，进行编码和电压变换后转换为422总线数据信号，将422总线数据信号发送给外部；

485控制器，接收外部电路的485总线数据信号，进行信号解码和电平转换后，转换为485总线TTL电平信号，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的串口总线信号中的待编码的485总线TTL电平信号，进行编码和电压变换后转换为485总线数据信号，将485总线数据信号发送给外部；

1553B控制器，接收外部电路的1553B总线数据信号，进行信号解码和电平转换后，转换成1553B总线TTL电平信号后，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的待编码的1553B总线TTL电平信号，进行编码和电压变换后转换为1553B总线信号，将1553B总线信号发送给外部系统。

所述SpaceWire编解码IP核，能完整覆盖物理层到交换层的所有功能，信号发送速率可达到0～200Mbps，信号采样周期为在5ns，以保证SpaceWire链路最高200Mbps波特率，SpaceWire接口IP核需要最大限度放宽对时序的要求，即DSP通过隔离时钟域，将与SpaceWire链路发送和接收相关的功能，置于高速时钟域即200MHz，把其余功能置于低速时钟域。

所述FPGA处理模块对SpaceWire总线信号进行编解码采用DS编解码方式，即Data—Strobe编解码方式，D-S编码是将数据编码和传输时钟分成Data和Strobe信号同时发送给接收端，Strobe信号每当Data信号不跳变时变化。而接收端时钟就可以由简单的Data和Strobe信号异或而恢复。

所述FPGA和DSP，采用硬件描述语言VHDL对FPGA和DSP编程来实现功能，既能由硬件自动完成协议转换的数据处理，又能够根据使用需要进行灵活配置不同的协议，实现不同总线接口的相互转换。

本发明与现有技术相比的优点在于：

(1)本发明实现了SpaceWire总线数据与CAN、422、485、1553B总线接口数据的兼容，使得支持不同总线的从设备可以便捷地连接到主控设备上。

(2)本发明基于FPGA的SpaceWire IP核的解决方案，缩短了开发周期，为SpaceWire应用层协议的开发留足时间；

(3)本发明FPGA中带有的SpaceWire接口IP核，不仅满足了功能需求，同时可以保证了系统高速度、低功耗、小体积和高可靠性的特点；

(3)本发明在与上位机的通信中，系统设计考虑的更多的是普遍性、通用性和易用性，使上位机能够通过简单的选择和设置即可以控制到不同的通信单元；

(4)本发明可实现多总线可重构的功能。采用可重构技术动态地实现SpaceWire与多种总线单元间协调、控制各种协议之间的在线切换，从而确保了整个系统正常、稳定、高速的运行，将整个系统的信息达到统一、有序、高效的管理；

(5)本发明采用了“硬件设计软件化”，利用FPGA、DSP的灵活编程性最大程度地依靠编程来实现系统设计的各个要求，使得各种总线可以进行在线切换，保证实时的数据传输和指令发送；

(6)本发明的系统不仅以可编程形式设计了各种总线的通信及协议转换，而且采用了可重构技术对各种总线在FPGA处理电路进行重新配置，动态地实现系统可重构，实现实时的数据传输和指令发送；

(7)本发明采用基于FPGA+DSP的硬件处理架构，DSP处理模块实现SpaceWire总线数据的收发，FPGA处理模块实现CAN总线、485总线、422总线、1553B总线数据和SpaceWire总线数据的相互转换，系统具有很好的扩展性；

(8)本发明采用FPGA+DSP的硬件处理架构，其中的DSP充当配置电路中的微处理器，省去了配置芯片和JTAG电路等相关模块，缩小了系统体积。选择了被动的并行配置方式，可以实现更高的配置速率；通过将不同的总线协议存入Flash存储器、EEPROM存储器存储用于存放FPGA的启动程序，实现了系统的可重复配置；

(9)本发明采用FPGA处理模块对SpaceWire总线信号进行编解码采用DS编解码方式。采用DS编码方法编解码算法简单，解码器时钟很容易恢复，只需要将Data和Strobe信号异或或进行异或操作即可得到解码器时钟；相对于Data-Clock编码，DS编解码传输具有更高的抗误码率，即使有接近一位的信号漂移或者畸变,也可以正确识别。

(10)本发明的一种基于FPGA和DSP的星载电子系统数据接口转换系统，提出一种基于FPGA的多协议接口数据转换系统体系架构，采用硬件描述语言VHDL对FPGA编程来实现特定功能，既能由硬件自动完成协议转换的数据处理，又能够根据使用需要进行灵活的配置。

附图说明

图1是本发明的系统结构框图；

图2是本发明系统的Spacewire编解码IP核结构框图；

图3是发明系统的DSP处理模块数据信号和状态信号流图；

图4是本发明系统的FPGA处理模块的总线通信单元结构框图；

图5是本发明Spacewire总线数据与不同总线数据转换流程图。

具体实施方式

本发明的基本思路为：提出一种基于DSP+FPGA的星载电子系统数据接口转换系统，包括：FPGA处理模块、DSP处理模块、接口电路模块和附属电路模块等模块。DSP处理模块实现Spacewire数据编解码处理、收发控制、实现Spacewire控制协议以及与SpaceWire节点通信；FPGA处理模块实现了不同总线数据处理、信息流控制、各接口间信息交换等功能；接口电路模块包括CAN控制器、422控制器、485控制器、1553B控制器，分别负责与CAN节点设备、422总线节点设备、485总线节点设备、1553B节点设备的数据通信；所述附属电路模块包括晶振电路、电源模块等电路模块。

本发明设计的星载电子系统接口转换模块，实现了SpaceWire信号与CAN信号、422信号和485信号、1553B信号间的相互转换，解决了SpaceWire信号与不同总线接口信息相互兼容与相互操作的问题，可广泛应用于各种航天设备电子系统。

下面结合附图和具体实施例对本发明作进一步详细的描述：

如图1所示本发明系统的结构框图，由图可知本发明所提供的一种基于FPGA+DSP的星载电子系统数据接口转换系统，包括FPGA处理模块、DSP处理模块、接口电路模块和附属电路模块；

所述的DSP处理模块，实现外部SpaceWire总线数据编解码处理、数据收发及状态控制，实现Spacewire总线控制协议以及与SpaceWire节点的通信，包括SpaceWire编解码IP核、信号转发单元、状态控制单元、Fifo电路、FPGA配置端口、SDRAM存储器和Flash存储器；所述的FPGA处理模块控制和协调DSP处理模块与各总线间的通信，实现Spacewire总线数据与CAN总线、422总线、485总线、1553B总线协议的相互转换，负责CAN总线、422总线、485总线、1553B总线数据处理、Spacewire总线数据信息流控制等功能。FPGA处理模块包括总线控制管理单元、总线通信单元、DDR3存储器、EEPROM存储器和Flash存储器。所述的接口电路模块，实现外部设备传来的CAN总线数据信号和串口总线数据信号、1553B总线数据信号的编解码与电压信号转换，包括CAN控制器、422控制器、485控制器、1553B控制器；所述的附属电路模块为系统提供时钟信号和电源，包括晶振电路和电源模块。

1、DSP处理模块

所述DSP处理模块实现SpaceWire设备数据编解码处理、数据收发控制，以及与SpaceWire节点的通信，包括SpaceWire编解码IP核、信号转发单元、状态控制单元、Fifo电路和FPGA配置端口，还包括SDRAM存储器，Flash存储器。

DSP处理模块的数据流、状态量的信息流如图2所示。

优选方案为：DSP采用TI公司的C6000系列高速DSP TMS320C6678，其主频最高可达1.25GHz，TMS320C6678还扩展了128MB SDRAM和16MBFlash，分别用于缓存数据和存储SpaceWire总线通信协议。

DSP处理模块，接收外部系统SpaceWire设备传来的SpaceWire总线数据信号，通过SpaceWire编解码IP核对SpaceWire总线数据信号进行解码，将解码后的SpaceWire总线数据信号发送至FPGA模块；DSP处理模块接收FPGA处理模块传来的待编码的SpaceWire总线数据信号，对待编码的SpaceWire总线数据信号进行编码和速率匹配转换为SpaceWire总线数据信号，将转换后的SpaceWire总线数据信号发送至外部SpaceWire总线设备；

SpaceWire编解码IP核负责实现SpaceWire总线信号的编解码，通过接收和发送DS信号建立SpaceWire链路。包括发送器、接收器、状态控制器、发送FIFO和接收FIFO等模块。SpaceWire编解码IP核的设计框图如图2所示。

接收器用来完成DS编解码(即Data-Strobe编解码)的解码工作，并且将解出的数据序列发送给接收FIFO(寄存器)。发送器用来进行DS编码并且发送数据，它可以发送来自SpaceWire设备的数据或者时间码。接收器的FIFO用做缓冲和速度匹配。状态控制器通过来自接收端的输入信号以及控制FIFO寄存器，实现对发送器和接收器的控制。

发送FIFO和接收FIFO采用SpaceWire母体协议推荐的接口设计方式，通过FIFO的空满信号来简化与FPGA处理模块、外部SpaceWire设备的接口，触发FPGA处理模块、外部SpaceWire设备端读写SpaceWire接口有效载荷，有利于平滑链路中的数据流，确保接口拥有较高的数据吞吐率。

所述SpaceWire编解码IP核，能完整覆盖物理层到交换层的所有功能，发送速率0～200Mbps。实现SpaceWire链路最高200Mbps波特率，即每个信号要在5ns之内被采样。为了确保接口稳定运行，提高链路容错性，就必须要提升时序设计容限，SpaceWire接口IP核需要最大限度放宽对时序的要求，本发明通过隔离时钟域，将与SpaceWire链路发送和接收相关的功能，置于高速时钟域，把其余功能置于低速时钟域，因为速率越低，门延迟和线延迟对系统时序的影响就越小。

DSP处理模块的数据信号和状态信号流图如图3所示。

信号转发单元负责SpaceWire数据通信控制，在状态控制单元的控制下实现要求的SpaceWire数据的双向收发。信号转发单元有二个数据输入输出端和一个状态信号输入输出端。信号转发单元的第一数据输入输出端与SpaceWire编解码模块的第二输入输出端连接，第二输入输出端与Fifo模块连接，状态信号输入输出端与状态控制单元的状态信号输入输出端连接。当接收到SpaceWire编解码模块发送来的SpaceWire总线解码后的数据时，信号转发单元将解码的SpaceWire总线数据写入第一个Fifo模块，并写状态信号到状态控制单元；当从状态控制单元接收到“已写入FPGA发来的数据”状态信号时，从Fifo从第二个Fifo模块读取数据并发送给SpaceWire编解码模块。

状态控制单元负责控制信号转发单元的读写控制、输出端口的仲裁机制和对SDRAM存储器的读写控制。状态控制单元是保证SpaceWire编解码IP核正常工作的控制模块。它负责数据包头分析，对SpaceWire编解码IP核的接收FIFO的读控制，对信号转发单元的读写命令的控制，对SpaceWire编解码IP核的发送FIFO数据的写控制，对控制/状态、数据寄存器SDRAM存储器的读写控制和对PCI接口(与FPGA连接接口)的读写控制。

状态控制单元有两个状态信号输入输出端，第一输入输出端与信号转发单元的状态信号输入输出端连接，第二输入输出端与DSP处理模块连接。当接收到信号输入输出电路的状态信号时，发送“已接收到SpaceWire设备数据”状态信号给DSP处理模块；当接收到FPGA处理模块发送“向SpaceWire设备发送数据”状态信号时，向信号转发单元发出“FPGA已发送SpaceWire设备数据”状态信号。

Fifo模块包括二个Fifo存储单元和两个数据输入输出端口。第一输入输出端口与信号控制电路的第二数据输入输出端口连接，第二输入输出端口与DSP处理模块连接。第一个Fifo存储单元用于DSP向SpaceWire设备发送数据，第二个Fifo存储单元用于DSP接收SpaceWire设备发送来的数据。

FPGA配置端口，包括配置地址线、配置数据线和配置控制线，用来实现FPGA与DSP之间的数据交互。FPGA配置端口有一个配置信号输入端，FPGA与DSP芯片之间通过SPI总线连接；DSP通过配置地址线、配置数据线和配置控制线实现对FPGA电路的配置SDRAM存储器和监控SpaceWire链路的状态；FPGA内部设计有FIFO存储器，DSP芯片通过SPI总线读写FPGA内部的FIFO存储器，进而实现与各种不同总线接口相连接的外设之间的数据通信。FPGA配置端口实现对待编码的SpaceWire总线数据信号以及解码后的CAN总线数据信号和控制信号、串口总线数据信号和控制信号、1553B总线数据信号和控制信号的存储地址配置；DDR3存储器用于缓存SpaceWire总线数据信号、Flash存储器用于存储SpaceWire协议和DSP初始程序。

优选方案为：所述Flash存储器采用Nor Falsh芯片N25Q128A21BSF40F，通过SPI接口与DSP芯片连接，是系统的程序存储模块。Flash芯片和DSP芯片的主要信号连接线包括：DSP-SPI-CS0、DSP-SPI-CLK、DSP-SPI-DOUT、DSP-SPI-DIN和E2POM-nWP。

所述SDRAM存储器给DSP处理器提供外部存储资源，DSP通过DDR3EMIF接口与SDRAM存储器连接。

2、FPGA处理模块

所述FPGA处理模块控制和协调DSP与各种总线间的通信，实现Spacewire总线数据与422总线、485总线、CAN总线、1553B总线协议转换，负责CAN总线、422总线、485总线、1553B总线数据处理、信息流控制、各接口间信息交换等功能。

如图1所示，FPGA处理模块包括总线控制管理单元、总线通信单元、DDR3存储器、Flash存储器、EEPROM存储器。总线控制管理单元协调和控制DSP与各总线单元间的通信。总线通信单元包括422总线单元、485总线单元、CAN总线单元、1553B总线单元等，用于实现接口电路模块与总线控制管理单元的通信，为系统中各个配置寄存器与状态寄存器统一分配地址，完成地址的译码；DDR3存储器为FPGA提供外部数据存储资源，Flash存储器存储CAN总线控制协议、串口总线控制协议、1553B总线控制协议；EEPROM存储器存储用于存放FPGA的启动程序和协议转换模式。

总线控制管理单元，在接收到DSP处理模块和接口电路模块发送解码后的SpaceWire总线数据信号、、CAN总线数据信号、串口总线数据信号、1553B总线数据信号，将解码后的SpaceWire总线数据信号、CAN总线数据信号、串口总线数据信号、1553B总线数据信号存入DDR3存储器和FPGA的缓存中，从Flash存储器中提取预存的CAN总线控制协议、串口总线控制协议、1553B总线控制协议，总线通信单元在接收到总线控制管理单元发送的数据转换指令后指令后，从FPGA的缓存中读取解码后的SpaceWire总线数据信号、CAN总线数据信号、串口总线数据信号、1553B总线数据信号，根据CAN总线控制协议、串口总线控制协议、1553B总线控制协议进行不同形式总线协议转换，分别送至接口电路模块和DSP处理模块。

总线通信单元，实现如图4所示的6个帧头识别单元和一个帧尾识别单元，实时匹配和提取相应的总线协议。总线通信单元在接收到DSP处理模块和接口电路模块发送的解码后的SpaceWire总线数据信号、CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号后，进行帧头帧尾识别，议匹配成功后，帧头帧尾识别管理单元都将使其它帧头帧尾识别单元处于非工作状态，在该帧头帧尾识别单元根据帧尾或帧长提取完协议后，其它帧头帧尾识别单元将再次使能。帧头帧尾识别管理单元在识别出协议和完成协议提取时，将向总线控制管理单元产生不同中断。总线发送FIFO由非空变为空，也产生发送完成中断。在接收到总线控制管理单元产生的“写入数据”指令后，将解码后的SpaceWire总线数据信号、CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号存入DDR3存储器和FPGA的缓存中，从Flash中提取CAN总线控制协议、串口总线控制协议、1553B总线控制协议；总线通信单元在接收到总线控制管理单元发送的协议转换指令后，从DDR3存储器和FPGA的缓存中读取解码后的SpaceWire总线数据信号、CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号，在接收到晶振电路提供的不同频率的FPGA时钟信号时，总线通信单元将CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号转化为待编码的SpaceWire总线数据信号和CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号发送至总线控制管理单元，总线控制管理单元在接收到DSP处理模块发送的转换后总线数据指令后，将待编码的SpaceWire总线数据信号和CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号分别发送给DSP处理模块和接口电路模块。

FPGA芯片选用XC3S200A是Xilinx的Sparatan-3A系列FPGA芯片XC3S200A。

本发明选用DDR3存储器和Flash存储器，分别用于缓存外部系统数据和存储总线转换协议。EEPROM模块存储DSP处理模块发送的状态处理数据和配置总线控制单元的参数。为了使上电复位后无需重新加载协议，将各种总线所能实现的通信协议存储于FLASH芯片中。DDR3和FLASH存储器通过数据总线、地址总线及控制总线与FPGA相连。

在系统上电后需要重构时，DSP处理模块状态控制单元根据用户命令选择调度对应配置文件，控制FPGA配置用数据、地址和控制信号，加载配置文件，从而实现系统动态重构的功能，同时还将进行数据的传输。FPGA的不同配置文件存储于FLASH器件中，其中的配置流文件就是各种总线所能实现的通信协议。同时为了方便配置，提高效率，对每一个的配置流文件做了标志，与DSP对应的总线相匹配。

在进行协议转换时，首先由总线控制管理单元读取Flash中的转换使能寄存器值，根据设置向EEPROM写入转换模式，在接收到总线控制管理单元的数据转换指令时，读取DDR3中的源数据，通过总线通信模块进行的相应总线单元，进行实时匹配和提取相应的总线协议，经速率匹配后输出相应有效总线数据，根据系统配置对数据流进行协议转换和数据调度，然后发送给接口电路模块或DSP处理模块，完成一次协议转换过程。协议转换过程如图5所示。

该系统架构的特点是在协议转换过程中，通信数据的处理全部在硬件中完成，但每个模块通过数据总线、地址总线及控制总线与模块的控制单元(DSP处理模块的状态管理单元、FPGA处理模块的总线控制管理单元)相连接，可以方便的根据使用需求对系统进行配置。同时，模块的控制单元对系统的运行状态能够进行监视并给出告警指示。该系统架构具有转换延迟小、配置灵活等优点。

DDR3存储器由2片DDR3存储器芯片K4B1G1646X-HCH9并联构成，EEPROM存储器采用M24M01-HRMN6TP芯片，和DSP通过I2C总线连接。EEPROM芯片和DSP芯片的主要信号连接线包括：DSP-I2C-SCL、DSP-I2C-SDA和NOR-nWP。

3、接口电路模块

接口电路模块实现FPGA处理电路与外部系统的不同总线接口的编解码和电压转换，包括CAN总线控制器、422总线驱动电路、485总线驱动电路和1553B总线控制器等。

所述CAN控制器采用MCP2510控制器，实现CAN总线数据的编码和解码，与FPGA芯片通过SPI总线系统连接。采用MCP2510作为CAN控制器，能够发送、接收标准的和扩展的信息帧，同时具有接收滤波和信息管理功能，并有抗瞬间干扰、保护总线，斜率控制、降低射频干扰，抗电磁干扰等优点；

所述422控制器由并串转换芯片TL16C752B、422串口芯片IL422组合而成。串并转换芯片TL16C752B实现多个串口的扩展，422串口芯片IL422作为422总线的收发器，实现电平信号的转换；

所述485控制器由并串转换芯片TL16C752B、485串口芯片IL485组合而成。串并转换芯片TL16C752B实现多个串口的扩展，485串口芯片IL485作为485总线的收发器，实现电平信号的转换；

所述1553B总线控制器实现1553B总线数据的编码和解码，与FPGA芯片通过SPI总线系统连接。本系统选择DDC的BU-61580芯片作为1553B的协议芯片。BU-61580协议芯片已经有广泛的使用基础，其可靠性较高，具有灵活的功能设置。BU-61580采用全集成的设计，可以通过配置实现1553B总线三种节点类型的选择，符合本系统的通信要求。

4、附属电路模块

附属电路模块包括晶振电路和电源模块等。所述晶振电路包括多个时钟源，系统采用ICS85431和CDCL6010RGZ时钟芯片产生系统需要的各个时钟源。所述附属电路模块的电源模块产生多种电压值的电源信号，电源模块通过UCD922、TPS4620、TPS54622和TPS54231等电源芯片产生这些不同电压值的电源信号，供DSP以及FPGA等模块使用。

优选的方案为：晶振电路由两片时钟控制芯片CDCE62005RGZT级联而成，第一片时钟芯片外接25MHz晶振，通过FPGA对其寄存器进行设置后，第一片时钟芯片产生2路100MHz(作为第二片时钟芯片的输入)、1路66.67MHz(DDR3存储器使用)两种时钟信号。100MHz的时钟信号再输入到第二片时钟芯片CDCE62005RGZT，通过FPGA对其寄存器进行设置后，第二片时钟芯片产生三路100MHz(分别作为DSP核、DSP板间传输时钟)，1路66.67MHz时钟信号用于DDR3存储器，1路8MHz分别用于CAN总线时钟、1553B总线时钟，1路200MHz用于SpaceWire总线时钟信号。晶振电路还包括一个40MHz晶振，其输出供给FPGA使用和422总线时钟、485总线时钟。

系统中各个模块需要的电压包括1.0V、1.2V、1.5V、1.8V、2.5V、3.3V、5V等几种电压，在本发明中采用多片电源芯片来产生系统所需电压信号，优选的方案为：系统电源输入12V，提供DSP处理模块使用的-0.75V、1V电压、1.2V、1.5V、1.8V、1.2V、3.3V电压，供FPGA使用的1V电压、3.3V电压信号，5V电压信号作为输入，通过LTC3618芯片产生1.5V和0.75电压信号，通过AIC1084产生一路1.8V电压信号，通过LTS3507产生2路1.8V电压、2.5V电压和1.2V电压信号。

实施效果：本发明通过采用基于FPGA+DSP的处理硬件架构，DSP处理单元实现SpaceWire或LVDS总线数据的接收和发送；FPGA处理模块运行可实现了多种总线的在线转换，提供了一种集成度高、实现简单的多接口转换模块，解决现有技术存在的SpaceWire信号与CAN信号、422信号、422信号和1553B总线信号之间无法相互转换，兼容性差的问题，可用于星载电子系统数据接口的相互转换。

本发明中未作详细描述的内容属本领域技术人员的公知技术。

Claims (7)

1.一种基于FPGA和DSP的星载电子系统数据接口转换系统，其特征在于：包括FPGA处理模块、DSP处理模块、接口电路模块和附属电路模块；

DSP处理模块，接收外部系统SpaceWire设备传来的SpaceWire总线数据信号，对SpaceWire总线数据信号进行解码，将解码后的SpaceWire总线数据信号发送至FPGA处理模块；

DSP处理模块，接收FPGA传来的待编码的SpaceWire总线数据信号，进行数据、地址和控制信号配置后对待编码的SpaceWire总线数据信号进行SpaceWire总线信号编码，将编码后的SpaceWire总线数据信号转换为SpaceWire总线差分数据信号，将SpaceWire总线差分数据信号存储至SDRAM存储器中，并将SpaceWire总线差分数据信号发送给外部SpaceWire总线设备；DSP处理模块也能够接收外部SpaceWire总线设备发来的SpaceWire总线数据信号，对SpaceWire总线数据信号进行解码，将解码后的SpaceWire总线数据信号存储至SDRAM存储器中，并将解码后的SpaceWire总线数据信号发送给FPGA数据处理模块；

DSP处理模块，在接收到晶振电路提供的不同频率的时钟信号时，分别产生数据接收指令和数据传送指令，送至FPGA处理模块；

附属电路模块，包括：电源模块、晶振电路；晶振电路为DSP处理模块提供DSP时钟信号，同时为FPGA处理模块提供不同频率的FPGA时钟信号；

FPGA处理模块，在接收到DSP处理模块发送的数据接收指令后，在数据接收指令控制下接收DSP处理模块送来的解码后的SpaceWire总线数据信号，然后提取FPGA处理模块预存的CAN总线控制协议、串口总线控制协议、1553B总线控制协议，在接收到晶振电路提供的不同频率的FPGA时钟信号时，以不同的时钟频率读取解码后的SpaceWire总线数据信号，分别根据CAN总线控制协议、串口总线控制协议、1553B总线控制协议进行编码，将解码后的SpaceWire总线数据信号转化为待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号，将待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号发送至接口电路模块；

FPGA处理模块，接收接口电路模块发送来解码后的CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号，FPGA处理模块根据预存的CAN总线控制协议、串口总线控制协议、1553B总线控制协议，将解码后的CAN总线数据信号、串口总线数据信号、1553B总线数据信号分别转化为待编码的SpaceWire总线数据信号，在接收到DSP处理模块发送的数据传送指令后，将待编码的SpaceWire总线数据信号发送至DSP处理模块；

接口电路模块，接收FPGA处理模块传来的待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号，将待编码的CAN总线TTL电平信号、串口总线TTL电平信号、和1553B总线TTL电平信号进行编码和电压转换后分别转换为CAN总线数据信号、串口总线数据信号和1553B总线数据信号发送给外部；同时，接口电路模块，接收外部传来的CAN总线数据信号和串口总线数据信号、1553B总线数据信号，分别进行解码和电平转换得到解码后的CAN总线TTL信号和串口总线TTL信号、1553B总线TTL电平信号，将解码和电平转换后得到的CAN总线TTL信号和串口总线TTL信号、1553B总线TTL电平信号，依次发送给FPGA处理模块；

电源模块为FPGA处理模块、DSP处理模块、接口电路模块、晶振电路提供正常工作电压。

2.根据权利要求1所述的一种基于FPGA和DSP的星载电子系统数据接口转换系统，其特征在于：所述的DSP处理模块，包括SpaceWire编解码IP核、信号转发单元、状态控制单元、Fifo电路和FPGA配置端口、SDRAM存储器、Flash存储器；

FPGA配置端口，包括配置地址线、配置数据线和配置控制线，用来实现FPGA与DSP之间的数据交互，DSP通过配置地址线、配置数据线和配置控制线实现对FPGA电路的配置；

FPGA配置端口实现对待编码的SpaceWire总线数据信号以及解码后的CAN总线数据信号和控制信号、串口总线数据信号和控制信号、1553B总线数据信号和控制信号的存储地址配置；SDRAM存储器用于缓存SpaceWire总线数据信号、Flash存储器用于存储SpaceWire协议和DSP初始程序；

状态控制单元包括两个数据输入输出端口；

Fifo电路包括二个Fifo存储单元和两个数据输入输出端口，第一个Fifo存储单元用于存储接收DSP处理模块向外部Space Wire设备发送的数据，第二个Fifo存储单元用于存储外部Space Wire设备向DSP处理模块发送的数据，Fifo电路的第一输入输出端口与状态控制单元的第二数据输入输出端口连接，Fifo电路的第二输入输出端口与FPGA处理模块连接；

SpaceWire编解码IP核，接收外部SpaceWire设备传来的SpaceWire总线数据信号，并对其进行解码，解码后发送至信号转发单元并存入SDRAM存储器；信号转发单元接收到解码后的SpaceWire总线数据信号，信号转发单元将数据写入第一个Fifo存储单元，并将“SpaceWire总线数据写入第一个Fifo存储单元”的数据接收状态信号发送到状态控制单元，同时状态控制单元产生“已接收到解码的SpaceWire设备数据”状态信号，随后状态控制单元产生“向FPGA处理模块发送SpaceWire数据”指令，信号转发单元从第一个Fifo存储单元读取数据，第一个Fifo存储单元将待编码的SpaceWire总线数据输出给FPGA处理模块，状态控制单元向FPGA处理模块发送“接收SpaceWire设备数据”状态指令；

DSP处理模块状态控制单元接收到FPGA处理模块产生“向DSP处理模块发送数据”的状态控制信号后，DSP处理模块接收FPGA处理模块发送的待编码SpaceWire总线数据信号，并将待编码SpaceWire总线数据信号写入第二个Fifo存储单元和SDRAM，并产生“已接收到FPGA发送的数据”状态信号，将该“已接收到FPGA发送的数据”状态信号发送到状态控制单元，产生“向SpaceWire设备发送SpaceWire总线数据”指令，根据先入先出原则，信号转发单元从第二个Fifo存储单元读出待编码的SpaceWire总线数据信号交由SpaceWire编解码IP核编码，转换为SpaceWire总线数据信号，将SpaceWire总线数据信号发送至外部系统SpaceWire设备。

3.根据权利要求1所述的一种基于FPGA和DSP的星载电子系统数据接口转换系统，其特征在于：所述的FPGA处理模块，包括：FPGA、DDR3存储器、Flash存储器、EEPROM存储器；FPGA包括总线控制管理单元、总线通信单元；

总线通信单元，包括CAN总线单元、串口总线单元、1553B总线单元、其他总线单元；串口总线单元又包括422总线单元、485总线单元；

DDR3存储器为FPGA提供外部数据存储资源，Flash存储器存储CAN总线控制协议、串口总线控制协议、1553B总线控制协议EEPROM存储器存储用于存放FPGA的启动程序和协议转换模式；

总线控制管理单元，在接收到DSP处理模块发送的“接收SpaceWire设备数据”数据接收指令后，在数据接收指令控制下，接收DSP处理模块送来的解码后的SpaceWire总线数据信号，将解码后的SpaceWire总线数据信号存入DDR3存储器和FPGA的缓存中，从Flash存储器中提取预存的CAN总线控制协议、串口总线控制协议、1553B总线控制协议，总线通信单元在接收到总线控制管理单元发送的“转换为其他总线设备数据”指令后，从FPGA的缓存中读取解码后的SpaceWire总线数据信号，将解码后的SpaceWire总线数据信号分别根据CAN总线控制协议、串口总线控制协议、1553B总线控制协议转化为待编码的CAN总线数据信号、串口总线数据信号、1553B总线数据信号，分别送至CAN总线单元、串口总线单元、1553B总线单元；

总线通信单元，在接收到接口电路模块发送的CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号后，在接收到总线控制管理单元产生的“写入外部系统数据”指令后，将CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号存入DDR3存储器和FPGA的缓存中，从Flash中提取CAN总线控制协议、串口总线控制协议、1553B总线控制协议，总线通信单元在接收到总线控制管理单元发送的“转换为SpaceWire设备数据”指令后，从DDR3存储器和FPGA的缓存中读取CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号，在接收到晶振电路提供的不同频率的时钟信号时，总线通信单元将CAN总线TTL电平信号、串口总线TTL电平信号、1553B总线TTL电平信号转化为待编码的SpaceWire总线数据信号送至DDR3存储器和FPGA的缓存，总线控制管理单元在接收到DSP处理模块发送的“向DSP发送SpaceWire设备数据”指令后，将缓存中待编码的SpaceWire总线数据信号发送给DSP处理模块。

4.根据权利要求1所述的一种基于FPGA和DSP的星载电子系统数据接口转换系统，其特征在于：所述的接口电路模块，包括CAN控制器、串口控制器、1553B控制器；串口控制器又包括：422控制器、485控制器；

CAN控制器，接收外部电路的CAN总线数据信号，进行CAN总线信号解码和电平转换后，转换成CAN总线TTL电平信号，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的待编码的CAN总线TTL电平信号，进行编码和电压变换后转换为CAN总线数据信号，将CAN总线数据信号发送给外部；

422控制器，接收外部电路的422总线数据信号，进行信号解码和电平转换后，转换为422总线TTL电平信号，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的串口总线信号中的待编码的422总线TTL电平信号，进行编码和电压变换后转换为422总线数据信号，将422总线数据信号发送给外部；

485控制器，接收外部电路的485总线数据信号，进行信号解码和电平转换后，转换为485总线TTL电平信号，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的串口总线信号中的待编码的485总线TTL电平信号，进行编码和电压变换后转换为485总线数据信号，将485总线数据信号发送给外部；

1553B控制器，接收外部电路的1553B总线数据信号，进行信号解码和电平转换后，转换成1553B总线TTL电平信号后，发送给FPGA处理模块；同时，接口电路模块，接收FPGA处理模块送来的待编码的1553B总线TTL电平信号，进行编码和电压变换后转换为1553B总线信号，将1553B总线信号发送给外部系统。

5.根据权利要求1所述的一种基于FPGA和DSP的星载电子系统数据接口转换系统，其特征在于：所述SpaceWire编解码IP核，能完整覆盖物理层到交换层的所有功能，信号发送速率可达到0～200Mbps，信号采样周期为5ns，以保证SpaceWire链路最高200Mbps波特率，SpaceWire接口IP核需要最大限度放宽对时序的要求，即DSP通过隔离时钟域，将与SpaceWire链路发送和接收相关的功能，置于高速时钟域即200MHz，把其余功能置于低速时钟域。

6.根据权利要求1所述的一种基于FPGA和DSP的星载电子系统数据接口转换系统，其特征在于：所述FPGA处理模块对SpaceWire总线信号进行编解码采用DS编解码方式，即Data—Strobe编解码方式，将SpaceWire总线信号作为Data和Strobe异或信号异或操作即得到解码时钟，根据得到解码时钟对SpaceWire总线信号进行编解码。

7.根据权利要求1所述的一种基于FPGA和DSP的星载电子系统数据接口转换系统，其特征在于：FPGA和DSP，采用硬件描述语言VHDL对FPGA和DSP编程来实现功能，既能由硬件自动完成协议转换的数据处理，又能够根据使用需要进行灵活配置不同的协议，实现不同总线接口的相互转换。