CN110849359B - 一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法 - Google Patents

一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法 Download PDF

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Abstract

本发明涉及一种捷联式光纤陀螺惯导系统及内部时序和对外同步设计方法，系统解算板包括FPGA模块及DSP模块，光纤陀螺仪、用户设备及加速度计采集板均连接至系统解算板，光纤陀螺仪及加速度计采集板分别采集加速度信号及角速度信号并通过串口发送至系统解算板，系统解算板将信号通过DPS输出至用户设备的姿态信息接收模块。本发明设计了数据采集、锁存和转发的同步触发方法，确保陀螺仪和加速度计信息的同步性，提高系统的导航解算精度；同时，针对用户对特定时刻解算量的需求，采用FPGA及DSP设计对外同步信号的捕获、记录和处理方法，确保对外输出解算量的同步性，消除惯导系统动态运动时因对外不同步引起的导航解算输出误差。

Description

一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法
技术领域
本发明属于兵器系统技术及导航定位技术领域，具体涉及一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法。
背景技术
近年来捷联式光纤陀螺惯导系统以其高可靠性、低功耗、高性价比等优势，成为导航定位领域的主流设备类型之一。对于低精度光纤陀螺惯导系统来说，只要保证陀螺仪和加速度计以较高的频率和实时性进行采样，即可满足导航解算的需求，但在中高精度光纤陀螺惯导系统中，陀螺仪和角速度计信息采样的时间差，会引起导航定位和姿态解算的显著误差，甚至导致系统精度超差，因此对陀螺仪、加速度计信号采集和处理需要进行严格的时序控制。
另外，舰船导航、伺服云台等某些特定的应用场合，惯导系统需要提供与外同步脉冲信号同时刻的导航解算信息，尤其是载体姿态信息。
因此，这就需要设计一种针外部信号的接收、处理和使用方法。上述所述内部信号时序和对外同步设计虽应对惯导系统的不同需求，但在具体实现上两者有密切的关联，因此本发明对这两种功能的设计方法一并阐述。
发明内容
本发明的目的在于克服现有技术的不足，提供一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法，针对该类型惯导系统的导航解算需求，设计了一种内部信号同步触发、锁存和处理机制，通过加速度计采集板生成1KHz同步触发脉冲，同时使用该脉冲控制陀螺仪和加速度计信号的发送、以及FPGA对信号的锁存和转发，确保了陀螺仪和加速度计信号的同步性，同时设计了一种外部信号同步计算和发送机制，通过FPGA捕获外部1Hz触发脉冲与200Hz解算时序间的偏移量，利用插值补偿的方法计算出与外部1Hz触发脉冲同步的导航解算量，并将该解算量按1Hz频率发送给用户设备。
本发明解决其技术问题是通过以下技术方案实现的：
一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法，其特征在于：所述捷联式光纤陀螺惯导系统，其特征在于：包括光纤陀螺仪、加速度计采集板、系统解算板及用户设备，所述系统解算板包括FPGA模块及DSP模块，所述光纤陀螺仪、用户设备及加速度计采集板均连接至所述系统解算板，所述光纤陀螺仪及加速度计采集板分别采集加速度信号及角速度信号并通过串口发送至系统解算板，所述系统解算板将信号通过DPS输出至用户设备的姿态信息接收模块；
包括如下步骤：
1)光纤陀螺仪和加速度计信号同步设计
a、加速度计采集板内含高精度温补晶振，采用FPGA模块将所述晶振输出分频为1KHz作为内部同步采样时钟，并以此时钟的下降沿为基准，加速度计采集板和光纤陀螺仪分别采集前一时钟周期的加速度信号和角速度信号，通过串口发送至系统解算板；在某一同步时钟下降沿t时刻，采集t-1至t时刻的陀螺仪和加速度计信息G/A1，并在t时刻开始向系统解算板发送，通过合理设置发送波特率，确保数据在1ms内发送完毕；
b、系统解算板的FPGA模块接收加速度计采集板的1KHz同步时钟信号，同时以此时钟的下降沿为基准，锁存上一周期内接收到的陀螺仪和加速度计信号；FPGA模块在t+1时刻锁存G/A1、t+2时刻锁存G/A2，以此递推；
c、FPGA模块将加速度计采集板发送来的1KHz同步信号进行5分频，转换为200Hz后发送给DSP模块，DSP模块以此200Hz同步信号的下降沿作为触发源，进行数据接收和解算；DSP模块在t+5时刻读取FPGA模块中存储的陀螺仪和加速度计信号G/A1～G/A5，计算完成后输出解算量θN；
2)对外发送解算量的同步设计
a、首先在FPGA模块内设置对外同步标识位，初始化为0，当捕获到外部触发信号时该位置1，DSP模块可以主动将该标识位清0；同时，在FPGA模块内建立一个微秒计数器，每隔1微秒计数器值加1，而在200Hz脉冲信号来临时，该计数器清0；
b、用户设备发送1Hz同步触发信号，假定其上升沿为触发源，系统解算板上的FPGA模块捕获到该信号后，FPGA模块内的对外同步标识位置1，同时记录该时刻微秒计数器值n，在下一个DSP模块解算触发时刻t+5将标识位和计数值发送给DSP模块；
c、DSP模块解算程序在t+5时刻触发后读取对外同步标识位，若为0则不操作，若为1则读取微秒计数器值n，同时将FPGA模块中的对外同步标识清0；
d、DSP模块通过插值运算的方式求取用户所需时刻的解算量，具体见下式：
Figure GDA0003690030810000031
其中：θO为用户所需解算量输出值；
θN+K为第N+K个周期系统解算量；
n为FPGA模块捕获外部同步信号时的微秒计数器值。
本发明的优点和有益效果为：
1、本发明的捷联式光纤陀螺惯导系统内部时序和对外同步设计方法，根据系统要求，创新型地设计了光纤陀螺仪和加速度计信息同步采集、锁存和转发方法，同时采用FPGA和DSP创新型地设计了对外同步信号的捕获、记录和处理方法，确保了对外输出解算量的同步性，减小了惯导系统动态运动时的导航解算输出误差。
附图说明
图1为本发明的捷联式光纤陀螺惯导系统信号流程框图；
图2为本发明的捷联式光纤陀螺惯导系统时序设计图。
具体实施方式
下面通过具体实施例对本发明作进一步详述，以下实施例只是描述性的，不是限定性的，不能以此限定本发明的保护范围。
一种捷联式光纤陀螺惯导系统，其特征在于：包括光纤陀螺仪、加速度计采集板、系统解算板及用户设备，所述系统解算板包括FPGA模块及DSP模块，所述光纤陀螺仪、用户设备及加速度计采集板均连接至所述系统解算板，所述光纤陀螺仪及加速度计采集板分别采集加速度信号及角速度信号并通过串口发送至系统解算板，所述系统解算板将信号通过DPS输出至用户设备的姿态信息接收模块。
一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法，其特征在于：包括如下步骤：
1)光纤陀螺仪和加速度计信号同步设计
a、加速度计采集板内含高精度温补晶振，采用FPGA模块将所述晶振输出分频为1KHz作为内部同步采样时钟，并以此时钟的下降沿为基准，加速度计采集板和光纤陀螺仪分别采集前一时钟周期的加速度信号和角速度信号，通过串口发送至系统解算板；在某一同步时钟下降沿t时刻，采集t-1至t时刻的陀螺仪和加速度计信息G/A1，并在t时刻开始向系统解算板发送，通过合理设置发送波特率，确保数据在1ms内发送完毕；
b、系统解算板的FPGA模块接收加速度计采集板的1KHz同步时钟信号，同时以此时钟的下降沿为基准，锁存上一周期内接收到的陀螺仪和加速度计信号；FPGA模块在t+1时刻锁存G/A1、t+2时刻锁存G/A2，以此递推。
c、FPGA模块将加速度计采集板发送来的1KHz同步信号进行5分频，转换为200Hz后发送给DSP模块，DSP模块以此200Hz同步信号的下降沿作为触发源，进行数据接收和解算；DSP模块在t+5时刻读取FPGA模块中存储的陀螺仪和加速度计信号G/A1～G/A5，计算完成后输出解算量θN；
2)对外发送解算量的同步设计
a、首先在FPGA模块内设置对外同步标识位，初始化为0，当捕获到外部触发信号时该位置1，DSP模块可以主动将该标识位清0；同时，在FPGA模块内建立一个微秒计数器，每隔1微秒计数器值加1，而在200Hz脉冲信号来临时，该计数器清0；
b、用户设备发送1Hz同步触发信号，假定其上升沿为触发源，系统解算板上的FPGA模块捕获到该信号后，FPGA模块内的对外同步标识位置1，同时记录该时刻微秒计数器值n，在下一个DSP模块解算触发时刻t+5将标识位和计数值发送给DSP模块；
c、DSP模块解算程序在t+5时刻触发后读取对外同步标识位，若为0则不操作，若为1则读取微秒计数器值n，同时将FPGA模块中的对外同步标识清0；
d、DSP模块通过插值运算的方式求取用户所需时刻的解算量，具体见下式：
Figure GDA0003690030810000041
其中：θO为用户所需解算量输出值；
θN+K为第N+K个周期系统解算量；
n为FPGA模块捕获外部同步信号时的微秒计数器值。
本发明专利针对捷联式光纤陀螺惯导系统数据解算对内部信号时序同步性的要求，创新型地设计了数据采集、锁存和转发的同步触发方法，确保了陀螺仪和加速度计信息的同步性，提高了系统的导航解算精度；同时，针对用户对特定时刻解算量的需求，采用FPGA和DSP创新型地设计了对外同步信号的捕获、记录和处理方法，确保了对外输出解算量的同步性，消除了惯导系统动态运动时，因对外不同步引起的导航解算输出误差。
尽管为说明目的公开了本发明的实施例和附图，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换、变化和修改都是可能的，因此，本发明的范围不局限于实施例和附图所公开的内容。

Claims (1)

1.一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法，其特征在于：所述捷联式光纤陀螺惯导系统，包括光纤陀螺仪、加速度计采集板、系统解算板及用户设备，所述系统解算板包括FPGA模块及DSP模块，所述光纤陀螺仪、用户设备及加速度计采集板均连接至所述系统解算板，所述光纤陀螺仪及加速度计采集板分别采集加速度信号及角速度信号并通过串口发送至系统解算板，所述系统解算板将信号通过DPS输出至用户设备的姿态信息接收模块；
包括如下步骤：
1)光纤陀螺仪和加速度计信号同步设计
a、加速度计采集板内含高精度温补晶振，采用FPGA模块将所述晶振输出分频为1KHz作为内部同步采样时钟，并以此时钟的下降沿为基准，加速度计采集板和光纤陀螺仪分别采集前一时钟周期的加速度信号和角速度信号，通过串口发送至系统解算板；在某一同步时钟下降沿t时刻，采集t-1至t时刻的陀螺仪和加速度计信息G/A1，并在t时刻开始向系统解算板发送，通过合理设置发送波特率，确保数据在1ms内发送完毕；
b、系统解算板的FPGA模块接收加速度计采集板的1KHz同步时钟信号，同时以此时钟的下降沿为基准，锁存上一周期内接收到的陀螺仪和加速度计信号；FPGA模块在t+1时刻锁存G/A1、t+2时刻锁存G/A2，以此递推；
c、FPGA模块将加速度计采集板发送来的1KHz同步信号进行5分频，转换为200Hz后发送给DSP模块，DSP模块以此200Hz同步信号的下降沿作为触发源，进行数据接收和解算；DSP模块在t+5时刻读取FPGA模块中存储的陀螺仪和加速度计信号G/A1～G/A5，计算完成后输出解算量θN；
2)对外发送解算量的同步设计
a、首先在FPGA模块内设置对外同步标识位，初始化为0，当捕获到外部触发信号时该位置1，DSP模块可以主动将该标识位清0；同时，在FPGA模块内建立一个微秒计数器，每隔1微秒计数器值加1，而在200Hz脉冲信号来临时，该计数器清0；
b、用户设备发送1Hz同步触发信号，假定其上升沿为触发源，系统解算板上的FPGA模块捕获到该信号后，FPGA模块内的对外同步标识位置1，同时记录该时刻微秒计数器值n，在下一个DSP模块解算触发时刻t+5将标识位和计数值发送给DSP模块；
C、DSP模块解算程序在t+5时刻触发后读取对外同步标识位，若为0则不操作，若为1则读取微秒计数器值n，同时将FPGA模块中的对外同步标识清0；
d、DSP模块通过插值运算的方式求取用户所需时刻的解算量，具体见下式：
Figure FDA0003690030800000021
其中，θO为用户所需解算量输出值；
θN+K为第N+K个周期系统解算量；
n为FPGA模块捕获外部同步信号时的微秒计数器值。
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