CN106603358B - 一种基于mlvds接口的快速总线系统和实现方法 - Google Patents

Abstract

本发明公开一种基于MLVDS接口的快速总线系统和实现方法，系统包括总线和若干个分别连接总线的收发节点，各收发节点包括MLVDS收发器和CAN总线控制器；总线包括一对按照线或模式配置的MLVDS差分线；总线与CAN总线控制器之间通过MLVDS收发器实现数据收发，CAN总线控制器采用FPGA实现，在数据收发过程中，还包括对总线收发信号进行取反处理。本发明通过使CAN总线的物理层采用MLVDS信号，链路层采用基于FPGA的CAN控制器的方式，并通过改变CAN控制器中波特率分频器的分频系数实现总线传输波特率的改变，实现速率高达100Mbps的快速总线通信方式，突破了传统CAN收发器和控制器的数据传输速率限制，具有较高可靠性和广泛适应性。

Description

一种基于MLVDS接口的快速总线系统和实现方法

技术领域

本发明涉及快速总线技术领域，特别是一种基于MLVDS接口的快速总线系统和实现方法。

背景技术

随着数字化变电站及智能电网等应用开展，仅仅靠单个CPU来完成全部的计算已经越来越困难了，必须要实现多个CPU之间的协调以及数据交换。并且CPU之间需要交换的数据量也越来越大，一般的总线如CAN、FLEXRAY等已经无法满足要求，而现有的高速并行总线如PCI、VME等存在着背板设计复杂、成本高、抗干扰差的确定，并且需要较多的CPU干预；现有的高速串行总线如PCI Express、SATA及Rapid IO等具有非常高的速度，但是他们都是采用了点对点的通信方式，对于多个CPU之间的互联实现起来比较困难。

CAN是控制器局域网络(Controller Area Network, CAN)的简称，是由以研发和生产汽车电子产品著称的德国BOSCH公司开发的，并最终成为国际标准（ISO 11898），是国际上应用最广泛的现场总线之一。

CAN总线是一种非常适合在多CPU应用场合中使用的总线，总线只需要一对差分线，就可以实现多个CPU之间的互联通信，具有简单、可靠、成本低等优点，非常适合在高可靠性、低成本的场合使用。其具有以下特点：

(1) 数据通信没有主从之分，任意一个节点可以向任何其他（一个或多个）节点发起数据通信，靠各个节点信息优先级先后顺序来决定通信次序;

(2) 多个节点同时发起通信时，优先级低的避让优先级高的，不会对通信线路造成拥塞;

CAN总线可以用于多主多从或者各个节点平等的现场中使用。

但是CAN总线目前的最大问题在于通信速率低，其最大通信速率小于1Mbps，该速率对于实时性要求不高的应用场合可以满足要求，但是对于PLC等实时性要求较高的应用，CAN总线的速率是无法满足要求的；对于多个CPU之间有较大数据量需要进行交换的场合，CAN总线较低的速率也会成为系统的瓶颈。

发明内容

本发明要解决的技术问题为：通过使CAN总线的物理层采用MLVDS信号，链路层采用基于FPGA的CAN控制器的方式，实现速率高达100Mbps的快速总线通信方式。

本发明采取的技术方案具体为：一种基于MLVDS接口的快速总线系统，包括总线和若干个分别连接总线的收发节点，各收发节点包括MLVDS收发器和CAN总线控制器；

所述总线包括一对按照线或模式配置的MLVDS差分线；

所述MLVDS收发器包括接收模块和发送模块，接收模块包括接收使能端、差分接收输入端和接收输出端，接收使能端输入低电平信号，差分接收输入端连接MLVDS差分总线，接收输出端通过反相器连接CAN总线控制器；发送模块包括发送使能端、差分发送输出端和发送输入端，发送输入端输入高电平信号，差分发送输出端连接MLVDS差分总线，发送使能端通过反相器连接CAN总线控制器；

所述CAN总线控制器采用FPGA实现，CAN总线控制器包括波特率分频器、位时序逻辑单元、移位寄存器和位数据流处理器；波特率分频器接收外部波特率配置信号和外部时钟信号，对时钟信号进行分频，并将分频后的时钟信号输出至位时序逻辑单元和位数据流处理器；位时序逻辑单元包括分别对应连接MLVDS收发器中发送输入端和接收输出端的数据输出端和数据输入端；位数据流处理器通过位时序逻辑单元实现与MLVDS收发器之间的数据收发。

传统的CAN收发器限定了CAN总线工作的最高速度为1Mbps，本发明采用现有的可以最高支持500Mbps的数据速率的MLVDS收发器，实现各节点与总线之间的数据收发，首先从物理层实现了较高的数据收发速率。本发明在应用时，可通过外部波特率配置信号的配置，即更改波特率分频器的值，来改变控制器的工作频率，以呼应MLVDS收发器的收发速率，达到整体提升总线通信速率的目的。

同时，本发明线或模式的原理是MLVDS收发器的发送输入端一直接入高电平信号，总线控制器通过发送使能端控制MLVDS收发器的发送模块发送数据信号。在一条总线上有两个收发节点分别输出高电平和低电平的情况下，由于输出低电平的节点的发送使能端是低电平，总线发送被关闭，此时总线实际状态是发送高电平的节点来决定的，即高电平相当于总线中的显性电平，而低电平相当于总线中的隐性电平。这一点和CAN总线是相反的，因此需要在逻辑中，把总线的收发信号取反，保证总线的控制逻辑和CAN总线一致。

除了总线通信速率的提升外，本发明是通过FPGA实现传统CAN总线控制器的内核，前述基于MLVDS接口的快速总线系统中，总线控制器的功能组成部分与现有CAN总线控制的功能组成部分是相同的，控制器的协议也是完全按照CAN总线的标准进行的，通过FPGA来实现这些功能组成部分也是本领域依靠现有技术能够实现的。

对总线收发信号进行取反的环节可单独实现，如前述系统中，在FPGA实现的CAN总线控制器与MLVDS收发器之间连接反相器，实现收发信号的取反。也可以在FPGA实现的CAN总线控制器内实现信号的取反，方案如下：

一种基于MLVDS接口的快速总线系统，包括总线和若干个分别连接总线的收发节点，各收发节点包括MLVDS收发器和CAN总线控制器；

所述总线包括一对按照线或模式配置的MLVDS差分线；

所述MLVDS收发器包括接收模块和发送模块，接收模块包括接收使能端、差分接收输入端和接收输出端，接收使能端输入低电平信号，差分接收输入端连接MLVDS差分总线，接收输出端连接CAN总线控制器；发送模块包括发送使能端、差分发送输出端和发送输入端，发送输入端输入高电平信号，差分发送输出端连接MLVDS差分总线，发送使能端连接CAN总线控制器；

所述CAN总线控制器采用FPGA实现，CAN总线控制器包括波特率分频器、位时序逻辑单元、反相器、移位寄存器和位数据流处理器；波特率分频器接收外部波特率配置信号和外部时钟信号，对时钟信号进行分频，并将分频后的时钟信号输出至位时序逻辑单元和位数据流处理器；位时序逻辑单元包括分别通过反相器对应连接MLVDS收发器中发送输入端和接收输出端的数据输出端和数据输入端；位数据流处理器通过位时序逻辑单元实现与MLVDS收发器之间的数据收发。

优选的，本发明上述快速总线系统中，MLVDS收发器采用型号为DS91C176、DS91D176、DS91C180或DS91D180的MLVDS收发器。上述收发器芯片拥有卓越的驱动能力，能以高达100MHz的时钟频率及高达200Mbps的数据传输率驱动多个负载。或者也可采用其它型号的现有MLVDS收发器。

本发明还公开基于上述快速总线系统的快速总线实现方法，包括：

设置波特率分频器的分频系数，使得位时序逻辑单元和位数据流处理器的工作频率至少为MLVDS总线传输波特率的5倍。

在应用时，当外部时钟等于100M的情况下，如果需要总线的波特率是1Mbps，波特率分频器的分频系数就应该等于20，从而实现位时序逻辑单元和位数据流处理器的工作频率为5M。同理，如果我们希望总线传输波特率为20M，只需要把波特率分频器的分频系数设置为1即可，此时位时序逻辑单元和位数据流处理器的工作频率为100M，相应的总线的波特率为100/5=20Mbps。

有益效果

本发明在CAN总线架构的基础上，提出一种基于MLVDS接口的快速总线实现途径，即通过在CAN总线的物理层使用MLVDS信号，链路层采用基于FPGA的CAN控制器的方式，实现总线的通信速度可以达到100Mbps的快速总线通信方式，并保留了CAN总线的各种优点，可以用于多个节点之间需要快速交换数据的场合。本发明在应用时依然按照CAN总线的标准时序进行工作，只是更改了总线的物理层接口及总线的速率，具有很高的可靠性，和广泛的适应性。

附图说明

图1所示为现有CAN总线传输结构示意图；

图2所示为本发明的一种总线传输结构示意图；

图3所示为图2中MLVDS收发器与总线控制器连接结构示意图；

图4所示为本发明图2和图3中CAN控制器的逻辑结构示意图；

图5所示为本发明另一种MLVDS收发器与总线控制器连接结构示意图；

图6所示为图5中CAN控制器逻辑结构示意图。

具体实施方式

以下结合附图和具体实施例进一步描述。

参考图1所示，CAN总线是符合ISO 11898标准的通信总线，在标准中规定的总线的最高通信速率在在1Mbps以内，因此目前已有的各种CAN总线的控制器和收发器的最高通信速率都在1Mbps以内。如果希望提高CAN总线的通信速率，使用现有的控制器和收发器是无法实现的。

CAN总线链路层和物理层两个部分，其中链路层是通过CAN控制器实现的，比较常用的如SJA1000；物理层是通过CAN收发器实现的，比较常用的如82C250。为了提高CAN总线的通信速率，本发明从以上两个方面入手对CAN总线进行改造，实现高速的CAN总线通信方案：

1链路层

结合图4和图6所示，本发明采用改进的CAN总线控制器，即通过FPGA实现CAN总线控制器。

通过FPGA实现CAN控制器功能的同时，通过更改分频器的分频系数来调节CAN控制器的工作速率，进而达到调节总线速率的目的。由于采用了FPGA实现CAN控制器的内核，所以CAN总线的通信速度可以高于100Mbps。另外，控制器的协议完全按照CAN总线的标准进行实现，依然确保控制器具有与传统CAN控制器同样很高的可靠性。

2 物理层

CAN总线相对于RS485、以太网等其他类型的总线而言，最大的特点在于能够实现无损仲裁。该功能是通过总线收发器特殊的驱动电路实现的，当总线中两个节点分别发送高电平和低电平的情况下，总线表现出来的状态是低电平，因此在CAN总线中，把总线是低电平的状态称之为显性电平，高电平的状态位隐性电平。因此在CAN总线上，若同一个时刻，既有节点向总线上发送隐形电平（1），也有节点发送显性电平（0），那么此时总线上表现出来的为显性（0）。

根据上述的特点，可以实现总线的无损仲裁。当总线空闲时，此时总线的状态位显性电平，如果此时有多个节点同时需要发送报文，那么每个节点的发送器将会对发送位的电平和被监控的总线电平做比较，如果电平相同，这说明总线中没有冲突，该节点可以继续发送，如果某个节点发送的为“隐性”电平（1），但是监控到“显性”电平（0），那么表明总线已经出现了冲突，该节点失去仲裁，必须退出发送状态，直到下一次总线空闲的时候在参与总线的仲裁竞争。

由于CAN收发器限定了CAN总线工作的最高速度为1Mbps，为了实现高速CAN总线的功能，必须采用其他电路实现类似的功能。

MLVDS（Multipoint Low Voltage Differential Signaling）收发驱动器可以应用于多点互联的场合，有足够的驱动能力驱动多路负载，并能够承受由于单板热插拔所引起的物理总线上的负载变化。MLVDS可以最高支持500Mbps的数据速率，同时由于输出电压的摆幅很小，可以大大降低EMI辐射。利用MLVDS收发器可以实现具有线或功能的总线，实现总线共享，并可以满足CAN总线无损仲裁的机制。

本发明线或模式的原理是MLVDS收发器的发送输入端一直接入高电平信号，总线控制器通过发送使能端控制MLVDS收发器的发送模块发送数据信号。在一条总线上有两个收发节点分别输出高电平和低电平的情况下，由于输出低电平的节点的发送使能端是低电平，总线发送被关闭，此时总线实际状态是发送高电平的节点来决定的，即高电平相当于总线中的显性电平，而低电平相当于总线中的隐性电平。这一点和CAN总线是相反的，因此需要在收发逻辑中，把总线的收发信号取反，保证总线的控制逻辑和CAN总线一致。对于总线收发信号取反的实现，本发明利用两种形式实现，分别详见实施例一和实施例二。

通过以上两个方面的改进，可以实现一种物理层使用MLVDS，链路层采用CAN标准机制的高速总线。由于总线的链路控制机制和CAN总线一致，因此依然具有很高的可靠性。

实施例一

结合图2至图4所示，本发明的一种基于MLVDS接口的快速总线系统，包括总线和若干个分别连接总线的收发节点，各收发节点包括MLVDS收发器和CAN总线控制器；

所述总线包括一对按照线或模式配置的MLVDS差分线；

所述MLVDS收发器包括接收模块和发送模块，接收模块包括接收使能端、差分接收输入端和接收输出端，接收使能端输入低电平信号，差分接收输入端连接MLVDS差分总线，接收输出端通过反相器连接CAN总线控制器；发送模块包括发送使能端、差分发送输出端和发送输入端，发送输入端输入高电平信号，差分发送输出端连接MLVDS差分总线，发送使能端通过反相器连接CAN总线控制器；

所述CAN总线控制器采用FPGA实现，本实施例中采用FPGA实现的CAN总线控制器的内部功能模块组成可参考现有CAN总线控制的功能模块组成，如图4所示，CAN总线控制器包括波特率分频器、位时序逻辑单元、移位寄存器和位数据流处理器；波特率分频器接收外部波特率配置信号和外部时钟信号，对时钟信号进行分频，并将分频后的时钟信号输出至位时序逻辑单元和位数据流处理器；位时序逻辑单元包括分别对应连接MLVDS收发器中发送输入端和接收输出端的数据输出端和数据输入端；位数据流处理器通过位时序逻辑单元实现与MLVDS收发器之间的数据收发，并与外部CPU连接实现待发送数据的接收、总线的状态监视和控制；同时位数据流对于待发送的数据以及接收到的数据皆分别先通过移位寄存器进行并行数据的转换，然后再行发送或进一步处理。

本实施例中，采用FPGA实现的CAN控制器与总线物理层之间的接口和内部功能模块组成与现有标准CAN总线控制器是相同的，可以直接替代总线中的标准的CAN总线控制器，其内部各功能模块之间的数据传输亦与现有CAN总线控制器相同，区别仅在于波特率分频器的分频系数可通过外部CPU进行任意修改配置，而不受传统CAN控制器最多1Mbps的限制。

本实施例在应用时，MLVDS收发器的接收使能信号RX_Enable接低电平，这样总线收发器一直处于接收使能的状态，这一点和CAN总线收发器是一致的，CAN总线收发器不包含接收使能输入信号，在总线的工作过程中，收发器的接收使能一直是有效的。接收信号RX_Data需要增加反相器的原因是由于发送信号TX_Data串联了反相器，为了使接收端能够恢复总线的信号，所以需要把接收信号通过反相器后进入总线控制器。

MLVDS的收发器的发送信号TX_Data接高电平，真正的发送数据从发送使能端TX_Enable接入，当TX_Enable等于高电平的时候，由于TX_Data信号是高电平，所以收发器将发送高电平，接收端RX_Data也是高电平；当TX_Enable等于低电平的时候，收发器的发送将被关闭，本节点的输出状态将是浮空状态，控制器接收的状态将由总线中其他的节点状态决定，如果总线中其他节点的发送端都是关闭的，那么此时总线上的差分电平将等于0。对于TYPE-2模式的MLVDS收发器，在这种情况下，总线接收端RX_Data的状态将等于0。根据前面的分析，采用MLVDS线或模式后，收发器发送高电平的优先级高于低电平，这一点和CAN总线收发器是相反的，为了保证收发器的外部特性和CAN总线一致，因此在发送端增加了反相器。

收发器采用MLVDS线或模式后，由于总线中的每个节点只有两种状态，发送高电平或者浮空状态，总线不会出现冲突；同时TX_ENABLE的发送状态和接收端的状态也完全一致，基于以上两个方面的特点和CAN总线收发器的功能一致，可以实现和CAN总线类似的无损仲裁功能，同时总线的速率可以大于1Mbps，其最高频率取决于FPGA的性能，在目前的实际应用中，总线在80Mbps下可以可靠的工作。

实施例二

参考图5和图6，本实施例中，用于对总线收发信号进行逻辑取反的反相器通过CAN总线控制器FPGA内部实现，即：

参考图5，MLVDS收发器的接收输出端直接连接CAN总线控制器，发送使能端亦直接连接CAN总线控制器；

参考图6，位时序逻辑单元的数据输出端和数据输入端分别通过反相器对应连接MLVDS收发器中的发送输入端和接收输出端。

其余部分与实施例一相同。

实施例三

在实施例一和实施例二所述的系统基础上，本实施例对快速总线的实现方法进行了研究，在已经明确所需总线传输波特率的情况下，通过设置波特率分频器的分频系数，使得位时序逻辑单元和位数据流处理器的工作频率至少为MLVDS总线传输波特率的5倍即可。

如，在外部时钟等于100M的情况下，如果需要总线的波特率是1Mbps，波特率分频器的分频系数就应该等于20，从而实现位时序逻辑单元和位数据流处理器的工作频率为5M。同理，如果我们希望总线传输波特率为20M，只需要把波特率分频器的分频系数设置为1即可，此时位时序逻辑单元和位数据流处理器的工作频率为100M，相应的总线的波特率为100/5=20Mbps。

以上已以较佳实施例公布了本发明，然其并非用以限制本发明，凡采取等同替换或等效变换的形式所获得的技术方案，均落在本发明的保护范围之内。

Claims (4)

1.一种基于多点低电压差分信令MLVDS接口的快速总线系统，包括总线和若干个分别连接总线的收发节点，其特征是，各收发节点包括MLVDS收发器和控制器局域网络CAN总线控制器；

所述总线包括一对按照线或模式配置的MLVDS差分线；

所述MLVDS收发器包括接收模块和发送模块，接收模块包括接收使能端、差分接收输入端和接收输出端，接收使能端输入低电平信号，差分接收输入端连接MLVDS差分线，接收输出端通过反相器连接CAN总线控制器；发送模块包括发送使能端、差分发送输出端和发送输入端，发送输入端输入高电平信号，发送数据从发送使能端接入，差分发送输出端连接MLVDS差分线，发送使能端通过反相器连接CAN总线控制器；

所述CAN总线控制器采用FPGA实现，CAN总线控制器包括波特率分频器、位时序逻辑单元、移位寄存器和位数据流处理器；波特率分频器接收外部波特率配置信号和外部时钟信号，对时钟信号进行分频，并将分频后的时钟信号输出至位时序逻辑单元和位数据流处理器；位时序逻辑单元包括分别对应连接MLVDS收发器中发送输入端和接收输出端的数据输出端和数据输入端；位数据流处理器通过位时序逻辑单元实现与MLVDS收发器之间的数据收发。

2.根据权利要求1所述的基于MLVDS接口的快速总线系统，其特征是，MLVDS收发器采用型号为DS91C176、DS91D176、DS91C180或DS91D180的芯片。

3.一种基于多点低电压差分信令MLVDS接口的快速总线系统，包括总线和若干个分别连接总线的收发节点，其特征是，各收发节点包括MLVDS收发器和CAN总线控制器；

所述总线包括一对按照线或模式配置的MLVDS差分线；

所述MLVDS收发器包括接收模块和发送模块，接收模块包括接收使能端、差分接收输入端和接收输出端，接收使能端输入低电平信号，差分接收输入端连接MLVDS差分线，接收输出端连接CAN总线控制器；发送模块包括发送使能端、差分发送输出端和发送输入端，发送输入端输入高电平信号，发送数据从发送使能端接入，差分发送输出端连接MLVDS差分线，发送使能端连接CAN总线控制器；

所述CAN总线控制器采用FPGA实现，CAN总线控制器包括波特率分频器、位时序逻辑单元、反相器、移位寄存器和位数据流处理器；波特率分频器接收外部波特率配置信号和外部时钟信号，对时钟信号进行分频，并将分频后的时钟信号输出至位时序逻辑单元和位数据流处理器；位时序逻辑单元包括分别通过反相器对应连接MLVDS收发器中发送输入端和接收输出端的数据输出端和数据输入端；位数据流处理器通过位时序逻辑单元实现与MLVDS收发器之间的数据收发。

4.基于权利要求1或3所述系统的基于MLVDS接口的快速总线实现方法，其特征是，包括：

设置波特率分频器的分频系数，使得位时序逻辑单元和位数据流处理器的工作频率至少为MLVDS总线传输波特率的5倍。