CN203590251U - 基于串行RapidIO总线的FlexRay控制系统 - Google Patents

Abstract

本实用新型公开了一种基于串行RapidIO总线的FlexRay控制系统，其包括RapidIO交换机、处理器、数字信号处理器、第一FPGA芯片、RapidIO桥、专用集成电路，处理器、数字信号处理器、第一FPGA芯片、RapidIO桥、专用集成电路都与RapidIO交换机连接。本实用新型使支持RapidIO总线的车载计算机具有FlexRay总线的接入能力，使得FlexRay总线控制器支持RapidIO协议中的NRead、NWrite、Doorbell等事物，使得车载计算机系统总线与FlexRay车电总线可以安全有效地进行数据交互。

Description

基于串行RapidIO总线的FlexRay控制系统

技术领域

本实用新型涉及一种FlexRay控制系统，特别是涉及一种基于串行RapidIO总线的FlexRay控制系统。 

背景技术

FlexRay是BMW、Daimler Chrysler、Motorola和Philips等公司制定的用于汽车的高速可确定性的、具备故障容错的总线系统。FlexRay采用分时多址方式对总线进行访问、具有确定性和容错功能、支持双信道通讯，各信道具有10Mbps带宽，最大传输速率20Mbps，是CAN（Controller Aera Network，控制器局域网络）最高运行速率的20倍。FlexRay支持分布式控制系统，并可补充CAN、LIN（Local Interconnect Network，本地互连网络）和面向媒体应用的MOST（Media Oriented System Transport，面向媒体的系统传输）光学数据总线等主要车内网络标准，因此能够满足未来先进汽车高速控制应用的需要。 

RapidIO最早是由美国水星公司为它的计算密集型信号处理系统自行开发的具有极低的延迟性和高带宽总线技术。RapidIO采用包交换技术，在NPU（Network Process Unit，网络处理器）、CPU（Central Processing Unit，中央处理器）和DSP（Digital Signal Processor，数字信号处理器）之间的通信具有高速、低延迟、稳定可靠的互连性。RapidIO分为串行和并行两种标准，串行RapidIO由于其管脚需求少，方便互连等特性应用场合较多。目前RapidIO已经成为了开放的标准，世界各大半导体公司都陆续推出了基于RapidIO技术的相关产品，基于RapidIO通信体系架构技术的系统例如ATCA（Advanced Telecom Computing Architecture，先进电信计算机平台）、CPCI（CompactPCI Peripheral Component Interconnect，紧凑型外设互连标准） 等系统已在电信、国防和医疗等行业大量使用。 

近年来智能车载信息系统快速发展，汽车电子技术中不断融入多媒体、移动通讯、网络、存储以及分布式处理等技术。车载计算机系统开始朝着模块化、定制化方向发展。串行RapidIO由于其高带宽、低延时以及互连方便等特性用作车载计算机处理系统的系统总线有着巨大的优势。因此设计一种基于串行RapidIO总线的FlexRay控制系统，使得支持串行RapidIO总线的车载计算机具有FlexRay总线的接入能力很有必要。 

传统的FlexRay控制器或是集成在MCU（Micro Control Unit，中文意思是“微控制器”，如Freescale公司的MC9S12XF512型MCU）中，或是集成在功能单一的集成芯片（如Freescale公司的MFR4310）上通过扩展接口与其它芯片互连，这些芯片都无法直接接入RapidIO网络。 

实用新型内容

本实用新型所要解决的技术问题是提供一种基于串行RapidIO总线的FlexRay控制系统，其使支持RapidIO总线的车载计算机具有FlexRay总线的接入能力，使得FlexRay总线控制器支持RapidIO协议中的NRead、NWrite、Doorbell等事物，使得车载计算机系统总线与FlexRay车电总线可以安全有效地进行数据交互。 

本实用新型是通过下述技术方案来解决上述技术问题的：一种基于串行RapidIO总线的FlexRay控制系统，其特征在于，其包括RapidIO交换机、处理器、数字信号处理器、第一FPGA芯片、RapidIO桥、专用集成电路，处理器、数字信号处理器、第一FPGA芯片、RapidIO桥、专用集成电路都与RapidIO交换机连接。 

优选地，所述RapidIO交换机与一个高速收发器连接。 

优选地，所述高速收发器是属于一个第二FPGA芯片的一部分，第二FPGA芯片包括I/O管脚，I/O管脚与多个FlexRay PHY芯片连接。 

优选地，所述第二FPGA芯片还包括RapidIO控制器、多通道 RapidIO-PLB DMA控制器、PLB总线、中断控制器、BRAM配置表、Microblaze处理器、块随机存取存储器、FlexRay控制器，多通道RapidIO-PLBDMA控制器、断控制器、BRAM配置表、Microblaze处理器、块随机存取存储器、FlexRay控制器都与PLB总线连接，RapidIO控制器包括第一RapidIO主请求接口、第一第一RapidIO主应答接口、第一RapidIO从应答接口、第一RapidIO从请求接口，第一RapidIO主请求接口、第一RapidIO主应答接口、第一RapidIO从应答接口、第一RapidIO从请求接口都与通道RapidIO-PLB DMA控制器连接。 

优选地，所述多通道RapidIO-PLB DMA控制器包括发起者模块和目标模块，发起者模块包括寄存器、PLB Slaver接口、DMA通道、DMA控制状态机、第一命令与数据FIFO模块、DMA仲裁器、RapidIO总裁器、第二RapidIO主请求接口和第二RapidIO主应答接口，PLB Slaver接口位于寄存器内，DMA控制状态机、第一命令与数据FIFO模块都位于DMA通道内，寄存器、DMA仲裁器、RapidIO总裁器都与DMA通道连接，第二RapidIO主请求接口、第二RapidIO主应答接口都与RapidIO总裁器连接；目标模块包括PLB Master接口、PLB仲裁器、第二命令与数据FIFO模块、第二RapidIO从请求模块、第三命令与数据FIFO模块、第二RapidIO从应答模块，PLBMaster接口、第二命令与数据FIFO模块、第三命令与数据FIFO模块都与PLB仲裁器连接，第二命令与数据FIFO模块与第二RapidIO从请求模块连接，第三命令与数据FIFO模块与第二RapidIO从应答模块连接。 

本实用新型的积极进步效果在于：本实用新型可以安全有效的将RapidIO总线与FlexRay总线进行互连，使得支持RapidIO协议的处理器具有FlexRay总线的接入能力，FlexRay总线上的节点也可以利用RapidIO高带宽与低延时等特性及时有效将FlexRay总线上的事件与数据上报到处理器中。本地Microblaze处理器可以及时处理底层想关系较大的软件事物，不仅降低了RapidIO处理器直接处理FlexRay控制器的延时同事也极大的减轻了RapidIO总线上处理器的任务负载。同时该方案可以根据实际应用的需要实 现一到多个FlexRay节点，并可以方便的进行RapidIO与FlexRay的协议升级，与传统集成芯片相比具有较大的灵活性以及较低的升级成本。 

附图说明

图1为本实用新型基于串行RapidIO总线的FlexRay控制系统的结构示意图。 

图2为本实用新型中第二FPGA芯片的结构示意图。 

图3为本实用新型中多通道RapidIO-PLB DMA控制器的结构示意图。 

图4为本实用新型发送Doorbell消息定义的示意图。 

图5为本实用新型接收Doorbell消息定义的示意图。 

具体实施方式

下面结合附图给出本实用新型较佳实施例，以详细说明本实用新型的技术方案。 

如图1所示，本实用新型基于串行RapidIO总线的FlexRay控制系统包括RapidIO交换机101、处理器102、数字信号处理器（DSP）103、第一FPGA（Field－Programmable Gate Array，现场可编程门阵列）芯片104、RapidIO桥105、专用集成电路（ASIC）106，处理器102、数字信号处理器103、第一FPGA芯片104、RapidIO桥105、专用集成电路106都与RapidIO交换机101连接。RapidIO交换机101与一个高速收发器108连接。高速收发器108是属于一个第二FPGA芯片107的一部分，第二FPGA芯片107包括I/O（出入输出）管脚109，I/O管脚109与多个FlexRay PHY（Physical Layer，物理层）芯片110连接。 

在多于两个设备的RapidIO网络中通常使用RapidIO交换机将支持RapidIO协议的处理器102、数字信号处理器103、第一FPGA芯片104、RapidIO桥105、专用集成电路106等互连起来，以实现各器件之间互相通讯。目前市场上中高端的FPGA芯片基本都集成支持RapidIO协议的高速收 发器，第二FPGA芯片由于其灵活的可编程特性以及丰富的I/O(出入输出)管脚109与电平标准，可以实现FlexRay协议并通过FlexRay PHY（PhysicalLayer，物理层）芯片110接入FlexRay网络。本实用新型采用Xilinx公司的第二FPGA芯片（XC6VLX75T）实现RapidIO与FlexRay的协议转换，使得支持RapidIO协议的处理器件具有FlexRay总线接入能力，安全有效的与FlexRay总线上的节点通讯。 

如图2所示，第二FPGA芯片107还包括RapidIO控制器201、多通道RapidIO-PLB DMA控制器207、PLB总线208、中断控制器209、BRAM配置表210、Microblaze处理器211、块随机存取存储器（Block Random Access Memory，BRAM）212、FlexRay控制器213，多通道RapidIO-PLB DMA控制器207、断控制器209、BRAM配置表210、Microblaze处理器211、块随机存取存储器212、FlexRay控制器213都与PLB总线208连接，RapidIO控制器201包括第一RapidIO主请求接口203、第一第一RapidIO主应答接口204、第一RapidIO从应答接口205、第一RapidIO从请求接口206，第一RapidIO主请求接口203、第一RapidIO主应答接口204、第一RapidIO从应答接口205、第一RapidIO从请求接口206都与通道RapidIO-PLB DMA控制器207连接。 

Xilinx公司提供的RapidIO控制器201，利用第二FPGA芯片内部集成的高速收发器108可以方便的接入到RapidIO网络。本实用新型采用Xilinx公司的串行RapidIO v5.6版本，该控制器兼容RapidIO2.1规范支持1x和4x模式，链路速度支持1.25Gb，2.5Gb，3.125Gb和5Gb。同时该控制器提供的四组接口可以使用户方便的进行逻辑设计：第一RapidIO主请求接口203用于用户主动发起数据包；第一RapidIO主应答接口204用于向用户返回数据包及状态；第一RapidIO从请求接口206用于用户接受远端发送的数据包；第一RapidIO从应答接口205根据远端请求返回相应的数据包。 

本实用新型采用SOC（System On Chip，片上系统）架构，利用自主设计的多通道RapidIO-PLB DMA（Direct Memory Access，直接存储器存取） 控制器207将RapidIO控制器与PLB（Processor Local Bus，处理器本地总线）总线208互连，由于DMA方式数据交互采用硬件方式且无需控制器干预，DMA内部实现的多个通道可以分别分配给每个FlexRay控制器213使用，因此可以使得RapidIO控制器可以与PLB总线上的FlexRay控制器高效地传输数据。中断控制器209可以将FlexRay控制器产生的中断进行筛选以及优先级判断后上报给Microblaze处理器211。BRAM（Block Random Access Memory，块随机存取存储器）配置表210，用与接收远端的配置信息，远端的RapidIO主设备通过配置表配置本地FlexRay控制器工作参数，方便了RapidIO主设备上用户软件开发。Microblaze处理器通过BRAM可以运行相关软件任务，如FlexRay节点监控、数据发送、数据接收过滤以及本地中断管理等，使得远端RapidIO主设备减轻任务负载，专注于数据收发。RapidIO总线与FlexRay总线上的数据可以通过NWrite和NRead包进行传输，FlexRay控制器的控制与事件状态可以通过Doorbell传输，图4和图5分别给出了远端RapidIO处理器设备发送和接收Doorbell的消息定义。基于PLB总线的FlexRay控制器可以使用Xilinx提供的IP（Intellectual Property，知识产权）也可以使用第三方的IP，由于标准的PLB总线接口使得控制器的移植以及协议升级非常方便。 

如图3所示，多通道RapidIO-PLB DMA控制器包括Initiator(发起者)模块301和Target(目标)模块302，Initiator模块301包括寄存器303、PLB Slaver接口304、DMA通道305、DMA控制状态机307、第一命令与数据FIFO(先入先出)模块308、DMA仲裁器309、RapidIO总裁器310、第二RapidIO主请求接口311和第二RapidIO主应答接口312，PLB Slaver接口304位于寄存器303内，DMA控制状态机307、第一命令与数据FIFO模块308都位于DMA通道305内，寄存器303、DMA仲裁器309、RapidIO总裁器310都与DMA通道305连接，第二RapidIO主请求接口311、第二RapidIO主应答接口312都与RapidIO总裁器310连接；Target（目标）模块302包括PLB Master接口313、PLB仲裁器314、第二命令与数据FIFO模块315、第二RapidIO从请求模块316、第三命令与数据 FIFO模块317、第二RapidIO从应答模块318，PLB Master接口313、第二命令与数据FIFO模块315、第三命令与数据FIFO模块317都与PLB仲裁器314连接，第二命令与数据FIFO模块315与第二RapidIO从请求模块316连接，第三命令与数据FIFO模块317与第二RapidIO从应答模块318连接；第一RapidIO主请求接口203、第一RapidIO主应答接口204、第一RapidIO从应答接口205、第一RapidIO从请求接口206分别与第二RapidIO主请求接口311、第二RapidIO主应答接口312、第二RapidIO从请求模块316、第二RapidIO从应答模块318连接；PLB Slaver接口304与PLB总线208连接。 

多通道RapidIO-PLB DMA控制器是RapidIO总线与基于PLB的FlexRay控制器互连的核心模块。本实用新型设计的多通道RapidIO-PLB DMA控制器主要包括Initiator(发起者)模块301和Target（目标）模块302，前者将PLB从接口与连接RapidIO控制器的主请求接口与主应答接口相连，后者将PLB主接口与RapidIO控制器的从请求接口和从应答接口相连。寄存器303通过PLB Slaver接口连接PLB总线用与本地Microblaze处理器对DMA控制器进行操作以及控制器和中断的状态查询。DMA控制器中的4个DMA通道305通过内部的DMA控制状态机307发出读写PLB总线的请求包或者RapidIO总线事物包，各通道并行处理、相互独立，可以有效利用RapidIO总线带宽。请求包通过第一命令与数据FIFO(先入先出)模块308发出，PLB的读写请求包通过DMA仲裁器309进入Target模块并经过PLB仲裁器314仲裁后通过PLB Master接口313对PLB总线上的设备进行读写操作。各DMA通道的RapidIO总线事物与数据包通过RapidIO总裁器310仲裁后通过第二RapidIO主请求接口311和第二RapidIO主应答接口312接入到RapidIO控制器。第二RapidIO从请求模块316用于接收RapidIO总线事物包并通过第二命令与数据FIFO(先入先出)模块315进入到PLB Master仲裁模块后通过PLB Master接口模块对PLB总线上的设备进行读写操作。而从PLB总线返回的数据包通过第三命令与数据FIFO(先入先出)模块317后由第二RapidIO从应答模块318接入RapidIO控制器。 

本实用新型的数据发送的过程如下：处理器102发送Doorbell使FlexRay控制器213进入配置模式。处理器102将FlexRay控制器213配置参数写入到BRAM配置表210。处理器102将FlexRay协议相关参数写入FlexRay控制器213的寄存器。处理器102发送Doorbell使FlexRay控制器213进入就绪模式。处理器102发送Doorbell使FlexRay控制器213进入到唤醒模式，节点唤醒后回到就绪模式。处理器102发送Doorbell使FlexRay控制器213进入到启动，节点启动完成后进入进入到正常活动模式。处理器102Doorbell通知FlexRay控制器213发送数据。Microblaze处理器211根据BRAM配置表210中参数启动多通道RapidIO-PLB DMA控制器207。多通道RapidIO-PLB DMA控制器207通过NRead事物将处理器102内存中需要发送的数据读取并写入FlexRay控制器213的发送缓存，并将通过FPGA的I/O管脚(209)将数据发到FlexRay PHY芯片110。FlexRay PHY芯片110将数据转换为FlexRay物理信号发送到FlexRay物理总线。 

本实用新型的数据接收的过程如下：FlexRay PHY芯片110将FlexRay物理总线上物理信号转换为数字信号通过FPGA的I/O管脚。FlexRay控制器213根据BRAM配置表210中参数，过滤FlexRay PHY芯片110收到的来自FlexRay物理总线上的数据并接收到接收缓存然后通过中断控制器(209)通知Microblaze处理器211。Microblaze处理器211进入中断服务程序，分析接收数据头，根据配置参数启动多通道RapidIO-PLB DMA控制器207。多通道RapidIO-PLB DMA控制器207通过NWrite事物将FlexRay控制器213接收缓存里的数据发送到处理器102内存中。多通道RapidIO-PLB DMA控制器207通过Doorbell事物通知处理器102数据的接收状态。 

以上所述的具体实施例，对本实用新型的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。 

Claims (5)

1.一种基于串行RapidIO总线的FlexRay控制系统，其特征在于，其包括RapidIO交换机、处理器、数字信号处理器、第一FPGA芯片、RapidIO桥、专用集成电路，处理器、数字信号处理器、第一FPGA芯片、RapidIO桥、专用集成电路都与RapidIO交换机连接。

2.如权利要求1所述的基于串行RapidIO总线的FlexRay控制系统，其特征在于，所述RapidIO交换机与一个高速收发器连接。

3.如权利要求2所述的基于串行RapidIO总线的FlexRay控制系统，其特征在于，所述高速收发器是属于一个第二FPGA芯片的一部分，第二FPGA芯片包括I/O管脚，I/O管脚与多个FlexRay PHY芯片连接。

4.如权利要求3所述的基于串行RapidIO总线的FlexRay控制系统，其特征在于，所述第二FPGA芯片还包括RapidIO控制器、多通道RapidIO-PLB DMA控制器、PLB总线、中断控制器、BRAM配置表、Microblaze处理器、块随机存取存储器、FlexRay控制器，多通道RapidIO-PLBDMA控制器、断控制器、BRAM配置表、Microblaze处理器、块随机存取存储器、FlexRay控制器都与PLB总线连接，RapidIO控制器包括第一RapidIO主请求接口、第一RapidIO主应答接口、第一RapidIO从应答接口、第一RapidIO从请求接口，第一RapidIO主请求接口、第一RapidIO主应答接口、第一RapidIO从应答接口、第一RapidIO从请求接口都与多通道RapidIO-PLBDMA控制器连接。

5.如权利要求4所述的基于串行RapidIO总线的FlexRay控制系统，其特征在于，所述多通道RapidIO-PLB DMA控制器包括发起者模块和目标模块，发起者模块包括寄存器、PLB Slaver接口、DMA通道、DMA控制状态机、第一命令与数据FIFO模块、DMA仲裁器、RapidIO总裁器、第二RapidIO主请求接口和第二RapidIO主应答接口，PLB Slaver接口位于寄存器内，DMA控制状态机、第一命令与数据FIFO模块都位于DMA通道内，寄存器、DMA仲裁器、RapidIO总裁器都与DMA通道连接，第二RapidIO主请求接口、第二RapidIO主应答接口都与RapidIO总裁器连接；目标模块包括PLB Master接口、PLB仲裁器、第二命令与数据FIFO模块、第二RapidIO从请求模块、第三命令与数据FIFO模块、第二RapidIO从应答模块，PLBMaster接口、第二命令与数据FIFO模块、第三命令与数据FIFO模块都与PLB仲裁器连接，第二命令与数据FIFO模块与第二RapidIO从请求模块连接，第三命令与数据FIFO模块与第二RapidIO从应答模块连接；第一RapidIO主请求接口、第一RapidIO主应答接口、第一RapidIO从应答接口、第一RapidIO从请求接口分别与第二RapidIO主请求接口、第二RapidIO主应答接口、第二RapidIO从请求模块、第二RapidIO从应答模块连接；PLB Slaver接口与PLB总线连接。

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