CN103890745B

CN103890745B - 集成知识产权(Ip)块到处理器中

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Publication number: CN103890745B
Application number: CN201280052558.3A
Authority: CN
Inventors: P·尼玛拉; R·J·格雷纳; L·P·洛伊; R·H·沃克哈尔瓦拉; M·W·宋; J·A·比文斯; A·D·伍德; J·V·特兰
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-08-31
Filing date: 2012-08-15
Publication date: 2017-05-17
Anticipated expiration: 2032-08-15
Also published as: TWI464592B; KR101567371B1; WO2013032712A1; CN103890745A; US9021156B2; EP2751697A4; US20130054845A1; KR20140056309A; EP2751697A1; TW201329720A

Abstract

在一个实施例中，本发明包括形成在单个半导体管芯上的装置，其具有一个或多个核心、存储器控制器、以及耦合到存储器控制器的中心部件。中心部件包括多个结构，每个结构根据第一协议经由目标接口和主接口与外围控制器通信，其中结构在上游方向经由第一多个目标接口串联耦合，在下游方向经由第二多个目标接口串联耦合。描述并要求了其他实施例。

Description

集成知识产权(Ip)块到处理器中

背景技术

在高性能和低功耗两个环节的主流处理器芯片正更多地集成额外的功能，例如图形、显示引擎、安全引擎、PCIe^TM端口(即端口为按照外围组件互连快速(PCI Express^TM(PCIe^TM))规范基础规范版本2.0(2007年公布)(此后称为PCIe^TM规范)和其他基于PCIe^TM的外围设备，同时保持对符合PCI规范的设备的旧有支持，例如外围组件互连(PCI)本地总线规范，版本3.0(2002年公布)(此后称为PCI规范))。

由于来自服务器、桌面、移动、嵌入式、超级移动和移动互连网设备领域的不同要求，这样的设计被高度划分。不同的市场寻求使用单芯片片上系统(SoC)解决方案，其将处理器核心、存储器控制器、输入/输出控制器和其他特定领域的加速元件中的至少一些合并到单芯片。然而，由于难以在单个管芯上集成不同的知识产权(IP)块，所以聚集这些特征的设计出现的慢。特别如此的是，IP块可以有各种要求和设计独特性，并且可以要求许多专用线、通信协议等，以使他们能够合并到SoC中。其结果是，开发的每个SoC或者其他先进的半导体设备要求大量的设计复杂度和定制以合并不同的IP块到单个设备。由于处理器设计和IP块设计两者的定制性质，难以设计容纳通用目的处理器核心与这样的IP块的任何SoC。

附图说明

图1是按照本发明的实施例的基本互连架构的框图。

图2是按照本发明的实施例的互连架构的进一步细节的框图。

图3是按照本发明的实施例的SoC的高级别框图。

图4是按照本发明的另一实施例的系统的框图。

图5是按照本发明的实施例的边带互连的框图。

具体实施方式

在各种实施例中，不同的部件例如直接媒体接口(DMI)/PCIe^TM控制器、显示引擎、可管理性引擎、存储器仲裁器、核心、功率控制单元和其他这样的部件可以使用片上协议进行集成。更具体的，在单个半导体管芯上实现的所有这些部件可以通过提供高带宽主要通信和低带宽边带通信的结构的一个或多个层级耦合。通过多个结构接口实现的中心部件可以提供基本平台以使更多的IP能够集成到处理器和SoC中。

实施例可以用于许多不同类型的系统。例如，在这里描述的实现可以被用于连接半导体设备，例如处理器或者可以装配到单个半导体管芯上的其他半导体设备。在特定的实现中，设备可以是片上系统(SoC)或者其他先进的处理器，包括各种同类的和/或异类的处理代理和如网络部件的额外部件，例如路由器、控制器、桥设备、存储器等等。

一些实现可以被用于按照给定的规范设计的半导体设备，所述规范例如是由半导体制造商发布的集成片上系统结构(IOSF)规范，用来提供标准化的用于在SoC或者其他芯片内附着知识产权(IP)块的片上互连协议。这样的IP块可以有不同类型，包括通用目的的处理器，例如顺序或者无序核心、固定功能单元、图形处理器、控制器以及其它。通过标准化互连协议，因此实现了在不同类型的芯片中更广泛使用IP代理的框架。因此，不仅半导体制造商可以跨越广泛的各种客户领域有效地设计不同类型的芯片，而且可以通过规范使第三方可以设计逻辑(例如IP代理)以在这样的芯片中并入。并且此外，通过为互连协议的多个面提供多个选项，能有效地适应设计重用。尽管在这里结合这个IOSF规范描述的实施例，但对本发明范围的理解并不限于这一点，并且实施例可以被用于许多不同类型的系统。

现在参照图1，显示了按照本发明的实施例的基本互连架构的框图。如图1显示的，系统10可以是片上系统的一部分或者其他半导体设备，并且包括在各部件间作为互连的结构20。在显示的实现中，这些部件包括IP代理30和40，其可以是用来提供各种功能(例如计算能力、图形能力等)的独立的IP块。在一个实施例中，这些IP代理因此是具有遵从IOSF规范的接口的IP块或者逻辑设备。如进一步看到的，结构20也与桥50接口连接。尽管在图1的实施例中为了易于解释而没有显示，但应当理解，桥50可以作为到其它系统部件(例如，在相同的芯片上或者一个或多个不同芯片上)的接口。

如将要在下面进一步描述的，在图1中显示的每个元件，也就是结构、IP代理、以及桥，可以包括用于处理各种信号的通信的一个或多个接口。这些接口可以根据IOSF规范进行定义，所述规范定义了用于在这些接口上通信的信号、用于在代理之间交换信息的协议、用于开始和管理信息交换的仲裁和流控制机制、支持的地址解码和转换能力、为带内或者带外通信传递消息、功率管理、测试、验证、以及调试支持。

IOSF规范包括可以提供给每个代理的3个独立接口，也就是主要接口、边带消息接口、以及可测试性或者为测试设计(DFx)接口。根据IOSF规范，代理可以支持这些接口的任何组合。特别的，代理可以支持0-N主要接口、0-N边带消息接口和可选的DFx接口。然而根据规范，代理必须支持这3个接口中的至少一个。

结构20可以是在不同的代理之间移动数据的硬件元件。注意到结构20的拓扑可以是特定于产品的。例如，结构可以实现为总线、层级总线、级联集线器等。现在参照图2，显示了按照本发明的实施例的互连架构的进一步细节的框图。如图2显示的，结构110包括各种接口，包括主要接口112、DFx接口114以及边带接口116。主要接口112可以例如用于在主机处理器(例如中央处理单元(CPU))或者其他处理器与代理之间的带内通信。主要接口112可以进一步使能在代理和支持的结构之间的同级事务通信。包括存储器、输入输出(IO)、配置、和带内传递消息的所有事务类型可以经由主要接口112进行输送。因此主要接口可以用作在同级之间传送数据和/或与上游部件通信的高性能接口。

在各种实现中，主要接口112实现拆分事务协议以达到最大并发。也就是，这个协议规定了请求阶段、授权阶段、以及命令和数据阶段。在各种实施例中，主要接口112支持三个基本请求类型：投递的、非投递的、以及完成指示(completion)。通常，投递事务是如下的事务：当由源发送时，所述事务被源认为是完成的，并且源不接收关于事务的完成指示或者其他确认消息。一个这样的投递事务的示例可以是写入事务。相反，非投递事务不被源认为是完成的，直到接收到返回消息，也就是完成指示。非投递事务的一个示例是读取事务，其中源代理请求读取数据。因此，完成指示消息提供请求的数据。

此外，主要接口112支持差异信道的概念，以提供独立数据流过系统的机制。如将要进一步描述的，主要接口112自己可以包括开始事务的主接口和接收事务的目标接口。主要的主接口可以进一步再分为请求接口、命令接口、以及数据接口。请求接口可以用于为事务的命令和数据的移动提供控制。在各种实施例中，主要接口112可以支持PCI排序规则和枚举。

接着，边带接口116可以是用于通信所有带外信息的标准机制。以这种方式，可以避免为给定实现设计的特别目的的线，增强了跨越广泛的各种芯片的IP重用的能力。因此相反于使用专用的线来处理带外通信(例如状态、中断、功率管理、配置遮蔽(shadowing)、测试模式等)的IP块，根据IOSF规范的边带接口116标准化所有的带外通信，促进了模块化并且减少了用于跨越不同设计的IP重用的验证要求。总而言之，边带接口116可以被用于通信低性能信息，而不是用于通常可以经由主要接口112通信的主要数据传送。

如在图2中进一步示出的，IP代理130、140以及150中的每个可以包括对应的主要接口、边带接口以及DFx接口。然而，如上面讨论的，在一些实施例中，每个代理不需要包括这些接口中的每一个，并且给定的IP代理可以仅包括单个接口。

使用IOSF规范，可以设计具有广泛的各种不同功能的各种类型的芯片。现在参照图3，显示了按照本发明的实施例的SoC的高级别框图。如图3中显示的，SoC 200可以包括各种部件，其中所有部件可以被集成到单个半导体管芯上以提供各种高速度和低功率的处理能力，同时占用比较少量的基板面(real estate)。如在图3中看到的，SoC 200包括多个核心205₀–205_n。在各种实施例中，核心205可以是相对简单的顺序核心或者更加复杂的乱序核心。或者在单各SoC中可以存在组合的顺序和乱序核心。如看到的，核心205可以经由一致性互连215互连，一致性互连215进一步耦合到高速缓存存储器210，例如共享的最后一级高速缓存(LLC)。尽管本发明的范围不限于这一点，但在一个实施例中，一致性互连215可以是按照从英特尔公司(圣克拉拉，加利福尼亚)的可用快速路径互连(QPI)^TM规范。

如在图3中进一步看到的，一致性互连215可以经由桥220与结构250(其可以是IOSF结构)通信。一致性互连215可以进一步经由集成的存储器控制器215与片外存储器(为了便于示出图3的实施例而未显示)通信，并且进一步通过桥230与结构250通信。

如在图3中进一步看到的，各种部件可以耦合到结构250，包括内容处理模块(CPM)240，其可以用于执行各种操作，例如安全处理、加密功能等。此外，显示处理器245可以是为关联的显示器渲染视频的媒体处理管线的一部分。

如进一步看到的，结构250可以进一步耦合到IP代理255。尽管为了便于图示图3实施例而仅显示了单个代理，但应当理解，在不同的实施例中多个这样的代理是可能的。此外，为了能够与其他片上设备通信，结构250可以进一步与PCIe^TM控制器260和通用串行总线(USB)控制器265通信，这两者都可以按照这些协议与各种设备通信。最后，在图3的实施例中显示的是桥270，其可以被用于与其他协议的额外部件通信，例如开放核心协议(OCP)或者ARM高级微控制器总线架构(AMBA)协议。尽管以这些特定部件示出了图3的实施例，但应当理解，本发明的范围不限于这一方式，并且在不同的实施例中可以存在额外或者不同的部件。

此外，应当理解，虽然在图3中显示为单个管芯SoC实现，但实施例可以进一步在这样的系统中实现：其中多个芯片经由非IOSF接口相互通信。现在参照图4，显示了按照本发明的另一个实施例的系统的框图。如图4所显示的，系统可以包括SoC 200’，其可以包括与关于图3在以上讨论的那些类似的多个部件，和额外的片外接口275。因此，SoC 200’可以与另一个芯片280通信，芯片280可以包括各种功能以在这些两个芯片间能够通信，以及到各种片外设备(例如按照一个或多个不同规范的不同外围部件)。特别的，按照本发明的实施例，第二芯片280被显示为包括片外接口282以能够与SoC 200’通信，并且片外接口282接着可以与结构290(可以是IOSF结构)通信。如看到的，结构290可以进一步耦合到与片外设备通信的各种控制器，包括PCIe^TM控制器292、USB控制器294和桥296。

如上面讨论的，在各种实施例中，所有的带外通信可以经由边带消息接口。现在参考图5，显示了按照本发明的实施例的边带互连的框图。如图5显示的，边带接口系统175包括多个路由器180和190，其在图5的实施例中显示为经由点到点(PTP)互连185耦合。接着，每个路由器可以被耦合到各种端点，例如其可以是给定系统的IP代理或者其他部件。特别的，路由器180耦合到多个端点186a-186e，而路由器190耦合到多个端点196x-196z。

现在参照图6，显示了按照本发明的实施例的对边带接口可用的发信号的细节的框图。如图6显示的，显示了在路由器180和端点186之间的互连。如看到的，路由器180可以包括目标接口181和主接口182。总而言之，目标接口181可以被配置用于接收到来的信号，而主接口182可以被配置用于传输外发信号。如看到的，端点186还可以包括主接口187和目标接口188。

图6进一步显示了对边带接口可用的各种发信号的细节，包括信用信息、放置信息(put information)、消息信令的结束、以及数据。特别的，信用更新可以经由边带接口作为非投递信用更新信号(NPCUP)和投递的信用更新信号(PCCUP)通信。此外，可以提供放置信号(NPPUT和PCPUT)。此外，消息结束(EOM)信号可以被通信。最后，可以经由有效负载分组通信数据，在一个实施例中有效负载分组可以经由字节宽通信信道实现。尽管以这个特定实现示出了图6的实施例，但本发明的范围不限于这一点。每当信用放置信号高时，这意味着信用已经被返回。每当放置信号高时，这意味着有效负载(例如数据)信号有效。每当放置信号和EOM同时高时，这意味着当前的有效负载是消息的最后有效负载。应当注意，在相同的时钟周期内接口可以既“放置”数据有效负载又“放置”信用。

下文描述了按照本发明的实施例的主要信道结构的互连。在实施例中，系统可以是包括不同IP代理和例如多核处理器的多个核心(可以包括顺序核心和乱序核心)的SoC。此外，可以提供片上芯片组部件，因此除了片外存储器和/或其他部件外，还将SoC与片上代理接口连接。在实施例中，系统包括可以使用按照IOSF规范的个体结构实现的中心部件。这些结构可以互相串联连接，此外每个可以耦合到一个或多个不同的IP代理。特别是在上游方向，第一结构可以经由显示控制器的主接口和目标接口接合显示控制器。如在上面对按照IOSF规范的主要信道的讨论中，这些主接口和目标接口可以与第一结构各自的对应目标接口和主接口通信。因此，在结构到代理方向，数据和命令信息可以被引导到IP代理，并且对应的事务信用可以被通信返回到结构。并且，在代理到结构方向，可以将带有通信返回的对应授权和请求信用信息的数据、命令和请求信息通信到代理。如进一步看到的，第一结构也可以与可管理性引擎经由可管理性引擎的主接口和目标接口通信。

应当注意到，在结构自身(也就是第一结构、中间结构以及上游结构)之间的通信，可以通常仅仅经由目标接口。也就是，在各种实施例中，没有请求和授权通信或者信用初始化过程。作为替代，结构经由目标接口协议相互通信，其因此是比根据IOSF规范的主-目标接口更加基本的协议。因此在上游方向中，上游命令和数据被通信，而当在目标结构中的对应缓冲区中的空间变得可用时，对应的上游事务信用被发送回始发结构；在下游方向，数据和命令信息被向下游通信，同时对应的下游事务信用传送回发起者。注意，对于给定实现，这些信用可以是固定的，从而不会如根据IOSF规范的主-目标接口上进行的那样执行信用初始化协议。

如同第一结构，中间结构也可以与多个IP代理通信。特别的，中间结构耦合到多个PCIe^TM控制器，也就是经由对应的主接口和目标接口到第一PCIe^TM控制器(例如PCIe^TMx16控制器)，和经由对应的主接口和目标接口到第二PCIe^TM控制器(例如PCIe^TMx4控制器)。依此地，上游结构也与多个IP代理通信，也就是经由对应的主接口和目标接口到第三PCIe^TM控制器(例如PCIe^TMx8控制器)，和经由对应的主接口和目标接口到DMI，其反过来可以与其他部件通信，例如外围控制器中心(PCH)，为了便于解释没有在该实施例中描述。

为了提供向上游通信到IMPH，上游结构可以包括主接口和目标接口，以与IMPH的对应的主接口和目标接口通信。在实施例中，IMPH可以经由存储器互连耦合到存储器，例如片外动态随机访问存储器(DRAM)。但是本发明的范围不限于这一点，此外，IMPH还可以与多个核心(其可以是同类的和/或异类的核心)通信，和与多个IO代理通信。尽管在实施例中描述具有这个特定的实现，但应当理解本发明的范围不限于这一点。

现在讨论描述了按照本发明的实施例的主要信道中心部件的进一步的细节。特别的，实施例描述了对于结构和代理的上游信道。如通常所看到的，每个结构包括对应的IOSF队列组以提供来自代理的事务的上游通信。接着，这些可以被对应的仲裁器控制的队列可以耦合到内部事务和数据队列，该内部事务和数据队列反过来在上游方向由事务仲裁器控制，所述仲裁器按照基于信用的流控制运行以因此在上游方向提供事务。应当注意到，不同数量的信道可以存在于不同的代理中，并且当事务通过上游中心部件被向上游通信到IMPH时反过来可以映射到更小数量的信道。

在实施例中，来自可管理性引擎和显示引擎的输入事务可以由第一结构的对应的目标接口接收。这些目标接口可以按照IOSF规范，并且因此可以包括多个队列和对应的仲裁器。然后，当经由对应的仲裁器选择它们用于传输时，它们被提供给结构到结构接口的对应事务和数据队列，其进一步包括事务仲裁器以因此转发事务到中间结构的对应的结构到结构接口。反过来，这个接口可以耦合到中心部件的对应的结构到结构接口。

进一步关于中间结构，来自第一PCIe^TM控制器和第二PCIe^TM控制器的输入事务可以通过按照IOSF规范的对应的目标接口耦合。相似的，来自DMI和第三PCIe^TM控制器的输入事务可以耦合到按照IOSF规范的上游结构的对应的目标接口。因此，在每个结构，呈现了额外的虚拟信道，反映了从最下游连接的结构向上的虚拟信道，从而上游结构包括最大数量的输入虚拟信道，在其上分配了较少数量的虚拟信道，包括单个VC0信道。尽管在该实施例中，仅仅合并了VC0信道，但应当理解本发明的范围不限于这一点，并且在其他实施例中，额外的虚拟信道可以合并在一起。更进一步的，代替将所有VC0信道合并在一起，在其他实施例中，不同的或者多个虚拟信道可以被合并在一起。如在该实施例中，IMPH包括读取返回追踪器和IO追踪器。尽管在该实施例中描述为带有这些特定的信道和映射，但应当理解本发明的范围不限于这一点。

因此在该实施例中，为了便于时序收敛，所有代理发起的请求从代理流向上游结构，接着流向IMPH，而所有IMPH发起的请求向下游流向代理。IOSF接口在每个结构和代理之间。由于结构被实现为基于IOSF的结构，所以结构到结构接口使用简单的基于信用的流控制协议。

每个结构支持对在上游和下游方向的所有输入信道和请求类型的仲裁。在实施例中，可管理性引擎、显示控制器以及PCIe^TM控制器中的每个支持两个信道。第一PCIe^TM控制器和第二PCIe^TM控制器中的每个支持1个信道，而DMI支持四个信道。这在上游结构中造成大量信道积累，其中在一个实施例中，在上游方向的仲裁器因此接收12个信道，每个支持3个请求类型。为了在这里简化仲裁，所有IP代理的所有VC0信道可以被重叠到单个VC0。这消除了将会在上游结构和IMPH之间支持的大量的信道。在一个实施例中，可以使用在表1的下述简化的信道ID编码来建立虚拟信道业务到信道标识符的映射。

表1

中心部件到IMPH(上游)

信道	源	CHID[2:0]
							[2]	[1]	[0]
VC0	全部	0	0	0
					VCp	DMI	0	0	1
VCm	PMT	0	1	0
					VCm	DMI	0	1	1
VC1	DMI	1	0	0
					VC1	DE	1	0	1
	预留	1	1	0
						预留	1	1	1

IMPH到中心部件(下游)

IP到中心部件(上游)

源	信道	CHID[1:0]
						[1]	[0]
DMI	VC0	0	0
				DMI	VC1	0	1
DMI	VCp	1	0
				DMI	VCm	1	1
PEG16_4a	VC0		0
				PEG16_8	VC0		0
PEG16_16	VC0		0
				PEG16_16	VC1		1
DE	VC0		0
				DE	VC1		1
PMT	VC0		0
				PMT	VCm		1

中心部件到IP(下游)

目标	信道	CHID[1:0]
						[1]	[0]
DMI	VC0	0	0
				DMI	VC1	0	1
DMI	VCp	1	0
				DMI	VCm	1	1
PEG16_4a	VC0		0
				PEG16_8	VC0		0
PEG16_16	VC0		0
				PEG16_16	VC1		1
DE	VC0		0
				DE	VC1		1
PMT	VC0		0
				PMT	VCm		1

由于在上游结构和IMPH之间为所有代理的VC0信道耦合重叠的VC，所以上游结构可以被配置用于发送源信息到IMPH，以便完成指示可以带有适当的目的地标识符向下游回来。以下的表2描述了为了那个目的的源标识符。

表2

中心部件到IMPH(上游)

用于耦合到结构的各种代理的数据总线宽度可以是不同的。例如，在一个实施例中，显示引擎和IMPH可以对于主接口和目标接口支持不同的数据总线宽度(例如在上游方向16字节和在下游方向32字节)。以这种方式，可以为给定带宽要求优化硬件设计。

结构和IP代理可以支持不同的流控制请求和事务信用，以优化硬件设计(并且因此可以包括不同数量的对应的请求和事务队列)。对于待实现高带宽的代理和结构接口，较大数量的信用(和对应的队列)可以被支持以确保命令和数据总线可以发送连续(back-to-back)请求而在管线中没有任何气泡。对于带宽不是那么重要的信道，支持较少数量的信用，例如最小信用(如1个信用)。并且对于连接到力图访问存储器的各种IP代理并来自其的业务的给定事务和请求，主要结构可以支持可变的峰值带宽。

在各种实施例中，边带网络可以包括通过包含路由器、频率转换器和宽度转换器的拓扑连接的多个端点，该边带网络允许通信在各种IP代理之间发生，所述代理包括在各种频率运行的核心和系统代理电路(例如所谓的非核心)。这个边带网络可以被用于例如以下目的：控制寄存器访问、DFT访问、功率管理流等。

尽管所有的路由器到代理链路可以包括基于IOSF的流控制，但在任何两个路由器之间的链路可以作为替代实现基本的基于信用的流控制，也就是由硬编码实现的固定信用，避免了信用初始化过程的需要。

为了简化网络设计，频率转换和宽度转换可以仅在两个路由器之间发生。在一个实施例中，边带网络可以运行通过4个不同的频率域并且支持具有8位和16位flit宽度的通信。

为了实现各种部件的集成(例如不同的IP代理)，如上面描述的，与结构接合的接口逻辑可以被提供给每个代理。此外，可以由多个结构实例组成的中心部件逻辑可以包括在结构实例之间的简化的基于信用的机制。此外，为减小区域，多个虚拟信道(VC’s)可以重叠到单个VC。为此，可以修改某些分组以允许稍后重分配到多个VC’s中。同样，在边带信道方案中，半中央化的频率/宽度转换可以发生在频率域之间。信用分配和管线设计可以为带宽敏感区域提供完全带宽。

在一个实施例中，SoC的IOSF实现可以包括主要信道结构，所述主要信道结构在多个PCIe^TM控制器(例如x16、x8、x4)、DMI控制器(x4)、显示引擎、可管理性引擎、以及集成的存储器和外围中心(IMPH)之间支持多达12.8千兆比特每秒(GBs)的带宽，其为存储器访问提供仲裁并且提供到输入/输出设备和一个或多个核心的接口。SoC可以进一步包括具有通过拓扑连接的大量端点的边带网络，所述拓扑包括路由器、频率转换器以及至少一个宽度转换器，其使得能够在跨越系统代理逻辑和运行在多个频率的多个核心的各种单元之间发生通信。

主要信道结构可以用于支持高带宽、高频率设计。在一个这样的实施例中，具有多个结构的级联构造可以形成中心部件，其在一个实施例中可以运行在800兆赫兹(MHz)频率。对应于结构的每个中心部件支持到一个或多个IP代理的主要接口，以使请求能够向下游流向代理。

现在描述按照本发明的实施例的边带架构。在实施例中，边带系统可以仅是SoC的边带系统的一部分。也就是，在一些实现中，更多的部件可以被呈现在边带系统中。

通常，在实施例中是多个路由器。这些路由器中的每个可以反过来与一个或多个端点和至少一个其他路由器耦合。如看到的，第一多个端点可以被耦合到多个路由器中所选择的一个路由器。在各种实施例中，端点可以对应于SoC的部件或者部件的部分。例如，在各种实现中，每个端点可以对应于结构、IP代理、核心、控制器或者其他部件或其部分。在实施例中，路由器和端点可以以给定的位宽通信，例如8比特的位宽。如进一步看到的，频率转换可以发生在频率转换器中。因此，这个频率域改变发生在第二路由器和第三路由器之间，以便耦合到第三路由器的端点以第一频率通信，而耦合到第一路由器和第二路由器的端点以不同的频率通信。

在该实施例中，除了频率转换之外，还可以发生位宽转换。特别是位宽转换器可以耦合在第三路由器和第四路由器。在实施例中，第四路由器-第六路由器可以全部运行在通常的位宽，例如16比特。反过来，第四路由器-第六路由器中的每个路由器可以耦合到一个或多个端点和至少一个其他路由器。在实施例中，可以存在第二多个端点。如上所述，这些端点可以对应于SoC的各种部件。注意，额外的频率转换器可以耦合在第五路由器和第六路由器之间以提供进一步的频率转换。并且还可能的是，在两个路由器之间实现位宽转换和频率转换。尽管描述为具有这些有限的路由器、端点、频率转换器和位宽转换器，但应当理解，本发明的范围不限于这一点，并且在实际的SoC实现中，可以存在更多的路由器、端点和转换器。

因此实施例可以被用于包括多个核心的SoC中，以实现集成各种部件的同时保持高带宽要求的通信协议。并且同时，可以实现功率管理解决方案，以借助ISM握手来保持空闲功率较低，所述ISM握手提供标准请求/授权握手而不是定制边带线以简化重用。

尽管已经关于有限数量的实施例对本发明进行了描述，但本领域的技术人员将会理解根据其做出的多种修改和变化。所附权利要求旨在覆盖所有这样的修改和变化，视为落在本发明的真实精神和范围内。

Claims

1.一种片上系统(SoC)，包括：

至少一个核心；

耦合到所述至少一个核心的存储器控制器；以及

耦合到所述存储器控制器的中心部件，所述中心部件包括多个结构，每个结构具有目标接口和主接口，所述每个结构根据第一协议经由所述目标接口和所述主接口与至少一个外围控制器通信，其中所述多个结构在上游方向经由第一多个目标接口串联耦合，且在下游方向经由第二多个目标接口串联耦合，其中所述多个结构中的第一结构经由具有第一宽度的目标接口和具有第二宽度的主接口耦合到第一外围控制器，所述第二宽度大于所述第一宽度。

2.如权利要求1所述的片上系统(SoC)，其中所述至少一个核心、所述存储器控制器以及所述中心部件被配置在单个半导体管芯上。

3.如权利要求1所述的片上系统(SoC)，其中所述第一结构的主接口和所述第一外围控制器的目标接口包括多个虚拟信道。

4.如权利要求1所述的片上系统(SoC)，其中耦合到所述存储器控制器的所述多个结构中的上游结构用于经由耦合到所述存储器控制器的单个虚拟信道传送来自多个第一虚拟信道的、从所述多个结构中的其他结构接收到的业务。

5.如权利要求4所述的片上系统(SoC)，其中所述上游结构包括对应于源代理的源标识符，且事务被发往所述存储器控制器。

6.如权利要求5所述的片上系统(SoC)，其中所述上游结构用于从所述存储器控制器接收具有所述源标识符的所述事务的完成指示，并且响应于所述源标识符将所述完成指示路由到所述源代理。

7.如权利要求1所述的片上系统(SoC)，其中所述第一结构用于从所述存储器控制器接收具有第一位宽的消息，并且用于将所述消息转换为第二位宽，并且将第二位宽消息发送到所述第一外围控制器。

8.如权利要求1所述的片上系统(SoC)，其中所述第一结构包括具有不同事务队列尺寸的第一主接口，每个队列尺寸具有不同的信用量尺寸。

9.如权利要求1所述的片上系统(SoC)，进一步包括边带信道，其包括第一路由器和第二路由器，所述第一路由器耦合到第一多个端点，所述第二路由器耦合到第二多个端点，其中频率转换发生在所述第一路由器和所述第二路由器之间，所述第一路由器被耦合以第一频率与所述第一多个端点通信，所述第二路由器以第二频率与所述第二多个端点通信。

10.如权利要求9所述的片上系统(SoC)，其中所述第一路由器用于以第一宽度与所述第一多个端点通信，所述第二路由器用于以第二宽度与所述第二多个端点通信。

11.一种片上系统(SoC)，包括：

至少一个核心；

耦合到所述至少一个核心的集成的存储器和外围控制器；

耦合到所述集成的存储器和外围控制器的中心部件，所述中心部件包括多个结构，每个结构经由主要信道系统与至少一个外围控制器通信，所述多个结构中的每个具有目标接口和主接口，用于与所述至少一个外围控制器通信；以及

边带信道系统，其包括第一路由器和第二路由器，所述第一路由器耦合到第一多个端点，所述第二路由器耦合到第二多个端点，其中所述端点中的每一个对应于所述至少一个核心、所述集成的存储器和外围控制器、以及所述多个结构中的一个。

12.如权利要求11所述的片上系统(SoC)，进一步包括在所述第一路由器和所述第二路由器之间耦合的宽度转换器，其中所述第一路由器用于以第一宽度与所述第一多个端点通信，所述第二路由器用于以第二宽度与所述第二多个端点通信。

13.如权利要求12所述的片上系统(SoC)，进一步包括在所述第一路由器和所述第二路由器之间耦合的频率转换器，其中所述第一路由器用于以第一频率与所述第一多个端点通信，第二路由器用于以第二频率与所述第二多个端点通信。

14.如权利要求11所述的片上系统(SoC)，其中所述第一路由器和所述第二路由器具有固定数量的信用量，用于在所述第一路由器和所述第二路由器之间通信。

15.如权利要求14所述的片上系统(SoC)，其中所述第一路由器具有可配置数量的信用量，用于与所述第一多个端点中的每个进行通信。

16.如权利要求15所述的片上系统(SoC)，其中所述可配置数量的信用量根据空闲状态机在系统复位时被初始化。

17.一种片上系统(SoC)，包括：

边带信道系统，其包括经由频率转换器耦合的第一路由器和第二路由器，所述第一路由器耦合到第一多个端点，所述第二路由器耦合到第二多个端点，其中所述第一多个端点以第一频率运行，所述第二多个端点以第二频率运行，所述边带信道系统用于传送边带信息并与主要信道系统分离。

18.如权利要求17所述的片上系统(SoC)，进一步包括所述主要信道系统，用于在所述第一多个端点和所述第二多个端点之间通信，其中所述第一多个端点和所述第二多个端点中的每一个端点对应于至少一个核心、存储器控制器、以及由多个结构形成的中心部件中的一个，每个结构经由所述主要信道系统与至少一个外围控制器通信。

19.如权利要求17所述的片上系统(SoC)包括所述主要信道系统和所述边带信道系统。