KR100867640B1 - 다중 접근 경로를 가지는 이미지 프로세싱 메모리를포함하는 시스템 온 칩 - Google Patents
다중 접근 경로를 가지는 이미지 프로세싱 메모리를포함하는 시스템 온 칩 Download PDFInfo
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Abstract
Description
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- 시스템 버스;상기 시스템 버스에 각각 연결되는 복수개의 서브시스템;상기 시스템 버스와 연결되는, 이미지 처리를 위한 이미지 프로세싱 로직 블록;상기 시스템 버스 및 상기 이미지 프로세싱 로직 블록과 연결되는 이미지 메모리 인터페이스; 및상기 이미지 메모리 인터페이스와 연결되며 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록을 포함하며, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 로직 블록과 다른 파워 도메인에 속하고, 상기 이미지 프로세싱 메모리 블록과는 같은 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 1 항에 있어서, 상기 복수개의 서브시스템은 서로 다른 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 1 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 메모리 블록에 대한 상기 시스템 버스와 상기 이미지 프로세싱 로직 블록으로 이루어지는 제1 경로와 상기 시스템 버스로 이루어지는 제2 경로 중에서 상기 제1 경로가 우선순위를 갖도록 하는 것을 특징으로 하는 다중 접근 경로를 가지는 시스템 온 칩.
- 제 3 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 로직 블록의 전원 단락(power gating) 여부에 기초하여 상기 이미지 프로세싱 메모리 블록에 대한 경로를 조절하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 4 항에 있어서, 상기 이미지 프로세싱 로직 블록이 전력 단락일 경우, 상기 이미지 프로세싱 메모리 블록은 상기 시스템의 내부 메모리로서 사용되는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 4 항에 있어서, 상기 이미지 프로세싱 로직 블록이 전력 단락일 경우, 상기 복수개의 서브시스템들은 상기 시스템 버스와 상기 이미지 메모리 인터페이스를 통하여 상기 이미지 프로세싱 메모리 블록에 접근가능한 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 각각의 동작 상태를 감시하는 모니터링 부를 각각 구비하는 복수개의 서브시스템;상기 복수개의 서브시스템 각각이 연결되는 시스템 버스;상기 시스템 버스와 연결되는, 이미지 처리를 위한 이미지 프로세싱 로직 블록;상기 시스템 버스 및 상기 이미지 프로세싱 로직 블록과 연결되는, 이미지 메모리 인터페이스;상기 이미지 메모리 인터페이스와 연결되는, 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록; 및상기 복수개의 서브시스템, 상기 이미지 프로세싱 로직 블록 및 상기 이미지 메모리 인터페이스와 상기 이미지 프로세싱 메모리 블록이 구성하는 파워 도메인 각각에 전력을 공급하는 전력 공급부를 포함하며,상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 로직 블록과 다른 파워 도메인에 속하고, 상기 이미지 프로세싱 메모리 블록과는 같은 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 7 항에 있어서, 상기 복수개의 서브시스템은 서로 다른 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 8 항에 있어서, 상기 복수개의 서브 시스템내의 상기 모니터링부 각각은 해당하는 서 시스템이 동작하지 않을 때, 상기 해당 서브시스템을 전력 단락(파워 게이팅)하는 것을 특징으로 하는 다중 접근 경로를 이미지 프로세싱 메모리를 포함하는 가지는 시스템 온 칩.
- 제 7 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 메모리 블록에 대한 상기 시스템 버스와 상기 이미지 프로세싱 로직 블록으로 이루어지는 제1 경로와 상기 시스템 버스로 이루어지는 제2 경로 중에서 상기 제1 경로가 우선순위를 갖도록 하는 것을 특징으로 하는 다중 접근 경로를 가지는 시스템 온 칩.
- 제 10 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 로직 블록의 전원 단락(power gating) 여부에 기초하여 상기 이미지 프로세싱 메모리 블록에 대한 경로를 조절하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 11 항에 있어서, 상기 이미지 프로세싱 로직 블록이 전력 단락일 경우, 상기 이미지 프로세싱 메모리 블록은 상기 시스템의 내부 메모리로서 사용되는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 11 항에 있어서, 상기 이미지 프로세싱 로직 블록이 전력 단락일 경우, 상기 복수개의 서브시스템들은 상기 시스템 버스와 상기 이미지 메모리 인터페이스를 통하여 상기 이미지 프로세싱 메모리 블록에 접근가능한 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 각각의 동작 상태를 감시하는 모니터링 부를 각각 구비하는 서로 다른 파워 도메인에 속하는 가지는 복수개의 서브시스템;상기 복수개의 서브시스템 각각이 연결되는 시스템 버스;상기 시스템 버스와 연결되고, 상기 복수개의 서브시스템과 다른 파워 도메인에 속하는 이미지 처리를 위한 이미지 프로세싱 로직 블록;상기 시스템 버스 및 상기 이미지 프로세싱 로직 블록과 연결되고 상기 이미지 프로세싱 로직 블록과 다른 파워 도메인에 속하며 상기 이미지 프로세싱 로직 블록의 동작상태를 감시하는 이미지 메모리 인터페이스;상기 이미지 메모리 인터페이스와 연결되고 상기 이미지 메모리 인터페이스와 같은 파워 도메인에 속하며 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록;상기 복수개의 서브시스템, 상기 이미지 프로세싱 로직 블록, 상기 이미지 메모리 인터페이스 및 상기 이미지 프로세싱 메모리 블록이 구성하는 파워 도메인 각각에 전력을 공급하는 전력 공급부; 및상기 서브시스템 각각에 속하는 모니터링 부 및 상기 이미지 메모리 인터페이스로부터 상기 해당 서브시스템 및 상기 이미지 프로세싱 로직 블록의 동작 상태 여부에 대한 정보를 받아 전력 단락을 하기 위한 제어 신호를 상기 전력 공급부에 보내는 제어부를 포함하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 14 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 메모리 블록에 대한 상기 시스템 버스와 상기 이미지 프로세싱 로직 블록으로 이루어지는 제1 경로와 상기 시스템 버스로 이루어지는 제2 경로 중에서 상기 제1 경로가 우선순위를 갖도록 하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 15 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 로직 블록의 전원 단락(power gating) 여부에 기초하여 상기 이미지 프로세싱 메모리 블록에 대한 경로를 조절하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 16 항에 있어서, 상기 이미지 프로세싱 로직 블록이 전력 단락일 경우, 상기 이미지 프로세싱 메모리 블록은 상기 시스템의 내부 메모리로서 사용되는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 16 항에 있어서, 상기 이미지 프로세싱 f로직 블록이 전력 단락일 경우, 상기 복수개의 서브시스템들은 상기 시스템 버스와 상기 이미지 메모리 인터페이스를 통하여 상기 이미지 프로세싱 메모리 블록에 접근가능한 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
- 제 14 항에 있어서, 상기 전력 공급부는 상기 제어 신호에 기초하여 상기 해당하는 파워 도메인 각각에 필요한 전력을 공급하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
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US10803548B2 (en) * | 2019-03-15 | 2020-10-13 | Intel Corporation | Disaggregation of SOC architecture |
Citations (1)
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---|---|---|---|---|
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---|---|---|---|---|
US6104417A (en) * | 1996-09-13 | 2000-08-15 | Silicon Graphics, Inc. | Unified memory computer architecture with dynamic graphics memory allocation |
US6288729B1 (en) * | 1999-02-26 | 2001-09-11 | Ati International Srl | Method and apparatus for a graphics controller to extend graphics memory |
US6615291B1 (en) * | 1999-03-08 | 2003-09-02 | Minolta Co., Ltd. | DMA controller with dynamically variable access priority |
JP3715249B2 (ja) | 2001-04-27 | 2005-11-09 | シャープ株式会社 | 画像処理回路、画像表示装置、並びに画像処理方法 |
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US20060152087A1 (en) * | 2003-06-10 | 2006-07-13 | De Oliverira Kastrup Pereira B | Embedded computing system with reconfigurable power supply and/or clock frequency domains |
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