KR20080073380A - 다중 접근 경로를 가지는 이미지 프로세싱 메모리를포함하는 시스템 온 칩 - Google Patents

다중 접근 경로를 가지는 이미지 프로세싱 메모리를포함하는 시스템 온 칩 Download PDF

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KR20080073380A
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Abstract

다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩이 개시된다. 시스템 온 칩은 복수개의 서브시스템, 이미지 프로세싱 로직 블록, 이미지 메모리 인터페이스 및 이미지 프로세싱 메모리 블록을 포함한다. 이미지 프로세싱 메모리 블록은 이미지 메모리 인터페이스와 같은 파워 도메인에 속하고 이미지 프로세싱 로직 블록과는 다른 파워 도메인에 속한다. 이미지 프로세싱 로직 블록이 전력 단락 상태에 있는 경우, 이미지 프로세싱 메모리 블록은 시스템의 내부 메모리로 사용될 수 있다.

Description

다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩{System on chip including image processing memory with multiple access}
도 1은 종래의 복수의 서브시스템을 포함하는 시스템 온 칩을 나타내는 블록도이다.
도 2는 도 1의 시스템 온 칩에서 이미지 서브시스템의 구성을 나타내는 블록도이다.
도 3은 종래의 시스템 온 칩이 메모리 서브시스템을 포함하는 것을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 다중 접근 경로를 가지는 시스템 온 칩의 구성을 나타내는 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 다중 접근 경로를 가지는 시스템 온 칩의 구성을 나타내는 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 다중 접근 경로를 가지는 시스템 온 칩의 구성을 나타내는 블록도이다.
<도면의 주요 부분에 대한 설명>
10: 시스템 버스
110, 210. 310: 서브시스템 120, 220, 320: 서브시스템
130, 230, 330: 이미지 프로세싱 로직 블록
140, 240, 340: 이미지 메모리 인터페이스
150, 250, 350: 이미지 프로세싱 메모리 블록
280, 380: 전력 공급부 390: 제어부
본 발명은 복수의 파워 도메인을 포함하는 시스템 온 칩에 관한 것으로, 보다 상세하게는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩에 관한 것이다.
도 1은 종래의 복수의 서브시스템을 포함하는 시스템 온 칩을 나타내는 블록도이다.
도 1을 참조하면, 종래의 시스템 온 칩은 복수개의 서브시스템을 포함한다. 이 서브시스템들에는 CPU 서브시스템(20), 오디오 서브시스템(30), 이미지 서브시스템(40), DSP 서브시스템(50), IO 서브시스템(60) 및 통신 서브시스템(70)이 포함된다. 이러한 서브시스템들은 시스템 버스(10)에 각각 연결되어 있다. 시스템 온 칩은 전력 소모를 줄이기 위하여 이러한 서브시스템들에 대하여 사용목적과 시기, 시나리오 등에 따라 파워 도메인(power domain)을 나누고 사용하지 않는 서브시스템에는 전원을 공급하지 않는 전원단락(power gating) 방법을 사용한다. 도 1에서는 각 서브시스템들이 각각 하나의 파워 도메인을 구성한다.
도 2는 도 1의 시스템 온 칩에서 이미지 서브시스템의 구성을 나타내는 블록도이다.
도 2를 참조하면, 이미지 서브시스템(40)은 이미지 프로세싱 로직(45)과 이미지 프로세싱 메모리(47)를 포함한다. 도 2의 기존의 시스템 온 칩에서는 이미지 프로세싱 메모리(47)는 이미지 프로세싱 로직(45)에서만 접근이 가능하다. 파워 도메인을 나눌 때도 이미지 프로세싱 메모리(47)는 이미지 프로세싱 로직(45)과 같은 파워 도메인에 속하게 된다. 따라서 이미지 프로세싱 로직(45)이 카메라 인터페이스를 이용한 사진 찍기, JPEG coding 등의 이미지 프로세싱을 전혀 수행하지 않는다면 해당하는 이미지 서브시스템(40)에 전력 단락을 실행할 수 있다. 이 경우에 이미지 프로세싱 메모리(47)에도 전력 단락이 발생하여 이미지 프로세싱 메모리(47)는 이미지 프로세싱 이외의 다른 용도로는 사용할 수 없다.
이미지 프로세싱에 있어서 지원하고자 하는 이미지의 해상도(resolution)에 따라 사용하는 메모리의 크기가 달라진다. 이미지 프로세싱에서 요구되고 있는 해상도는 점점 고화질이 요구되고 있는 실정이다. 이미지 프로세싱의 경우, 기능에 따라 다르지만 블록 단위 또는 줄 단위의 데이터를 가지고 연산을 수행한다. 이러한 연산을 수행하는 데 필요한 메모리의 크기는 시스템 온 칩 내에 내장되는 다른 모듈 혹은 서브시스템의 내부 메모리의 크기와 비슷하다. 내부 메모리의 크기가 524, 288bit 이고, DSP가 786,432 bit의 DRAM을 필요로 한다면, 이미지 프로세싱 메모리는 607,168 bit의 램을 필요로 한다. 즉, 이미지 프로세싱에 사용되는 메모리의 크기가 다른 모듈이나 서브시스템에서 사용하는 내부 프로세싱 메모리와 비교 해서 적지 않은 크기임을 알 수 있다. 하지만 기존의 시스템 온 칩 구조에서는 이미지 프로세싱 로직(45)과 이미지 프로세싱 메모리(47)가 같은 파워 도메인에 속하기 때문에 이미지 프로세싱 로직(45)이 이미지 프로세싱 작업을 수행하지 않을 때, 이미지 프로세싱 메모리(47)를 사용할 수 없다.
도 3은 종래의 시스템 온 칩이 메모리 서브시스템을 포함하는 것을 나타내는 블록도이다.
도 3을 참조하면, 종래의 시스템 온 칩은 메모리 서브시스템(80)을 포함하여 복수의 서브시스템들(20, 30, 40 ,50, 70)을 포함한다, 메모리 서브시스템(80)은 데이터 RAM(82), 프로그램 ROM(84), 프로그램 RAM(86)을 포함한다. 메모리 서브시스템(80)은 시스템 버스(10)에 연결되어 다른 서브시스템들(20, 30, 40, 50, 70)에서 접근이 가능하다. 하지만 도 3과 같은 구조의 시스템 온 칩 시스템에서는 이미지 서브시스템(40)이 전력 단락 상태일 때, 이미지 프로세싱 메모리를 사용할 수 없고, 메모리 서브시스템(80)의 용량이 부족할 때 외부 메모리(미도시)에 접속해야 한다. 외부 메모리로의 접속 경로는 시스템에서 병목현상이 가장 심한 곳으로 이로 인하여 시스템의 성능이 저하되게 된다.
상기 문제점을 해결하기 위한 본 발명의 목적은 이미지 플로세싱 로직 블록이 전력 단락 상태인 경우 이미지 프로세싱 메모리 블록을 시스템의 내부 메모리로 사용할 수 있는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 시스템 버스, 복수개의 서브시스템, 이미지 프로세싱 로직 블록, 이미지 메모리 인터페이스 및 이미지 프로세싱 메모리 블록을 포함한다.
상기 복수개의 서브시스템은 상기 시스템 버스에 각각 연결된다. 상기 이미지 프로세싱 로직 블록은 상기 시스템 버스와 연결되고, 이미지 처 리 작업을 수행한다. 상기 이미지 메모리 인터페이스는 상기 시스템 버스 및 상기 이미지 프로세싱 로직 블록과 연결된다. 상기 이미지 프로세싱 메모리 블록은 상기 이미지 메모리 인터페이스와 연결되며 상기 이미지 처리에 이용된다. 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록과 다른 파워 도메인에 속하고, 상기 이미지 프로세싱 메모리 블록과는 같은 파워 도메인에 속한다.
실시예에 있어서, 상기 복수개의 서브시스템은 서로 다른 파워 도메인에 속할 수 있다.
실시예에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 메모리 블록에 대한 상기 시스템 버스와 상기 이미지 프로세싱 블록으로 이루어지는 제1 경로와 상기 시스템 버스로 이루어지는 제2 경로 중에서 상기 제1 경로가 우선순위를 갖도록 할 수 있다.
실시예에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록의 전원 단락(power gating) 여부에 기초하여 상기 이미지 프로세싱 메모리 블 록에 대한 경로를 조절할 수 있다. 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 이미지 프로세싱 메모리 블록은 상기 시스템의 내부 메모리로서 사용된다. 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 복수개의 서브시스템들은 상기 시스템 버스와 상기 이미지 메모리 인터페이스를 통하여 상기 이미지 프로세싱 메모리 블록에 접근할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 각각의 동작 상태를 감시하는 모니터링 부를 각각 구비하는 복수개의 서브시스템, 상기 복수개의 서브시스템 각각이 연결되는 시스템 버스, 상기 시스템 버스와 연결되는, 이미지 처리를 위한 이미지 프로세싱 로직 블록, 상기 시스템 버스 및 상기 이미지 프로세싱 블록과 연결되는, 이미지 메모리 인터페이스, 상기 이미지 메모리 인터페이스와 연결되는, 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록 및 상기 복수개의 서브시스템, 상기 이미지 프로세싱 블록 및 상기 이미지 메모리 인터페이스와 상기 이미지 프로세싱 메모리 블록이 구성하는 파워 도메인 각각에 전력을 공급하는 전력 공급부를 포함한다. 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록과 다른 파워 도메인에 속하고, 상기 이미지 프로세싱 메모리 블록과는 같은 파워 도메인에 속한다.
실시예에 있어서, 상기 복수개의 서브시스템은 서로 다른 파워 도메인에 속할 수 있다.
실시예에 있어서, 상기 복수개의 서브 시스템내의 상기 모니터링부 각각은 해당하는 서브 시스템이 동작하지 않을 때, 상기 해당 서브시스템을 전력 단락(파워 게이팅)할 수 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 각각의 동작 상태를 감시하는 모니터링 부를 각각 구비하는 서로 다른 파워 도메인에 속하는 가지는 복수개의 서브시스템, 상기 복수개의 서브시스템 각각이 연결되는 시스템 버스, 상기 시스템 버스와 연결되고, 상기 복수개의 서브시스템과 다른 파워 도메인에 속하는 이미지 처리를 위한 이미지 프로세싱 로직 블록, 상기 시스템 버스 및 상기 이미지 프로세싱 블록과 연결되고 상기 이미지 프로세싱 블록과 다른 파워 도메인에 속하며 상기 이미지 프로세싱 블록의 동작상태를 감시하는 이미지 메모리 인터페이스, 상기 이미지 메모리 인터페이스와 연결되고 상기 이미지 메모리 인터페이스와 같은 파워 도메인에 속하며 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록, 상기 복수개의 서브시스템, 상기 이미지 프로세싱 블록, 상기 이미지 메모리 인터페이스 및 상기 이미지 프로세싱 메모리 블록이 구성하는 파워 도메인 각각에 전력을 공급하는 전력 공급부 및 상기 서브시스템 각각에 속하는 모니터링 부 및 상기 이미지 메모리 인터페이스로부터 상기 해당 서브시스템 및 상기 이미지 프로세싱 블록의 동작 상태 여부에 대한 정보를 받아 전력 단락을 하기 위한 제어 신호를 상기 전력 공급부에 보내는 제어부를 포함한다.
실시예에 있어서, 상기 전력 공급부는 상기 제어 신호에 기초하여 상기 해당하는 파워 도메인 각각에 필요한 전력을 공급할 수 있다.
따라서 본 발명의 실시예들에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 이미지 프로세싱 로직 블록과 이미지 프로세싱 메모리 블록이 서로 다른 파워 도메인에 속하므로 이미지 프로세싱 로직 블록이 전력 단락 상태인 경우에, 이미지 프로세싱 메모리 블록을 시스템의 내부 메모리로 사용할 수 있기 때문에, 이미지 프로세싱 메모리 블록을 이미지 프로세싱 외에도 다른 프로세싱 수행에도 사용할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩의 구성을 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 시스템 버스(10), 시스템 버스에 연결되는 복수개의 서브시스템들(110, 120), 시스템 버스(10)와 연결되는 이미지 처리를 위한 이미지 프로세싱 로직 블록(130), 이미지 프로세싱 로직 블록(130)에서 수행되는 이미지 처리를 위한 연산 등에 사용되는 이미지 프로세싱 메모리 블록(150), 이미지 프로세싱 로직 블록(130)과 이미지 프로세싱 메모리 블록(150)을 연결하고 시스템 버스(10)에 연결되는 이미지 메모리 인터페이스(140)를 포함한다. 복수개의 서브시스템들(110, 120)은 각각 서로 다른 파워 도메인에 속할 수도 있고, 같은 파워 도메인에 속할 수도 있다. 복수개의 서브시스템들(110, 120)은 각각 해당하는 역할을 수행한다. 즉, 복수개의 서브시스템들(110, 120)은 도 1의 CPU 서브시스템(20), 오디오 서브시스템(30), 이미지 서브시스템(40), DSP 서브시스템(50), IO 서브시스템(60) 및 통신 서브시스템(70)의 역할을 수행할 수 있다. 그리고 본 발명에서는 이러한 서브시스템들(110, 120)은 각각 서로 다른 파워 도메인에 속한다고 가정한다.
시스템 버스(10)는 복수개의 서브시스템들(110, 120)과 이미지 프로세싱 로직 블록(130)등을 서로 연결하는 역할을 한다.
이미지 메모리 인터페이스(140)와 이미지 프로세싱 메모리 블록(150)은 서로 같은 하나의 파워 도메인에 속한다. 이미지 메모리 인터페이스(140)와 이미지 프로세싱 메모리 블록(150)이 속하는 파워 도메인을 제1 파워 도메인(170)이라 하자. 이미지 프로세싱 로직 블록(130)은 제1 파워 도메인과(170)는 다른 파워 도메인에 속한다. 이미지 프로세싱 로직 블록(130)이 속하는 파워 도메인을 제2 파워 도메인(160)이라 하자.
이미지 메모리 인터페이스(140)는 이미지 프로세싱 메모리 블록(150)을 시스 템 버스(10)로의 연결 경로(186) 혹은 이미지 프로세싱 로직 블록(130)으로의 연결 경로(184)를 조절하는 역할을 한다. 보통의 경우에 이미지 메모리 인터페이스(140)는 시스템버스로부터(10) 경로(182), 이미지 프로세싱 로직 블록(130), 경로(184), 이미지 메모리 인터페이스(140) 및 경로(188)로 이루어지는 제1 경로가 시스템 버스(10), 경로(186), 이미지 메모리 인터페이스(140) 및 경로(188)로 이루어지는 제2 경로에 대하여 이미지 프로세싱 메모리 블록(150)에 대하여 우선 순위를 갖도록 하는 역할을 한다. 즉 보통의 경우에는 시스템 버스(10)에서는 이미지 프로세싱 로직 블록(130)을 통하여야 이미지 프로세싱 메모리 블록(150)에 접근 가능하다.
이미지 메모리 인터페이스(140)는 상기한 역할 뿐 아니라, 이미지 프로세싱 로직 블록(130)이 정상적으로 작동하고 있는지 감시하는 역할을 한다. 물론 복수개의 서브시스템들(110, 120)도 이러한 역할을 하는 구성요소를 포함할 수도 있다.
이미지 프로세싱 로직 블록(130)이 이미지 프로세싱 작업을 수행하고 있지 않을 때에는 이미지 메모리 인터페이스(140)는 이미지 프로세싱 로직 블록(130)에 대한 전력 단락(power gating)을 실시한다. 이 경우에 이미지 프로세싱 로직 블록(130)이 속하는 제1 파워 도메인(160)과 이미지 메모리 인터페이스(140) 및 이미지 프로세싱 메모리 블록(150)이 속하는 제2 파워 도메인(170)은 서로 다른 파워 도메인이기 때문에, 이미지 프로세싱 메모리 블록(150)에는 전력 단락이 실시되지 않는다. 즉, 이미지 프로세싱 메모리 블록(150)은 이미지 프로세싱 로직 블록(130)이 전력 단락 상태일 때도 파워 온 상태이기 때문에, 시스템의 내부 메모리로 사용할 수 있는 것이다. 즉, 다른 서브시스템들(120, 130)에서 시스템 버스(10)와 이미 지 메모리 인터페이스(140)를 통하여 이미지 프로세싱 메모리 블록(150)에 접근 가능하다. 이미지 프로세싱 메모리 블록(150)의 메모리 용량은 전술한 바대로 상당한 크기이기 때문에 시스템의 내부 메모리로 충분히 사용가능하다.
이미지 프로세싱 로직 블록(130)이 전력 단락 상태인 경우에, 이미지 프로세싱 메모리 블록(150)을 시스템의 내부 메모리로 사용할 수 있기 때문에, 이미지 프로세싱 메모리 블록(150)을 이미지 프로세싱 외에도 다른 프로세싱 수행에도 사용할 수 있고, 시스템 온 칩의 외부 메모리에 접근하는 회수를 줄임으로써 수행시간을 줄이는 속도 향상 효과를 가진다. 또한 시스템 온 칩에서 부하량이 가장 큰 병목지점인 외부메모리 컨트롤러의 부하를 줄여서 시스템의 성능을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩의 구성을 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 복수개의 서브시스템들(210, 220) 복수개의 서브시스템들(210, 220) 각각이 연결되는 시스템 버스(10), 이미지 프로세싱 로직 블록(230), 이미지 메모리 인터페이스(240), 이미지 프로세싱 메모리 블록(250), 전력 공급부(280)를 포함한다.
복수개의 서브시스템들(210, 220)은 해당하는 동작을 수행하고, 각각의 동작 상태를 감시하는 모니터링부(215, 225)를 각각 구비한다. 모니터링부(210, 220)는 각각 해당 서브시스템들(210, 220)의 동작 상태를 감시하고, 해당 서브시스템(210, 220)들이 동작하지 않을 때 해당 서브시스템들(210, 220)에 대한 전력 단락을 실시하여 시스템 전체의 파워 소모를 감소시킨다. 복수개의 파워 시스템들(210, 220)은 서로 다른 파워 도메인에 속한다.
이미지 프로세싱 로직 블록(230)은 시스템 버스(10)와 연결되고, 이미지 처리 작업을 수행한다. 이미지 프로세싱 메모리 블록(250)은 이미지 처리를 위한 연산등에 사용된다. 이미지 메모리 인터페이스(240)는 이미지 프로세싱 로직 블록(230)과 이미지 프로세싱 메모리 블록(250)에 연결되고, 시스템 버스(10)에 연결된다.
이미지 메모리 인터페이스(240)와 이미지 프로세싱 메모리 블록(250)은 서로 같은 하나의 파워 도메인에 속한다. 이미지 메모리 인터페이스(240)와 이미지 프로세싱 메모리 블록(250)이 속하는 파워 도메인을 제1 파워 도메인(270)이라 하자. 이미지 프로세싱 로직 블록(230)은 제1 파워 도메인과(270)는 다른 파워 도메인에 속한다. 이미지 프로세싱 로직 블록(230)이 속하는 파워 도메인을 제2 파워 도메인(260)이라 하자. 전력 공급부(280)는 각각의 파워 도메인들에 대하여 해당하는 전력을 공급하는 역할을 한다.
이미지 메모리 인터페이스(240)는 이미지 프로세싱 메모리 블록(250)을 시스템 버스(10)로의 연결 경로(296) 혹은 이미지 프로세싱 로직 블록(230)으로의 연결 경로(294)를 조절하는 역할을 한다. 보통의 경우에 이미지 메모리 인터페이스(240)는 시스템버스로부터(10) 경로(292), 이미지 프로세싱 로직 블록(230), 경로(294), 이미지 메모리 인터페이스(240) 및 경로(298)로 이루어지는 제1 경로가 시스템 버 스(10), 경로(296), 이미지 메모리 인터페이스(240) 및 경로(298)로 이루어지는 제2 경로에 대하여 이미지 프로세싱 메모리 블록(250)에 대하여 우선 순위를 갖도록 하는 역할을 한다. 즉 보통의 경우에는 시스템 버스(10)에서는 이미지 프로세싱 로직 블록(230)을 통하여야 이미지 프로세싱 메모리 블록(250)에 접근 가능하다.
이미지 메모리 인터페이스(240)는 모니터링부들(215, 225)과 마찬가지로 이미지 프로세싱 로직 블록(230)이 정상적으로 작동하고 있는지 감시하는 역할을 한다.
이미지 프로세싱 로직 블록(230)이 이미지 프로세싱 작업을 수행하고 있지 않을 때에는 이미지 메모리 인터페이스(240)는 이미지 프로세싱 로직 블록(230)에 대한 전력 단락(power gating)을 실시한다. 이 경우에 이미지 프로세싱 로직 블록(230)이 속하는 제1 파워 도메인(260)과 이미지 메모리 인터페이스(240) 및 이미지 프로세싱 메모리 블록(250)이 속하는 제2 파워 도메인(270)은 서로 다른 파워 도메인이기 때문에, 이미지 프로세싱 메모리 블록(250)에는 전력 단락이 실시되지 않는다. 즉, 이미지 프로세싱 메모리 블록(250)은 이미지 프로세싱 로직 블록(230)이 전력 단락 상태일 때도 파워 온 상태이기 때문에, 시스템의 내부 메모리로 사용할 수 있는 것이다. 즉, 다른 서브시스템들(210, 220)에서 시스템 버스(10)와 이미지 메모리 인터페이스(240)를 통하여 이미지 프로세싱 메모리 블록(250)에 접근 가능하다. 이미지 프로세싱 메모리 블록(250)의 메모리 용량은 전술한 바대로 상당한 크기이기 때문에 시스템의 내부 메모리로 충분히 사용가능하다.
이미지 프로세싱 로직 블록(230)이 전력 단락 상태인 경우에, 이미지 프로세 싱 메모리 블록(250)을 시스템의 내부 메모리로 사용할 수 있기 때문에, 이미지 프로세싱 메모리 블록(250)을 이미지 프로세싱 외에도 다른 프로세싱 수행에도 사용할 수 있고, 시스템 온 칩의 외부 메모리에 접근하는 회수를 줄임으로써 수행시간을 줄이는 속도 향상 효과를 가진다. 또한 시스템 온 칩에서 부하량이 가장 큰 병목지점인 외부메모리 컨트롤러의 부하를 줄여서 시스템의 성능을 향상시킬 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩의 구성을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 복수개의 서브시스템(310, 320), 복수개의 서브시스템(310, 320)이 각각 연결되는 시스템 버스(10), 시스템 버스(10)에 연결되는 이미지 프로세싱 로직 블록(330), 시스템 버스(10) 및 이미지 프로세싱 로직 블록(330)에 연결되는 이미지 메모리 인터페이스(340), 이미지 메모리 인터페이스에 연결되는 이미지 프로세싱 메모리 블록(350), 전력 공급부(380) 및 제어부(390)를 포함한다.
전력 공급부(380)는 복수개의 서브시스템들(310, 320), 이미지 프로세싱 로직 블록(330), 이미지 메모리 인터페이스(340) 및 이미지 프로세싱 메모리 블록(350)에 필요로 하는 전력을 공급한다.
복수개의 서브시스템들(310, 320) 각각은 해당 서브시스템의 동작을 감시하고 그 정보를 제어부(390)에 전달하는 모니터링부(315, 325)를 포함한다. 복수개의 서브시스템들(310, 320)은 각각 서로 다른 파워 도메인에 속한다.
이미지 메모리 인터페이스(340)와 이미지 프로세싱 메모리 블록(350)은 서로 같은 하나의 파워 도메인에 속한다. 이미지 메모리 인터페이스(340)와 이미지 프로세싱 메모리 블록(350)이 속하는 파워 도메인을 제1 파워 도메인(370)이라 하자. 이미지 프로세싱 로직 블록(330)은 제1 파워 도메인과(370)는 다른 파워 도메인에 속한다. 이미지 프로세싱 로직 블록(330)이 속하는 파워 도메인을 제2 파워 도메인(360)이라 하자.
이미지 메모리 인터페이스(340)는 이미지 프로세싱 메모리 블록(350)을 시스템 버스(10)로의 연결 경로(396) 혹은 이미지 프로세싱 로직 블록(330)으로의 연결 경로(394)를 조절하는 역할을 한다. 보통의 경우에 이미지 메모리 인터페이스(340)는 시스템버스로부터(10) 경로(392), 이미지 프로세싱 로직 블록(330), 경로(394), 이미지 메모리 인터페이스(340) 및 경로(398)로 이루어지는 제1 경로가 시스템 버스(10), 경로(396), 이미지 메모리 인터페이스(340) 및 경로(398)로 이루어지는 제2 경로에 대하여 이미지 프로세싱 메모리 블록(350)에 대하여 우선 순위를 갖도록 하는 역할을 한다. 즉 보통의 경우에는 시스템 버스(10)에서는 이미지 프로세싱 로직 블록(330)을 통하여야 이미지 프로세싱 메모리 블록(350)에 접근 가능하다.
이미지 메모리 인터페이스(40)는 모니터링부들(315, 325)과 마찬가지로 이미지 프로세싱 로직 블록(330)이 정상적으로 작동하고 있는지 감시하는 역할을 하고, 그 정보를 제어부(390)에 보낸다.
제어부(390)는 모니터링부들(315, 325)과 이미지 메모리 인터페이스(340)에 서 제공받은 정보를 기초로 하여 해당 서브시스템들(310, 320)과 이미지 프로세싱 로직 블록(330)에 대한 전력 단락을 실시할지 여부를 결정하는 제어 신호를 전력 공급부(380)에 제공한다. 전력 공급부(380)는 이 제어신호에 따라서 해당 서브시스템이나 이미지 프로세싱 로직 블록(380)에 대한 전력 단락을 실시한다. 또한 전력 공급부(380)는 이 제어 신호에 따라서 해당 파워 도메인에 제공하는 전력을 조절할 수도 있다.
이미지 프로세싱 로직 블록(330)이 이미지 프로세싱 작업을 수행하고 있지 않을 때에는 전력 공급부(380) 이미지 프로세싱 로직 블록(330)에 대한 전력 단락(power gating)을 실시한다. 이 경우에 이미지 프로세싱 로직 블록(330)이 속하는 제1 파워 도메인(360)과 이미지 메모리 인터페이스(340) 및 이미지 프로세싱 메모리 블록(350)이 속하는 제2 파워 도메인(370)은 서로 다른 파워 도메인이기 때문에, 이미지 프로세싱 메모리 블록(250)에는 전력 단락이 실시되지 않는다. 즉, 이미지 프로세싱 메모리 블록(350)은 이미지 프로세싱 로직 블록(330)이 전력 단락 상태일 때도 파워 온 상태이기 때문에, 시스템의 내부 메모리로 사용할 수 있는 것이다. 즉, 다른 서브시스템들(320, 330)에서 시스템 버스(10)와 이미지 메모리 인터페이스(340)를 통하여 이미지 프로세싱 메모리 블록(350)에 접근 가능하다. 이미지 프로세싱 메모리 블록(350)의 메모리 용량은 전술한 바대로 상당한 크기이기 때문에 시스템의 내부 메모리로 충분히 사용가능하다.
이미지 프로세싱 로직 블록(330)이 전력 단락 상태인 경우에, 이미지 프로세싱 메모리 블록(350)을 시스템의 내부 메모리로 사용할 수 있기 때문에, 이미지 프 로세싱 메모리 블록(350)을 이미지 프로세싱 외에도 다른 프로세싱 수행에도 사용할 수 있고, 시스템 온 칩의 외부 메모리에 접근하는 회수를 줄임으로써 수행시간을 줄이는 속도 향상 효과를 가진다. 또한 시스템 온 칩에서 부하량이 가장 큰 병목지점인 외부메모리 컨트롤러의 부하를 줄여서 시스템의 성능을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩은 이미지 프로세싱 로직 블록과 이미지 프로세싱 메모리 블록이 서로 다른 파워 도메인에 속하므로 이미지 프로세싱 로직 블록이 전력 단락 상태인 경우에, 이미지 프로세싱 메모리 블록을 시스템의 내부 메모리로 사용할 수 있기 때문에, 이미지 프로세싱 메모리 블록을 이미지 프로세싱 외에도 다른 프로세싱 수행에도 사용할 수 있고, 시스템 온 칩의 외부 메모리에 접근하는 회수를 줄임으로써 수행시간을 줄이는 속도 향상 효과를 가진다. 또한 시스템 온 칩에서 부하량이 가장 큰 병목지점인 외부메모리 컨트롤러의 부하를 줄여서 시스템의 성능을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 시스템 버스;
    상기 시스템 버스에 각각 연결되는 복수개의 서브시스템;
    상기 시스템 버스와 연결되는, 이미지 처리를 위한 이미지 프로세싱 로직 블록;
    상기 시스템 버스 및 상기 이미지 프로세싱 로직 블록과 연결되는 이미지 메모리 인터페이스; 및
    상기 이미지 메모리 인터페이스와 연결되며 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록을 포함하며, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록과 다른 파워 도메인에 속하고, 상기 이미지 프로세싱 메모리 블록과는 같은 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  2. 제 1 항에 있어서, 상기 복수개의 서브시스템은 서로 다른 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  3. 제 1 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 메모리 블록에 대한 상기 시스템 버스와 상기 이미지 프로세싱 블록으로 이루어지 는 제1 경로와 상기 시스템 버스로 이루어지는 제2 경로 중에서 상기 제1 경로가 우선순위를 갖도록 하는 것을 특징으로 하는 다중 접근 경로를 가지는 시스템 온 칩.
  4. 제 3 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록의 전원 단락(power gating) 여부에 기초하여 상기 이미지 프로세싱 메모리 블록에 대한 경로를 조절하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  5. 제 4 항에 있어서, 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 이미지 프로세싱 메모리 블록은 상기 시스템의 내부 메모리로서 사용되는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  6. 제 4 항에 있어서, 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 복수개의 서브시스템들은 상기 시스템 버스와 상기 이미지 메모리 인터페이스를 통하여 상기 이미지 프로세싱 메모리 블록에 접근가능한 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  7. 각각의 동작 상태를 감시하는 모니터링 부를 각각 구비하는 복수개의 서브시 스템;
    상기 복수개의 서브시스템 각각이 연결되는 시스템 버스;
    상기 시스템 버스와 연결되는, 이미지 처리를 위한 이미지 프로세싱 로직 블록;
    상기 시스템 버스 및 상기 이미지 프로세싱 블록과 연결되는, 이미지 메모리 인터페이스;
    상기 이미지 메모리 인터페이스와 연결되는, 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록; 및
    상기 복수개의 서브시스템, 상기 이미지 프로세싱 블록 및 상기 이미지 메모리 인터페이스와 상기 이미지 프로세싱 메모리 블록이 구성하는 파워 도메인 각각에 전력을 공급하는 전력 공급부를 포함하며,
    상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록과 다른 파워 도메인에 속하고, 상기 이미지 프로세싱 메모리 블록과는 같은 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  8. 제 7 항에 있어서, 상기 복수개의 서브시스템은 서로 다른 파워 도메인에 속하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  9. 제 8 항에 있어서, 상기 복수개의 서브 시스템내의 상기 모니터링부 각각은 해당하는 서 시스템이 동작하지 않을 때, 상기 해당 서브시스템을 전력 단락(파워 게이팅)하는 것을 특징으로 하는 다중 접근 경로를 이미지 프로세싱 메모리를 포함하는 가지는 시스템 온 칩.
  10. 제 7 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 메모리 블록에 대한 상기 시스템 버스와 상기 이미지 프로세싱 블록으로 이루어지는 제1 경로와 상기 시스템 버스로 이루어지는 제2 경로 중에서 상기 제1 경로가 우선순위를 갖도록 하는 것을 특징으로 하는 다중 접근 경로를 가지는 시스템 온 칩.
  11. 제 10 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록의 전원 단락(power gating) 여부에 기초하여 상기 이미지 프로세싱 메모리 블록에 대한 경로를 조절하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  12. 제 11 항에 있어서, 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 이미지 프로세싱 메모리 블록은 상기 시스템의 내부 메모리로서 사용되는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  13. 제 11 항에 있어서, 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 복수개의 서브시스템들은 상기 시스템 버스와 상기 이미지 메모리 인터페이스를 통하여 상기 이미지 프로세싱 메모리 블록에 접근가능한 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  14. 각각의 동작 상태를 감시하는 모니터링 부를 각각 구비하는 서로 다른 파워 도메인에 속하는 가지는 복수개의 서브시스템;
    상기 복수개의 서브시스템 각각이 연결되는 시스템 버스;
    상기 시스템 버스와 연결되고, 상기 복수개의 서브시스템과 다른 파워 도메인에 속하는 이미지 처리를 위한 이미지 프로세싱 로직 블록;
    상기 시스템 버스 및 상기 이미지 프로세싱 블록과 연결되고 상기 이미지 프로세싱 블록과 다른 파워 도메인에 속하며 상기 이미지 프로세싱 블록의 동작상태를 감시하는 이미지 메모리 인터페이스;
    상기 이미지 메모리 인터페이스와 연결되고 상기 이미지 메모리 인터페이스와 같은 파워 도메인에 속하며 상기 이미지 처리에 이용되는 이미지 프로세싱 메모리 블록;
    상기 복수개의 서브시스템, 상기 이미지 프로세싱 블록, 상기 이미지 메모리 인터페이스 및 상기 이미지 프로세싱 메모리 블록이 구성하는 파워 도메인 각각에 전력을 공급하는 전력 공급부; 및
    상기 서브시스템 각각에 속하는 모니터링 부 및 상기 이미지 메모리 인터페이스로부터 상기 해당 서브시스템 및 상기 이미지 프로세싱 블록의 동작 상태 여부에 대한 정보를 받아 전력 단락을 하기 위한 제어 신호를 상기 전력 공급부에 보내는 제어부를 포함하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  15. 제 14 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 메모리 블록에 대한 상기 시스템 버스와 상기 이미지 프로세싱 블록으로 이루어지는 제1 경로와 상기 시스템 버스로 이루어지는 제2 경로 중에서 상기 제1 경로가 우선순위를 갖도록 하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  16. 제 15 항에 있어서, 상기 이미지 메모리 인터페이스는 상기 이미지 프로세싱 블록의 전원 단락(power gating) 여부에 기초하여 상기 이미지 프로세싱 메모리 블록에 대한 경로를 조절하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  17. 제 16 항에 있어서, 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 이미지 프로세싱 메모리 블록은 상기 시스템의 내부 메모리로서 사용되는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  18. 제 16 항에 있어서, 상기 이미지 프로세싱 블록이 전력 단락일 경우, 상기 복수개의 서브시스템들은 상기 시스템 버스와 상기 이미지 메모리 인터페이스를 통하여 상기 이미지 프로세싱 메모리 블록에 접근가능한 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
  19. 제 14 항에 있어서, 상기 전력 공급부는 상기 제어 신호에 기초하여 상기 해당하는 파워 도메인 각각에 필요한 전력을 공급하는 것을 특징으로 하는 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩.
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