KR101199378B1 - 다중코어를 구비한 시스템에 적용되는 서브시스템 간액세스 장치 및 방법 - Google Patents

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Abstract

2 이상의 코어를 구비한 시스템에 적용되는 서브시스템 간의 액세스 장치에 있어서, 각 서브시스템(subsystem)의 클럭(clock)을 제어하고, 상기 각 서브시스템이 대기모드인지 여부를 나타내는 신호를 출력하는 시스템 제어부 및 서브시스템 사이의 버스를 인터페이스 하고, 서브시스템 간의 액세스 시도가 있는 경우, 상기 시스템 제어부의 신호에 따라, 액세스 가능 여부를 나타내는 신호를 출력하는 버스 브릿지부를 포함하여 이루어지는 서브시스템 간의 액세스 장치에 관한 것으로, 멀티 코어 시스템에서, 클럭 제어가 적용되는 경우, 어떤 코어가 다른 서브시스템을 액세스 할 때, 보다 효율적으로 액세스를 수행할 수 있도록 하는 효과가 있다.
Figure R1020050134706
멀티 코어 시스템, AHB 버스, 버스 브릿지, 대기 모드

Description

다중코어를 구비한 시스템에 적용되는 서브시스템 간 액세스 장치 및 방법{Apparatus and Method for Access between Subsystem in Multi-Core System}
도 1 은 종래 기술에 따라, 다중 코어(Multi-core)를 구비한 시스템을 나타낸 일실시예 구성도.
도 2 는 다중코어 시스템에 있어서, 다른 서브시스템을 액세스 하는 방법을 나타낸 제 1 실시예 흐름도.
도 3 은 본 발명에 따른 다중 코어(Multi-core)를 구비한 시스템을 나타낸 일실시예 구성도.
도 4 는 다중코어 시스템에 있어서, 다른 서브시스템을 액세스 하는 방법을 나타낸 제 2 실시예 흐름도.
본 발명은 다중코어를 구비한 시스템에 적용되는 서브시스템 간 액세스 장치 및 방법에 관한 것으로서, 더욱 상세하게는, 하나의 코어에서 다른 서브시스템을 액세스하는 경우, 액세스 목적(target) 시스템이 대기모드인지 여부를 검사한 후 액세스를 수행하는 장치 및 방법에 관한 것이다.
이동통신 단말기에 구비되는 이동국 모뎀(MSM; Mobile Station Modem)과 같은 임베디드(embeded) 시스템에 사용되는 프로세서(processor)는 시스템 온 칩(SoC; System on Chip) 형태로 하나의 칩(Chip)에 중앙처리장치(Central Processing Unit; 이하 'CPU')나 디지털 신호 처리장치(Digital Signal Processor; 이하 'DSP')와 같은 프로세서(이하 '코어'(core))를 구비한다. 또한, 클럭에 의한 전력 소모를 고려하여, 전력 절감(power-saving)을 위한 클럭 제어(clock control) 방식을 사용한다. 한편, 각각의 코어는 각 코어에 상응하는 버스(BUS)를 구비하고, 각 버스 시스템에는 독립적인 클럭 제어 방식이 적용된다.
일반적으로, 단일 코어 칩들은 전력 소모를 줄이기 위해, 유휴(idle)상태를 지원하는데, 상기 유휴상태는 코어에 제공되는 클럭이나 버스에 공급되는 클럭을 비활성화 한 상태를 의미한다. 클럭 제어는 시스템 제어 파트가 수행한다.
도 1 은 다중 코어(Multi-core)를 구비한 시스템을 나타낸 일실시예 구성도이다. 도 1 의 실시예에 따르면, 다중코어를 구비한 시스템은 ARM 프로세서인 제 1 코어(101)를 포함하는 제 1 서브시스템(10)과, DSP 인 제 2 코어(201)를 포함하는 제 2 서브시스템(20) 및 시스템 제어부(30)를 구비한다.
상기 다중코어 시스템의 경우, 각 서브시스템의 클럭은 시스템 제어부를 이용하여 각각 독립적으로 제어된다. 즉, 도 1 에 도시된 바와 같이, 시스템 제어부(30)는 각 서브시스템에 공급되는 클럭 발생부(301, 302)를 구비하며, 제 1 클럭발생부(301)는 제 1 서브시스템(10)에 클럭을 제공하고, 제 2 클럭 발생부(302)는 제 2 서브시스템(20)에 클럭을 제공한다. 또한, 다중 코어 시스템에 있어서는, 다른 서브시스템에 액세스(access) 하기 위한, 버스 브릿지(40)를 구비한다.
상기와 같이, 각각의 코어(101, 201) 및 시스템 버스에 제공되는 클럭은 독립적으로 대기모드(Stand-by mode, 클럭이 OFF-STATE 로 들어간 상태)로 전환할 수 있다. 따라서, 버스 브릿지(40)을 통해 제 1 코어(101)가 제 2 서브시스템에 액세스 할 때, 제 2 서브시스템이 대기모드 상태인 경우, 제 1 코어(101)는 아무런 응답을 얻을 수 없으므로, 오동작을 수행하거나, 데드락(deadlock) 상태에 빠질 수 있다.
본 발명은, 다중코어를 구비한 시스템에 있어서, 하나의 코어가 다른 서브시스템을 액세스 하는 경우, 보다 효율적으로 액세스를 수행하도록 하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 2 이상의 코어를 구비한 시스템에 적용되는 서브시스템 간의 액세스 장치에 있어서, 각 서브시스템(subsystem)의 클럭(clock)을 제어하고, 상기 각 서브시스템이 대기모드인지 여부를 나타내는 신호를 출력하는 시스템 제어부 및 서브시스템 사이의 버스를 인터페이스 하고, 서브시스템 간의 액세스 시도가 있는 경우, 상기 시스템 제어부의 신호에 따라, 액세스 가능 여부를 나타내는 신호를 출력하는 버스 브릿지부를 포함하여 이루어진다.
또한, 본 발명은, 2 이상의 코어를 구비한 시스템에 적용되는 서브시스템 간의 액세스 방법에 있어서, 제 1 코어를 포함하는 제 1 서브시스템에서 제 2 코어를 포함하는 제 2 서브시스템에 액세스 요청 신호를 출력하는 단계와, 시스템 제어부에서 입력된 선택 신호에 따라, 정상응답 신호 및 오류응답 신호를 멀티플렉싱 하여 출력하는 단계 및 상기 출력 신호에 따라, 상기 액세스 시도를 인터럽트 하는 단계를 포함하여 이루어진다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2 는 다중코어 시스템에서 다른 서브시스템을 액세스 하는 방법을 나타낸 제 1 실시예 흐름도이다. 본 실시예에서는, 도 1 에 있어서 제 1 코어(101)가 제 2 서브시스템(201)에 액세스 하는 경우의 일례를 설명한다. 도 2 를 참조하면, 제 1 코어(101)가 제 2 서브시스템(20)에 액세스 할 것을 결정하면(S21), 제 1 코어(101)는 먼저 제 2 서브시스템이 대기모드인지 여부를 검사한다(S22). 이때, 제 1 코어(101)는 시스템 제어부(30) 내에 구비된 공통 시스템 제어기(303)에 액세스 하여, 상기 공통 시스템 제어기(303)의 상태 플래그(status flag)를 확인함으로써, 제 2 서브 시스템이 대기모드인지 여부를 알 수 있다.
검사 결과, 제 2 서브시스템(20)이 대기모드인 경우에는, 정해진 시간 동안 대기한다(S23). 대기중에, 제 1 코어(101)는 다른 작업을 수행할 수 있다. 대기 시간이 만료하면, 다시 공통 시스템 제어기(303)에 액세스 하여, 상기 공통 시스템 제어기(303)의 상태 플래그(status flag)를 확인한다. 확인 결과, 대기 모드가 아닌 경우에는, 버스브릿지(40)를 통해 제 2 서브시스템(20)에 액세스 한다(S24).
제 1 실시예에서와 같이, 서로 다른 서브시스템 간에 액세스를 하는 경우에는, 공통 시스템 제어기(303)의 상태 플래그(status flag)를 확인할 필요가 있다. 따라서, 특정 코어에서 액세스 하고자 하는 서브시스템이 대기모드인지 여부를 직접 알 수 없으므로, 액세스 하고자 하는(target) 서브시스템이 대기모드가 아닌 경우(활성 모드, active mode)에도, 상기 공통 시스템 제어기(303)에 액세스 하여 상태 플래그(status flag)를 확인해야 한다. 또한, 액세스 도중에 액세스 하고자 하는(target) 서브시스템이 대기모드로 전환하는 것을 막기 위해, 각 서브 시스템 내의 버스에 소프트웨어적인 프로토콜을 구비할 필요가 있다.
도 3 은 본 발명에 따라, 다중 코어(Multi-core)를 구비한 시스템을 나타낸 일실시예 구성도이다. 도 3 에 도시된 바와 같이, 다중 코어(Multi-core)를 구비한 시스템은 제 1 코어인 ARM 프로세서를 구비한 제 1 서브시스템(31)과, 제 2 코어인 DSP 를 구비한 제 2 서브시스템(32)과, 제 1 서브시스템과 제 2 서브시스템 사이에 액세스를 가능하도록 하는 버스브릿지(33)와, 시스템에 클럭을 제공하고, 클럭 제공을 제어하는 시스템 제어부(34)를 구비한다. 한편, 상기 버스브릿지(33)는 액세스 하려고 하는 서브시스템이 대기모드인경우, 오류신호를 발생시키기 위한 오류응답발생부(331a, 331b)를 구비한다. 이때, 상기 각 서브시스템의 버스는 AHB(Advanced Highperformance Bus)이고, 상기 버스브릿지(33)는 AHB2AHB 버스인 것이 바람직하다.
도 3 을 참조하면, 시스템 제어부(34)는 제 1 서브시스템 및 제 2 서브시스템의 클럭 제공을 제어하므로, 상기 서브시스템 각각이 대기모드인지 혹은 활성 모 드인지를 알 수 있다. 따라서, 시스템 제어부(34)는 각 서브시스템에 오류 신호를 발생하는 오류응답발생부(331a, 331b)에 대기모드인지 혹은 활성 모드인지 여부를 알리는 신호를 제공한다. 본 실시예에서는, 오류응답발생부(331a, 331b)가 멀티플렉서로 구성되는 경우의 실시예를 설명한다. 오류응답발생부(331a, 331b)가 멀티플렉서인 경우, 시스템 제어부(34)는 오류응답발생부(331a, 331b)에 입력되는 선택 신호를 제공한다. 그리고, 오류응답발생부(331a, 331b)는 상기 시스템 제어부(34)로부터 입력되는 선택 신호에 따라, 오류응답(Error Response) 혹은 정상응답을 출력한다.
이하에서는 상기 도 3 에 도시된 다중 코어(Multi-core)를 구비한 시스템의 동작 방법 중, 제 1 서브시스템(31)의 코어가 제 2 시스템에 액세스 하는 경우의 일례를 설명한다. 먼저, 제 1 서브시스템(31)의 코어가 제 2 시스템(32)에 액세스 하기 위해, 제 1 서브시스템(31)과 버스브릿지(33)간의 시스템 버스(35)를 통해 버스브릿지(33)에 액세스 신호를 전송한다. 이때, 제 2 시스템(32)이 활성 모드인 경우에는, 액세스 가능을 알리는 응답신호에 따라, 버스브릿지(33)와 제 2 서브시스템(32) 간의 시스템 버스(36)를 통해 상기 제 2 서브시스템(32)에 액세스 한다.
여기서, 상기 액세스 가능을 알리는 응답신호는 다음과 같은 방법으로 생성될 수 있다. 즉, 오류응답발생부(331a)는 액세스 가능을 알리는 응답신호를 발생하는데, 오류응답발생부(331a)가 멀티플렉서로 구성되는 경우, 시스템 제어부(34)에서 출력되는 신호를 선택 신호로 하여, 액세스 가능을 알리는 응답신호 혹은 액세스 불가를 알리는 응답 신호를 출력한다. 예를 들어, 액세스 가능한 경우에는, 시 스템 제어부(34)에서 출력되는 선택 신호, 즉, 제 2 서브시스템이 활성 모드임을 알리는 '0' 값이 멀티플렉서에 입력되고, 상기 멀티플렉서를 통해 0 번 신호에 해당하는 액세스 가능 신호가 출력된다. 한편, 액세스가 불가능한 경우, 시스템 제어부(34)에서 출력되는 선택 신호, 즉, 제 2 서브시스템이 대기 모드임을 알리는 '1' 값이 상기 멀티플렉서에 입력되고, 1 번 신호에 해당하는 오류응답(Error Response)이 출력된다. 오류 응답이 출력되면, 버스브릿지(33)는 상기 오류 응답 신호에 따라, 제 1 서브시스템에 인터럽트 신호를 전송한다(37).
도 3 의 시스템에 AHB 버스가 적용되는 경우, 오류응답발생부(331a, 331b)는 상기 오류응답발생부(331a, 331b)를 구성하는 멀티플렉서를 통해 다음과 같은 신호를 출력할 수 있다. 즉, AHB 버스 신호 중의 하나로 슬레이브(slave) 측에서 응답이 준비 되었는지 아닌지를 나타내는 1 비트의 HREADY 신호와, AHB 버스 신호 중의 하나로 다른 쪽 버스 시스템으로 액세스 할 수 있다는 것을 나타내는 1 비트의 HGRANT 신호를 출력할 수 있다. 또한, 2 비트의 HRESP 신호를 출력할 수 있는데, HREADY 신호가 1 이고, HRESP 신호가 '00' 값을 가지는 경우에는, 액세스 응답 가능을 알리는 신호이고, HREADY 신호가 1 이고, HRESP 신호가 '01' 인 경우에는 오류 응답(Error Response)을 의미한다.
상기와 같이, 제 1 코어가 액세스 가능 신호를 수신하면, 정상적으로 제 2 서브시스템(32)에 액세스 할 수 있다. 그러나, 제 1 코어가 오류 응답(Error Response) 신호에 따른 인터럽트 신호(37)가 입력되면, 통상적인 오류 신호로 인식하여, 액세스 과정을 인터럽트(interrupt)하고, 일정 시간을 대기한 후에 다시 액 세스 과정을 수행한다.
제 1 실시예에서는 액세스를 수행하는 제 1 코어가 액세스가 필요할 때 마다 시스템 제어부(34)의 상태 플래그(status flag)를 소프트웨어 적으로 확인하였으나, 제 2 실시예에서는, 액세스에 대한 응답 신호가 하드웨어적으로 입력되므로, 이를 이용하여 액세스를 인터럽트 할 것인지 여부를 알 수 있다. 또한, 오류 응답 신호로서, AHB 에 이미 규정되어 있는 오류 응답 신호를 이용하면, 새로운 버스 프로토콜을 정의하지 않고도 액세스 수행 여부를 판단할 수 있다.
상기 실시예에서는, 제 1 코어에서 제 2 서브시스템을 액세스 하는 경우의 일례를 설명하였으나, 제 2 코어에서 제 1 서브시스템을 액세스 하는 경우에도 동일한 동작이 수행된다. 한편, 상기 실시예에서는 다중 코어 시스템의 일례로 2 개의 서브시스템을 구비한 다중시스템을 설명하였으나, 3 이상의 서브시스템을 포함하는 다중코어 시스템에 있어서도 서브시스템 상호간의 액세스를 위해 본 발명이 적용될 수 있다.
도 4 는 다중코어 시스템에서 다른 서브시스템을 액세스 하는 방법을 나타낸 제 2 실시예 흐름도이다. 도 4 는 도 3 에 있어서, 제 1 서브시스템에 구비된 제 1 코어가 제 2 서브시스템에 액세스 하는 방법을 나타낸 제 2 실시예 흐름도이다. 도 3 을 참조하면, 제 1 코어가 제 2 서브시스템에 액세스 할 것을 결정하면(S41), 제 2 서브시스템에 액세스를 시도한다(S42). 액세스 시도에 따라, 버스 브릿지로부터 정상 응답이 입력되면, 제 2 시스템에 정상적으로 액세스 한다(S43). 그러나, 상기 브브릿지로부터 오류 응답이 입력되면, 제 2 서브시스템에 대한 액세스 시도를 무 시하고 대기한다. 그리고, 일정 시간이 경과한 후, 다시 제 2 서브시스템에 액세스를 시도한다(S42).
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
본 발명은 멀티 코어 시스템에서, 클럭 제어가 적용되는 경우, 어떤 코어가 다른 서브시스템을 액세스 할 때, 보다 효율적으로 액세스를 수행할 수 있도록 하는 효과가 있다.

Claims (10)

  1. 제1 버스를 포함하는 제1 서브시스템;
    제2 버스를 포함하는 제2 서브시스템;
    상기 제1 및 제2 버스를 서로 연결하고, 상기 제1 서브시스템으로부터 상기 제2 서브시스템에 대한 액세스 요청을 수신하는 버스 브릿지부; 및
    상기 제2 서브시스템의 클럭 상태를 온 또는 오프로 제어하고, 상기 제2 서브시스템의 클럭 상태를 지시하는 제어 신호를 상기 버스 브릿지부에 제공하는 시스템 제어부를 포함하며,
    상기 제어 신호가 온 상태를 지시하는 경우, 상기 버스 브릿지부는 상기 액세스 요청에 대해 상기 제2 서브시스템으로부터 수신한 응답을 상기 제1 서브시스템에게 전달하고,
    상기 제어 신호가 오프 상태를 지시하는 경우, 상기 버스 브릿지부는 상기 액세스 요청에 대해 상기 제1 서브시스템에게 오류 응답을 제공하는
    다중 코어 시스템.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 버스 브릿지부는 멀티플렉서를 포함하고,
    상기 멀티플렉서는 상기 제2 서브시스템으로부터 수신한 응답과 상기 오류 응답을 입력으로 수신하고, 상기 제어 신호에 따라 상기 입력들 중 어느 하나를 출력하는
    다중 코어 시스템.
  4. 제 1 항에 있어서,
    상기 제1 버스와 상기 제2 버스는 각각 AHB(Advanced Highperformance Bus)인 것을 특징으로 하는 다중 코어 시스템.
  5. 제 4 항에 있어서,
    상기 버스 브릿지부는, AHB2AHB 버스 브릿지인 것을 특징으로 하는 다중 코어 시스템.
  6. 제 5 항에 있어서,
    상기 제2 서브시스템으로부터 수신한 응답과 상기 오류응답은 각각 AHB 버스 신호 중에서 HREADY 신호, HGRANT 신호, 및 HRESP 신호를 포함하는 것을 특징으로 하는 다중 코어 시스템.
  7. 제 6 항에 있어서,
    상기 HREADY 신호 및 상기 HGRANT 신호가 ‘1’ 값을 가지고, 상기 HRESP 신호가 ‘01’ 값을 가지는 경우, 오류응답을 나타내는 것을 특징으로 하는 다중 코어 시스템.
  8. 제 1 항에 있어서,
    상기 제1 서브시스템과 상기 제2 서브시스템은 각각 ARM(Advanced RISC Machines) 프로세서 또는 DSP(Digital Signal Processor)를 포함하는 것을 특징으로 하는 다중 코어 시스템.
  9. 제 1 항에 있어서,
    상기 다중 코어 시스템은 이동국 모뎀(MSM; Mobile Station Modem)인 것을 특징으로 하는 다중 코어 시스템.
  10. 제1 서브시스템과 제2 서브시스템을 서로 연결하는 버스 브릿지의 동작 방법에 있어서,
    상기 제1 서브시스템으로부터 상기 제2 서브시스템에 대한 액세스 요청을 수신하는 단계;
    상기 제2 서브시스템의 클럭 상태를 온 또는 오프로 제어하는 시스템 제어부로부터 상기 제2 서브시스템의 클럭 상태를 지시하는 제어 신호를 수신하는 단계;
    상기 제어 신호가 온 상태를 지시하는 경우, 상기 액세스 요청을 상기 제2 서브시스템에 전달하고 상기 제2 서브시스템으로부터 수신하는 응답을 상기 제1 서브시스템에게 전달하는 단계; 및
    상기 제어 신호가 오프 상태를 지시하는 경우, 상기 액세스 요청에 대해 상기 제1 서브시스템에게 오류 응답을 제공하는 단계를 포함하는
    버스 브릿지의 동작 방법.
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