TWI509745B - 高速記憶晶片模組和具有高速記憶晶片模組的電子系統裝置 - Google Patents

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Weng Dah Ken
Nicky Lu
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Description

高速記憶晶片模組和具有高速記憶晶片模組的電子系統裝置
本發明是有關於一種高速記憶晶片模組和具有高速記憶晶片模組的電子系統裝置，尤指一種耗電較少、具有較高的傳輸效率、具有電磁干擾的屏蔽效果、具有較佳的散熱效果以及具有隔離外界雜訊的功能的高速記憶晶片模組和具有高速記憶晶片模組的電子系統裝置。
一般說來，記憶體通常會基於特定工業標準(例如聯合電子設備工程會議(Joint Electronic Device Engineering Council,JEDEC))而被設計成獨立於邏輯單元的標準記憶體。亦即基於特定工業標準，記憶體是被設計成適用於各種不同邏輯單元的標準記憶體，而不是被設計成適用於特定邏輯單元。
在現有技術中，記憶體的半導體製程世代通常與邏輯單元的半導體製程世代不同，亦即整合較先進半導體製程世代的記憶晶片模組可能會遇到散熱不易、較高功耗和雜訊干擾，所以現有技術在記憶晶片模組上仍舊面臨許多製造上的困難。
本發明的一實施例提供一種高速記憶晶片模組。該高速記憶晶 片模組包含一種型式的記憶單元陣列組和一邏輯單元。該型式的記憶單元陣列組包含複數個記憶單元陣列積體電路，每一記憶單元陣列積體電路具有一輸入/輸出資料匯流排，以及至少一記憶單元陣列，其中該至少一記憶單元陣列是有關於一第一金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor)半導體製程，且該第一金氧半場效電晶體半導體製程是有關於一第一金氧半場效電晶體閘極長度；該邏輯單元是用以通過一第一傳輸匯流排存取該型式的記憶單元陣列組，其中該第一傳輸匯流排是用以傳送伴隨該複數個記憶單元陣列積體電路的一第一組平行資料，且該第一傳輸匯流排的匯流排寬度是大於每一記憶單元陣列積體電路的輸入/輸出資料匯流排的匯流排寬度，其中該邏輯單元是有關於一第二金氧半場效電晶體半導體製程，該第二金氧半場效電晶體半導體製程是有關於一第二金氧半場效電晶體閘極長度，且該第一金氧半場效電晶體閘極長度是大於該第二金氧半場效電晶體閘極長度；該該邏輯單元另用以通過一第二傳輸匯流排轉換該第一傳輸匯流排的該第一組平行資料成為一第二組平行資料。
本發明的另一實施例提供一種具有高速記憶晶片模組的電子系統裝置。該電子系統裝置包含一特殊應用積體電路處理器、一種型式的記憶單元陣列組和一邏輯單元。該型式的記憶單元陣列組包含複數個記憶單元陣列積體電路，且每一記憶單元陣列積體電路具有一輸入/輸出資料匯流排；該邏輯單元是用以通過一第一傳輸匯流排存取該型式的記憶單元陣列組，其中該第一傳輸匯流排是用以傳送 伴隨該複數個記憶單元陣列積體電路的一第一組平行資料，且該第一傳輸匯流排的匯流排寬度是大於每一記憶單元陣列積體電路的輸入/輸出資料匯流排的匯流排寬度，其中該邏輯單元另用以通過一第二傳輸匯流排轉換該第一傳輸匯流排的該第一組平行資料成為一第二組平行資料，以及傳送該第二組平行資料至該特殊應用積體電路處理器；當該特殊應用積體電路處理器是處於一操作狀態時，該特殊應用積體電路處理器，執行有關於該第二組平行資料的一預定功能，其中該第一組平行資料的位元寬度和該第二組平行資料的位元寬度不同。
本發明提供一種高速記憶晶片模組和具有高速記憶晶片模組的電子系統裝置。該高速記憶晶片模組和該電子系統裝置具有下列優點：第一、因為通過一第一傳輸匯流排所傳送的資料信號振幅與通過一第二傳輸匯流排所傳送的資料信號振幅可隨不同的記憶體標準或不同的半導體製程而改變，所以本發明在操作時不僅耗電較少，且具有較高的傳輸效率；第二、因為本發明可利用每一個記憶單元陣列的第一密封環外的複數個直接矽晶穿孔或一邏輯單元的第二密封環外的複數個直接矽晶穿孔形成一金屬柵欄，所以本發明具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界雜訊的功能。因此，相較於現有技術，本發明耗電較少、具有較高的傳輸效率、具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界雜訊的功能。
請參照第1圖，第1圖是為本發明的一實施例說明一種高速記憶晶片模組100的示意圖。高速記憶晶片模組100包含一種型式的記憶單元陣列組101和一邏輯單元106，其中記憶單元陣列組101包含是為動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)積體電路的一記憶單元陣列積體電路102，以及是為快閃記憶體(flash)積體電路或非揮發記憶體(non-volatile memory,NVM)積體電路的一記憶單元陣列積體電路104。但本發明並不受限於高速記憶晶片模組100包含一種型式的記憶單元陣列組101，其包含記憶單元陣列積體電路102和記憶單元陣列積體電路104，以及亦不受限於記憶單元陣列積體電路102是為動態隨機存取記憶體積體電路以及記憶單元陣列積體電路104是為快閃記憶體積體電路或非揮發記憶體積體電路，亦即記憶單元陣列積體電路102和記憶單元陣列積體電路104亦可為其他型式的記憶體積體電路。另外，記憶單元陣列積體電路102、104中的每一種記憶單元陣列積體電路具有一輸入/輸出資料匯流排，和至少一記憶單元陣列。例如記憶單元陣列積體電路102具有一輸入/輸出資料匯流排1022，且具有2個記憶單元陣列，以及記憶單元陣列積體電路104具有一輸入/輸出資料匯流排1042，且具有2個記憶單元陣列，其中輸入/輸出資料匯流排1022和輸入/輸出資料匯流排1042具有伴隨著邏輯單元106改變的有線或無線傳輸的能力。但本發明並不受限於記憶單元陣列積體電路102具有2個記憶單元陣列以及記憶單元陣列積體電路104具有2個記憶單元陣列。如第1圖所示，邏輯單元106是用以通過一第一 傳輸匯流排108存取記憶單元陣列積體電路102和記憶單元陣列積體電路104，其中第一傳輸匯流排108是用以傳輸一第一組平行資料，且第一傳輸匯流排108的匯流排寬度(例如128位元或256位元或更多位元)是大於輸入/輸出資料匯流排1022和輸入/輸出資料匯流排1042的匯流排寬度(例如8位元或16位元或更多位元)；當邏輯單元106通過第一傳輸匯流排108排存取第一組平行資料時，邏輯單元106利用其所包含的一平行轉串列控制器1062轉換第一組平行資料成為一第二組平行資料，且通過一第二傳輸匯流排110(例如32位元的串列匯流排)傳輸至一特殊應用積體電路(Application-specific Integrated Circuit,ASIC)處理器112，其中第二傳輸匯流排110是可為一通用序列匯流排2.0版(USB 2.0)匯流排、一通用序列匯流排3.0版(USB 3.0)匯流排、一串列高階技術附加裝置(Serial Advanced Technology Attachment,SATA)匯流排、一通用快閃記憶體儲存(Universal Flash Storage,UFS)匯流排、一行動產業處理器介面(mobile industry processor interface,MIPI)匯流排或一高速週邊裝置互連介面(Peripheral Component Interconnect Express,PCIE)匯流排。然後，特殊應用積體電路處理器112即可根據第二組平行資料，執行一預定功能。如第1圖所示，邏輯單元106是被設計作為一“平行轉串列匯流排”橋梁，其通過具有較寬的匯流排寬度的第一傳輸匯流排108(例如128位元匯流排或256位元匯流排)接收第一組平行資料，以及利用其所包含的平行轉串列控制器1062轉換第一組平行資料成為第二組平行資料。另外，第二傳輸匯流排110和第一傳輸匯流排108亦可為無線第一傳輸匯流排，以在功率和整體 效能之間優化。例如第二傳輸匯流排110和第一傳輸匯流排108是可為傳輸光線或是電磁波的匯流排。在本發明的一實施例中，如果第一傳輸匯流排108的位元寬度是大於第二傳輸匯流排110時，高速記憶晶片模組100的功率效率會較高。另一方面，在本發明的另一實施例中，如果第二傳輸匯流排110的位元寬度是大於第一傳輸匯流排108時，高速記憶晶片模組100的傳送頻寬和雜訊準位可被最佳化。
請參照第2圖，第2圖是為說明高速記憶晶片模組100的橫切面的示意圖。如第2圖所示，記憶單元陣列積體電路102、記憶單元陣列積體電路104和邏輯單元106是利用覆晶技術(Flip-Chip)互相堆疊(如第2圖所示，記憶單元陣列積體電路102和記憶單元陣列積體電路104是堆疊在邏輯單元106之上)，其中覆晶技術是將記憶單元陣列積體電路102、記憶單元陣列積體電路104和邏輯單元106的襯墊(pad)上形成凸塊(bump)，然後將利用凸塊使記憶單元陣列積體電路102、記憶單元陣列積體電路104和邏輯單元106互相堆疊。
請參照第3圖，第3圖是為本發明的另一實施例說明高速記憶晶片模組100的橫切面的示意圖。如第3圖所示，記憶單元陣列積體電路102、記憶單元陣列積體電路104和邏輯單元106是利用打線技術(wire bonding)與一基板114連接，其中記憶單元陣列積體電路102和記憶單元陣列積體電路104是堆疊在邏輯單元106之上。
請參照第4圖，第4圖是為本發明的另一實施例說明高速記憶晶片模組100的橫切面的示意圖。如第4圖所示，高速記憶晶片模組100另包含一中介層(interposer)116，其中中介層116是可為一矽材料或一氧化物玻璃(oxide glass)材料。但本發明並不受限於中介層116是可為矽材料或氧化物玻璃材料。如第4圖所示，記憶單元陣列積體電路102是堆疊在記憶單元陣列積體電路104之上，以及記憶單元陣列積體電路104與邏輯單元106是各自設置於中介層116的相對二邊之上。另外，記憶單元陣列積體電路102、記憶單元陣列積體電路104與邏輯單元106之間可利用打線技術、覆晶技術、直接矽晶穿孔(Through Silicon Via,TSV)或無線傳輸連接。
請參照第5圖，第5圖是為本發明的另一實施例說明高速記憶晶片模組100的橫切面的示意圖。如第5圖所示，高速記憶晶片模組100另包含中介層118、120。如第5圖所示，記憶單元陣列積體電路102是堆疊在中介層118之上，中介層118是堆疊在記憶單元陣列積體電路104之上，記憶單元陣列積體電路104是堆疊在中介層120之上，以及中介層120是堆疊在邏輯單元106之上。另外，記憶單元陣列積體電路102、記憶單元陣列積體電路104與邏輯單元106之間可利用打線技術、覆晶技術、直接矽晶穿孔或無線傳輸連接。
請參照第6圖，第6圖是為本發明的另一實施例說明高速記憶晶片模組100的橫切面的示意圖。如第6圖所示，高速記憶晶片模 組100另包含一中介層119。如第6圖所示，記憶單元陣列積體電路102和記憶單元陣列積體電路104是堆疊在中介層119之上，中介層119是堆疊在邏輯單元106之上，以及邏輯單元106是堆疊在基板114之上。另外，記憶單元陣列積體電路102、記憶單元陣列積體電路104與邏輯單元106之間可利用打線技術、覆晶技術、直接矽晶穿孔或無線傳輸連接。
另外，第2圖至第6圖的高速記憶晶片模組100的封裝是可為一封裝內封裝(Package-in-Package)、一層疊封裝(Package on package)或一系統級封裝(System in Package,SIP)。另外，第2圖、第3圖、第5圖和第6圖的高速記憶晶片模組100是為3D架構，而第4圖的高速記憶晶片模組100是為2.5D架構。
另外，通過第一傳輸匯流排108所傳送的資料信號振幅(亦即第一傳輸匯流排108所傳送的邏輯“0”與邏輯“1”的電壓差)與第一傳輸匯流排108所接收的資料信號振幅相同(例如1.8V)，其中第一傳輸匯流排108所傳送的資料信號振幅與第一傳輸匯流排108所接收的資料信號振幅可隨記憶單元陣列積體電路102、104的記憶體標準而改變。另外，為了省電的目的，邏輯單元106可調整從第一傳輸匯流排108輸入至邏輯單元106的資料信號振幅(例如1.8V)成為從邏輯單元106輸出至第二傳輸匯流排110的其他或較低的資料信號振幅(例如1.2V)。另外，當高速記憶晶片模組100有需要時，通過第二傳輸匯流排110所傳送的資料信號振幅與第二傳輸匯流排 110所接收的資料信號振幅亦可相同(例如1.2V)。
另外，因為記憶單元陣列積體電路102、104的半導體製程可能和邏輯單元106以及特殊應用積體電路處理器112(或晶片系統處理器)的半導體製程不同(例如記憶單元陣列積體電路102、104的半導體製程是為0.13um-90nm半導體製程，邏輯單元106的半導體製程是為28nm-20nm半導體製程，以及特殊應用積體電路處理器112(或晶片系統處理器)是為28nm-13nm半導體製程)，所以記憶單元陣列積體電路102、104的半導體製程的金氧半場效電晶體的閘極長度通常較邏輯單元106以及特殊應用積體電路處理器112(或晶片系統處理器)的半導體製程的金氧半場效電晶體的閘極長度長。如此，在本發明的另一實施例中，通過第一傳輸匯流排108所傳送的資料信號振幅與第一傳輸匯流排108所接收的資料信號振幅可不同，以及通過第二傳輸匯流排110所傳送的資料信號振幅與第二傳輸匯流排110所接收的資料信號振幅亦可不同。
另外，在本發明的另一實施例中，通過第一傳輸匯流排108所傳送的資料信號振幅與第一傳輸匯流排108所接收的資料信號振幅可不同，以及通過第二傳輸匯流排110所傳送的資料信號振幅與第二傳輸匯流排110所接收的資料信號振幅可相同。
另外，在本發明的另一實施例中，通過第一傳輸匯流排108所傳送的資料信號振幅與第一傳輸匯流排108所接收的資料信號振幅 可相同，以及通過第二傳輸匯流排110所傳送的資料信號振幅與第二傳輸匯流排110所接收的資料信號振幅可不同。
另外，為了省電和利用不同半導體製程的優點，在本發明的另一實施例中，第一傳輸匯流排108的傳送資料速率與第一傳輸匯流排108的接收資料速率可不同，以及第二傳輸匯流排110的傳送資料速率與第二傳輸匯流排110的接收資料速率亦可不同。另外，在本發明的另一實施例中，第一傳輸匯流排108的傳送資料速率與第一傳輸匯流排108的接收資料速率可相同，以及第二傳輸匯流排110的傳送資料速率與第二傳輸匯流排110的接收資料速率亦可相同。另外，在本發明的另一實施例中，第一傳輸匯流排108的傳送資料速率與第一傳輸匯流排108的接收資料速率可不同，以及第二傳輸匯流排110的傳送資料速率與第二傳輸匯流排110的接收資料速率亦可不同，且通過第一傳輸匯流排108所傳送的資料信號振幅與第一傳輸匯流排108所接收的資料信號振幅可不同，以及通過第二傳輸匯流排110所傳送的資料信號振幅與第二傳輸匯流排110所接收的資料信號振幅亦可不同。
另外，如第1圖所示，由記憶單元陣列積體電路102和記憶單元陣列積體電路104所組成的記憶單元陣列組101可具有多種不同記憶容量和匯流排寬度。例如，如果記憶單元陣列積體電路102和記憶單元陣列積體電路104中的每一個記憶單元陣列的記憶容量和匯流排寬度是為512M和32位元，則記憶單元陣列積體電路102 和記憶單元陣列積體電路104所組成的記憶單元陣列組101的記憶容量和匯流排寬度是可為512M和128位元，或可為1G和64位元。但本發明並不受限於記憶單元陣列積體電路102和記憶單元陣列積體電路104所組成的記憶單元陣列組101的記憶容量和匯流排寬度是為512M和128位元，或為1G和64位元。另外，如果記憶單元陣列積體電路102的記憶容量和匯流排寬度是為512M和64位元以及記憶單元陣列積體電路104的記憶容量和匯流排寬度是為1G和64位元，則記憶單元陣列積體電路102和記憶單元陣列積體電路104所組成的記憶單元陣列組101的記憶容量和匯流排寬度是可為1.5G和128位元。
請參照第7圖，第7圖是為說明記憶單元陣列積體電路102和記憶單元陣列積體電路104中的每一個記憶單元陣列積體電路對應一第一密封環(seal ring)與邏輯單元106對應一第二密封環的示意圖。如第7圖所示，記憶單元陣列積體電路102和記憶單元陣列積體電路104中的每一個記憶單元陣列積體電路內的電路是被一第一密封環包圍，以及邏輯單元106內的電路是被第二密封環包圍。
請參照第8圖，第8圖是為說明記憶單元陣列積體電路102和記憶單元陣列積體電路104中的每一個記憶單元陣列積體電路的第一密封環外具有複數個直接矽晶穿孔的爆炸示意圖，其中複數個直接矽晶穿孔是用以連接一電源或一地端。但本發明並不受限於每一個記憶單元陣列積體電路的第一密封環外具有複數個直接矽晶穿 孔，亦即每一個記憶單元陣列積體電路的第一密封環外具有至少一直接矽晶穿孔。如第8圖所示，每一個記憶單元陣列積體電路的第一密封環外的複數個直接矽晶穿孔的相對位置與數量都相同。因為每一個記憶單元陣列積體電路的第一密封環外的複數個直接矽晶穿孔的相對位置與數量都相同，所以當記憶單元陣列積體電路102和記憶單元陣列積體電路104堆疊在一起時，可通過每一個記憶單元陣列積體電路的第一密封環外的複數個直接矽晶穿孔形成一金屬柵欄121(第8圖只繪出金屬柵欄121的二邊)，其中金屬柵欄121是圍繞記憶單元陣列積體電路102和記憶單元陣列積體電路104。金屬柵欄121具有電磁干擾(electromagnetic interference,EMI)的屏蔽效果、具有較佳的散熱能力以及具有較佳的隔離外界雜訊的功能。另外，因為每一個記憶單元陣列積體電路的第一密封環外的複數個直接矽晶穿孔是用以連接電源或地端，所以可在每一個記憶單元陣列積體電路的第一密封環內省下用以連接電源或地端的線路面積。
請參照第9圖，第9圖是為是為說明當高速記憶晶片模組100是為3D架構時，高速記憶晶片模組100另包含一金屬層122和一絕緣層124的爆炸示意圖。如第8圖所示，金屬層122是設置在記憶單元陣列積體電路102中的一最上層記憶單元陣列之上，且絕緣層124是設置在金屬層122和記憶單元陣列積體電路102中的最上層記憶單元陣列之間，其中金屬層122可通過絕緣層124中的至少一直接矽晶穿孔與記憶單元陣列積體電路102中的最上層記憶單元陣列電性連接。另外，金屬層122是可為一單片結構或是一開槽片 結構(slotted piece)。另外，金屬層122是覆蓋記憶單元陣列積體電路102中的最上層記憶單元陣列50%以上的面積，且記憶單元陣列積體電路102和記憶單元陣列積體電路104是堆疊在邏輯單元106之上。另外，金屬層122可通過至少一直接矽晶穿孔連接電源或地端，以執行較佳的電磁干擾的屏蔽效能。
請參照第10圖，第10圖是為說明第9圖的高速記憶晶片模組100的散熱路徑的橫切面示意圖。如第10圖所示，高速記憶晶片模組100可利用記憶單元陣列積體電路102的第一密封環外的複數個直接矽晶穿孔向上通過金屬層122散熱，或利用金屬柵欄121通過邏輯單元106和基板114的直接矽晶穿孔散熱至一主機板128(如第10圖的箭頭所示)。
請參照第11圖，第11圖是為本發明的另一實施例說明高速記憶晶片模組900的散熱路徑的橫切面示意圖，其中高速記憶晶片模組900和第10圖的高速記憶晶片模組100的差別在於高速記憶晶片模組900中的邏輯單元106是堆疊在記憶單元陣列組101之上。記憶單元陣列積體電路102和記憶單元陣列積體電路104中的每一個記憶單元陣列積體電路的第一密封環外的複數個直接矽晶穿孔，以及邏輯單元106的第二密封環外的複數個直接矽晶穿孔，且邏輯單元106的密封環外的複數個直接矽晶穿孔是用以連接電源或地端。但本發明並不受限於邏輯單元106的第二密封環外具有複數個直接矽晶穿孔，亦即邏輯單元106的第二密封環外具有至少一直接矽晶 穿孔。如第11圖所示，金屬層122是設置在邏輯單元106之上，且絕緣層124是設置在金屬層122和邏輯單元106之間，其中金屬層122可通過絕緣層124中的至少一直接矽晶穿孔與邏輯單元106電性連接，以及金屬層122是覆蓋邏輯單元106 50%以上的面積。另外，如第11圖所示，高速記憶晶片模組900可利用邏輯單元106的第二密封環外的複數個直接矽晶穿孔向上通過金屬層122散熱，或利用金屬柵欄121通過基板114的直接矽晶穿孔散熱至主機板128(如第11圖的箭頭所示)。另外，因為邏輯單元106的第二密封環外複數個直接矽晶穿孔是用以連接電源或地端，所以可在邏輯單元106的第二密封環內省下用以連接電源或地端的線路面積。
請參照第12圖，第12圖是為說明在第8圖的高速記憶晶片模組100的組裝或封裝的製造過程中，記憶單元陣列積體電路102的邊緣出現裂痕的上視示意圖。如第12圖所示，當記憶單元陣列積體電路102的邊緣出現裂痕時，裂痕將不會影響記憶單元陣列積體電路102的功能，但裂痕會使得與電源連接直接矽晶穿孔130、132短路在一起，以及使得與地端連接直接矽晶穿孔134、136短路在一起。如此，因為直接矽晶穿孔130、132短路在一起，以及直接矽晶穿孔134、136亦短路在一起，所以金屬柵欄121的電磁干擾的屏蔽效果、散熱能力以及具有隔離外界雜訊的功能都會增強。另外，因為金屬柵欄121的電磁干擾的屏蔽效果、散熱能力以及具有隔離外界雜訊的功能都會增強，所以第12圖的裂痕將不會影響記憶單元陣列積體電路102的功能，但卻可提高高速記憶晶片模組100的組裝 或封裝的製造良率。
另一方面，傳統的鑽石鋸(diamond-saw)的切割方式並無法在不造成晶粒邊緣具有裂痕的情況下將記憶單元陣列積體電路102、104切割成個別的晶粒。在本發明的另一實施例中，為了克服鑽石鋸的切割方式所造成的晶粒邊緣具有裂痕的缺點，記憶單元陣列積體電路102、104中的至少一記憶單元陣列積體電路的切割方式包含至少一雷射切割製程的步驟。例如，在傳統的鑽石鋸的切割方式之前或之後，利用雷射切割製程的步驟處理記憶單元陣列積體電路102、104，以減少記憶單元陣列積體電路102、104的晶粒邊緣的裂痕，並改善記憶單元陣列積體電路102、104的製造良率。
請參照第13圖，第13圖是為本發明的另一實施例說明具有高速記憶晶片模組的電子系統裝置1200的示意圖。電子系統裝置1200是利用封裝內封裝、層疊封裝(Package on package)或系統級封裝將特殊應用積體電路處理器(或晶片系統處理器)112、記憶單元陣列積體電路102、記憶單元陣列積體電路104與邏輯單元106整合在一起。因為特殊應用積體電路處理器112、記憶單元陣列積體電路102、記憶單元陣列積體電路104與邏輯單元106皆和第1圖的特殊應用積體電路處理器112、記憶單元陣列積體電路102、記憶單元陣列積體電路104與邏輯單元106相同，所以不再贅述其操作原理。
綜上所述，本發明所提供的高速記憶晶片模組和具有高速記憶 晶片模組的電子系統裝置具有下列優點：第一、因為通過第一傳輸匯流排所傳送的資料信號振幅與通過第二傳輸匯流排所傳送的資料信號振幅可隨不同的記憶體標準或不同的半導體製程而改變，所以本發明在操作時不僅耗電較少，且具有較高的傳輸效率；第二、因為本發明可利用每一個記憶單元陣列的第一密封環外的複數個直接矽晶穿孔或邏輯單元的第二密封環外的複數個直接矽晶穿孔形成金屬柵欄，所以本發明具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界雜訊的功能。因此，相較於現有技術，本發明耗電較少、具有較高的傳輸效率、具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界雜訊的功能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、900‧‧‧高速記憶晶片模組
101‧‧‧記憶單元陣列組
102、104‧‧‧記憶單元陣列積體電路
106‧‧‧邏輯單元
108‧‧‧第一傳輸匯流排
110‧‧‧第二傳輸匯流排
112‧‧‧特殊應用積體電路處理器
114‧‧‧基板
116、118、119、120‧‧‧中介層
121‧‧‧金屬柵欄
122‧‧‧金屬層
124‧‧‧絕緣層
128‧‧‧主機板
130、132、134、136‧‧‧直接矽晶穿孔
1022、1042‧‧‧輸入/輸出資料匯流排
1062‧‧‧平行轉串列控制器
1200‧‧‧電子系統裝置
第1圖是為本發明的一實施例說明一種高速記憶晶片模組的示意圖。
第2圖是為說明高速記憶晶片模組的橫切面的示意圖。
第3圖是為本發明的另一實施例說明高速記憶晶片模組的橫切面的示意圖。
第4圖是為本發明的另一實施例說明高速記憶晶片模組的橫切面的示意圖。
第5圖是為本發明的另一實施例說明高速記憶晶片模組的橫切面的 示意圖。
第6圖是為本發明的另一實施例說明高速記憶晶片模組的橫切面的示意圖。
第7圖是為說明記憶單元陣列積體電路和記憶單元陣列積體電路中的每一個記憶單元陣列積體電路對應第一密封環與邏輯單元對應第二密封環的示意圖。
第8圖是為說明記憶單元陣列積體電路和記憶單元陣列積體電路中的每一個記憶單元陣列積體電路的第一密封環外具有複數個直接矽晶穿孔的爆炸示意圖。
第9圖是為是為說明當高速記憶晶片模組是為3D架構時，高速記憶晶片模組另包含金屬層和絕緣層的爆炸示意圖。
第10圖是為說明第9圖的高速記憶晶片模組的散熱路徑的橫切面示意圖。
第11圖是為本發明的另一實施例說明高速記憶晶片模組的散熱路徑的橫切面示意圖。
第12圖是為說明在第8圖的高速記憶晶片模組的組裝或封裝的製造過程中，記憶單元陣列積體電路的邊緣出現裂痕的上視示意圖。
第13圖是為本發明的另一實施例說明具有高速記憶晶片模組的電子系統裝置的示意圖。
100‧‧‧高速記憶晶片模組
101‧‧‧記憶單元陣列組
102、104‧‧‧記憶單元陣列積體電路
106‧‧‧邏輯單元
108‧‧‧第一傳輸匯流排
110‧‧‧第二傳輸匯流排
112‧‧‧特殊應用積體電路處理器
1022、1042‧‧‧輸入/輸出資料匯流排
1062‧‧‧平行轉串列控制器

Claims (30)

  1. 一種高速記憶晶片模組，包含：一種型式的記憶單元陣列組，其中該型式的記憶單元陣列組包含複數個記憶單元陣列積體電路，每一記憶單元陣列積體電路具有一輸入/輸出資料匯流排，以及至少一記憶單元陣列，其中該至少一記憶單元陣列是有關於一第一金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor)半導體製程，且該第一金氧半場效電晶體半導體製程是有關於一第一金氧半場效電晶體閘極長度；及一邏輯單元，用以通過一第一傳輸匯流排存取該型式的記憶單元陣列組，其中該第一傳輸匯流排是用以傳送伴隨該複數個記憶單元陣列積體電路的一第一組平行資料，且該第一傳輸匯流排的匯流排寬度是大於每一記憶單元陣列積體電路的輸入/輸出資料匯流排的匯流排寬度，其中該邏輯單元是有關於一第二金氧半場效電晶體半導體製程，該第二金氧半場效電晶體半導體製程是有關於一第二金氧半場效電晶體閘極長度，且該第一金氧半場效電晶體閘極長度是大於該第二金氧半場效電晶體閘極長度；其中該邏輯單元另用以通過一第二傳輸匯流排轉換該第一傳輸匯流排的該第一組平行資料成為一第二組平行資料。
  2. 如請求項1所述的高速記憶晶片模組，其中該複數個記憶單元陣列積體電路是為一快閃記憶體積體電路或一動態隨機存取記 憶體(Dynamic Random Access Memory,DRAM)積體電路，其中至少一記憶單元陣列積體電路的切割方式包含一雷射切割製程。
  3. 如請求項1所述的高速記憶晶片模組，另包含：一中介層(interposer)，其中該複數個記憶單元陣列積體電路中的至少一記憶單元陣列積體電路與該邏輯單元是各自設置於該中介層的相對二邊上，其中該中介層包含一矽材料或一氧化物玻璃材料，其中至少一記憶單元陣列積體電路的切割方式包含一雷射切割製程。
  4. 如請求項1所述的高速記憶晶片模組，另包含：一中介層，其中該複數個記憶單元陣列積體電路是分別設置於該中介層上，且該中介層是設置於該邏輯單元之上，其中該中介層包含一矽材料或一氧化物玻璃材料。
  5. 如請求項1所述的高速記憶晶片模組，其中該邏輯單元包含：一平行轉串列(parallel-to-serial)控制器，用以轉換該第一組平行資料成為該第二組平行資料，且該邏輯單元通過一第二傳輸匯流排傳輸該第二組平行資料至一特殊應用積體電路(Application-specific Integrated Circuit,ASIC)處理器或一晶片系統(system on chip,SOC)處理器，其中該第一組平行資料的位元寬度和該第二組平行資料的位元寬度不同。
  6. 如請求項5所述的高速記憶晶片模組，其中該第二傳輸匯流排是為一通用序列匯流排(Universal Serial Bus,USB)、一串列高階技術附加裝置(Serial Advanced Technology Attachment,SATA)匯流排、一通用快閃記憶體儲存(Universal Flash Storage,UFS)匯流排、一行動產業處理器介面(mobile industry processor interface,MIPI)匯流排或一高速週邊裝置互連介面(Peripheral Component Interconnect Express,PCIE)匯流排。
  7. 如請求項5所述的高速記憶晶片模組，其中通過該第一傳輸匯流排所傳送的資料信號振幅與該第一傳輸匯流排所接收的資料信號振幅不同。
  8. 如請求項5所述的高速記憶晶片模組，其中通過該第二傳輸匯流排所傳送的資料信號振幅與該第二傳輸匯流排所接收的資料信號振幅不同。
  9. 如請求項5所述的高速記憶晶片模組，其中該第一傳輸匯流排的傳送資料速率與該第一傳輸匯流排的接收資料速率不同。
  10. 如請求項5所述的高速記憶晶片模組，其中該第二傳輸匯流排的傳送資料速率與該第二傳輸匯流排的接收資料速率不同。
  11. 如請求項1所述的高速記憶晶片模組，其中該複數個記憶單元陣列積體電路中的每一個記憶單元陣列積體電路是對應一第一密封環(seal ring)，以及該邏輯單元是對應一第二密封環，其中該複數個記憶單元陣列積體電路中的每一個記憶單元陣列積體電路的電路是被一第一密封環包圍與該邏輯單元的電路被該第二密封環包圍。
  12. 如請求項11所述的高速記憶晶片模組，其中該複數個記憶單元陣列積體電路中的每一個記憶單元陣列積體電路的一第一密封環外具有至少一直接矽晶穿孔(Through Silicon Via,TSV)。
  13. 如請求項12所述的高速記憶晶片模組，另包含：一金屬層，設置在該型式的記憶單元陣列組中的一最上層記憶單元陣列之上，其中該金屬層覆蓋該最上層記憶單元陣列50%以上的面積，且該複數個記憶單元陣列積體電路是堆疊在該邏輯單元之上。
  14. 如請求項11所述的高速記憶晶片模組，其中該邏輯單元的第二密封環外具有至少一直接矽晶穿孔。
  15. 如請求項14所述的高速記憶晶片模組，其中該邏輯單元是堆疊在該型式的記憶單元陣列組中的一最上層記憶單元陣列積體電路之上。
  16. 如請求項15所述的高速記憶晶片模組，另包含：一金屬層，設置在該邏輯單元之上，其中該金屬層覆蓋該邏輯單元50%以上的面積。
  17. 如請求項12或14所述的高速記憶晶片模組，其中該至少一直接矽晶穿孔是用以連接一電源或一地端。
  18. 一種具有高速記憶晶片模組的電子系統裝置，包含：一特殊應用積體電路處理器；一種型式的記憶單元陣列組，其中該型式的記憶單元陣列組包含複數個記憶單元陣列積體電路，且每一記憶單元陣列積體電路具有一輸入/輸出資料匯流排；及一邏輯單元，用以通過一第一傳輸匯流排存取該型式的記憶單元陣列組，其中該第一傳輸匯流排是用以傳送伴隨該複數個記憶單元陣列積體電路的一第一組平行資料，且該第一傳輸匯流排的匯流排寬度是大於每一記憶單元陣列積體電路的輸入/輸出資料匯流排的匯流排寬度，其中該邏輯單元另用以通過一第二傳輸匯流排轉換該第一傳輸匯流排的該第一組平行資料成為一第二組平行資料，以及傳送該第二組平行資料至該特殊應用積體電路處理器；其中當該特殊應用積體電路處理器是處於一操作狀態時，該特殊應用積體電路處理器，執行有關於該第二組平行資料的 一預定功能，其中該第一組平行資料的位元寬度和該第二組平行資料的位元寬度不同。
  19. 如請求項18所述的電子系統裝置，另包含：一中介層，其中該複數個記憶單元陣列積體電路中的至少一記憶單元陣列積體電路與該邏輯單元是各自設置於該中介層的相對二邊上，其中該中介層包含一矽材料或一氧化物玻璃材料，其中至少一記憶單元陣列積體電路的切割方式包含一雷射切割製程。
  20. 如請求項18所述的電子系統裝置，另包含：一中介層，其中該複數個記憶單元陣列積體電路是分別設置於該中介層上，且該中介層是設置於該邏輯單元之上，其中該中介層包含一矽材料或一氧化物玻璃材料。
  21. 如請求項18所述的電子系統裝置，其中該邏輯單元包含：一平行轉串列(parallel-to-serial)控制器，用以轉換該第一組平行資料成為該第二組平行資料。
  22. 如請求項21所述的電子系統裝置，其中通過該第一傳輸匯流排所傳送的資料信號振幅與該第一傳輸匯流排所接收的資料信號振幅不同。
  23. 如請求項21所述的電子系統裝置，其中通過該第二傳輸匯流排所傳送的資料信號振幅與該第二傳輸匯流排所接收的資料信號振幅不同。
  24. 如請求項21所述的電子系統裝置，其中該第一傳輸匯流排的傳送資料速率與該第一傳輸匯流排的接收資料速率不同。
  25. 如請求項21所述的電子系統裝置，其中該第二傳輸匯流排的傳送資料速率與該第二傳輸匯流排的接收資料速率不同。
  26. 如請求項18所述的電子系統裝置，其中該複數個記憶單元陣列積體電路中的每一個記憶單元陣列積體電路是對應一第一密封環，以及該邏輯單元是對應一第二密封環，其中該複數個記憶單元陣列積體電路中的每一個記憶單元陣列積體電路的電路是被一第一密封環包圍與該邏輯單元的電路被該第二密封環包圍。
  27. 如請求項26所述的電子系統裝置，其中該複數個記憶單元陣列積體電路中的每一個記憶單元陣列積體電路的一第一密封環外具有至少一直接矽晶穿孔。
  28. 如請求項27所述的電子系統裝置，另包含：一金屬層，設置在該型式的記憶單元陣列組中的一最上層記憶 單元陣列積體電路之上，其中該金屬層覆蓋該最上層記憶單元陣列積體電路50%以上的面積，且該複數個記憶單元陣列積體電路是堆疊在該邏輯單元。
  29. 如請求項27所述的電子系統裝置，其中該至少一直接矽晶穿孔是用以連接一電源或一地端。
  30. 如請求項26所述的電子系統裝置，其中該邏輯單元的第二密封環外具有至少一直接矽晶穿孔。
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