CN101752351A - 一种可程式化阵列模块 - Google Patents

Abstract

一种可程式化阵列模块，包含基础电路元件以及叠设于基础电路元件上并与基础电路元件电连接的多层场可程式化逻辑栅阵列，该基础电路包含介面电路。

Description

一种可程式化阵列模块

技术领域

本发明涉及一种可程式化阵列模块(programmable array module)。特定言之，本发明涉及一种多层叠设式的可程式化阵列模块。

背景技术

随着工业技术的高速发展，要求专用集成电路(ASIC)的功能越来越强，功耗越来越低，生产周期越来越短，这些都对芯片设计提出了巨大的挑战。传统的芯片设计方法已经不再能适应复杂的应用需求。系统单芯片(Systemon a Chip，SoC)以其高集成度，低功耗等优点应运而生，并越来越受欢迎。

除了现有的集成电路处理器(IC microprocessors)之外，目前市面上还有另一种处理元件(processing element)，此等处理元件具有可重整组态(reconfigurable)的特性。此等具有可重整组态特性的处理元件相较于现有的集成电路处理器，在许多方面展现出多样化的弹性与优点。此等具有可重整组态特性的处理元件，一般称之为可程式化逻辑栅阵列(field programmablegate array，FPGA)。

可程式化逻辑栅阵列是一种可以重复改变组态的电路。这种可随使用者的需求任意进行编程的逻辑栅元件，特别适用于产品开发时必须不断变更设计的应用，以有效加速产品上市时间。可程式化逻辑栅阵列的逻辑栅特性，可依设计者的需要加以改变，并提供各种基本功能。今日传统的集成电路处理器芯片多半是由多层电路所构成，而每层电路都需要独立设计并制作所对应工艺步骤的光掩模。一般而言，每枚芯片必须要建立多张光掩模，然后使用在晶片加工的过程中，来完成完整的芯片。

过去在专用集成电路作法上，是每层电路都要开设光掩模。众所周知，光掩模的设计与制造成本极为可观。现在大宗的芯片趋势已不再是传统的资讯市场，反而是在变动快速、少量多样的消费性电子市场，芯片不仅必须快速、及时上市，还必须能快速修改变更以因应市场变化。但是很不幸的，传统的集成电路处理器的电路设计受限于预定好的光掩模，修改不仅耗费高昂成本，同时速度缓不济急。可程式化逻辑栅阵列的优点是极有弹性，像可以不断重新拆解组合(reconfigurable)的字母(letters)，随时因应不同的应用而重整可程式化逻辑栅阵列的逻辑组态。大多数电路固定的逻辑芯片和微处理器无法重新设计，但可程式化逻辑栅阵列具有可程式的特性，设计者可藉改变电晶体的开关来重画电路。

然而，可程式化逻辑栅阵列本身也有一个十分严重的缺陷，那就是对制造过程中无可避免会产生的瑕疵元件的容忍度非常低。相较于随机存取记忆体(random access memory)可以藉由冗余电路(redundancy)来替代任何有瑕疵的元件以维持整体的运作正常，对于一个n×n单元排列的可程式化逻辑栅阵列而言，只要其中任何一个单元有瑕疵，整个可程式化逻辑栅阵列即会被宣告无法正常运作。有鉴于此，可程式化逻辑栅阵列的良率一直以来被视为不可接受的低，生产成本也因为良率一直过低而水涨船高。

所以，急需要一种新颖的可程式化阵列模块。在实际地考量到可程式化逻辑栅阵列的生产过程一定会出现固定比例的瑕疵元件下，仍然能显著的提升可程式化阵列模块整体的良率，有效地降低生产成本以维持最高的产业竞争力。

发明内容

本发明于是提出一种新颖的可程式化阵列模块。在实际地考量到可程式化逻辑栅阵列的生产过程一定会出现固定比例的瑕疵元件下，本发明的新颖可程式化阵列模块仍然能无惧于可程式化逻辑栅阵列中有瑕疵的单元，于是有效地提升可程式化阵列模块整体的良率，并降低生产成本以维持最高的产业竞争力。此外，本发明的新颖可程式化阵列模块的另一项优点是，可以在有限的芯片面积下尽量容纳最多的可程式化逻辑栅阵列，如此一来就可以尽量放大本发明的新颖可程式化阵列模块的运算能力，一直到接近最佳化。

本发明所提出一种可程式化阵列模块，其包含基础电路(base circuit)元件与多个核心电路(core circuit)元件。基础电路元件包含一介面电路。介面电路另与一电脑系统电连接。多个核心电路元件叠设于基础电路元件上并与基础电路元件电连接。核心电路由矩阵形式排列的多个金属氧化物半导体与电连接多个金属氧化物半导体的金属内连线电路所组成。

本发明其次提出一种可程式化阵列模块，其包含一基础电路元件与多个核心电路元件。基础电路元件包含记忆晶胞、处理器、控制电路与介面电路。而多个核心电路元件，则叠设于基础电路元件上并与基础电路元件电连接。核心电路系由矩阵形式排列的多个金属氧化物半导体与电连接多个金属氧化物半导体的金属内连线电路所组成。

本发明又提出一种可程式化阵列模块，其包含基础电路元件与多层元件可程式化逻辑栅阵列。基础电路元件，包含一介面电路。多层元件可程式化逻辑栅阵列，则叠设于基础电路元件上并与基础电路元件电连接。

附图说明

图1例示本发明所提供的一种可程式化阵列模块一较佳实施例的示意图；

图2例示本发明的基础电路元件一较佳实施态样的示意图；

图3例示本发明单层的可程式化逻辑栅阵列的示意图；

图4例示本发明多个核心电路元件堆叠的实施态样。

主要元件符号说明

110基础电路元件          111介面电路

112记忆晶胞              113处理器

114控制电路              115逻辑电路

120核心电路元件          121可程式化逻辑栅阵列

122金属氧化物半导体      123金属内连线电路

130电脑系统              100可程式化阵列模块

具体实施方式

本发明在于提供一种新颖的可程式化阵列模块。将多个仅包含金属氧化物半导体与金属内连线电路的核心电路元件叠设于一基础电路元件上并与此基础电路元件电连接，可以使得在可程式化逻辑栅阵列的生产过程中一定会产生的瑕疵元件不再干扰整个可程式化逻辑栅阵列的正常运作。于是可以有效地提升可程式化阵列模块整体的良率，并降低生产成本以维持最高的产业竞争力。此外，本发明将多个核心电路元件叠设于一基础电路元件上并与此基础电路元件电连接的另一项优点是，可以在有限的芯片面积下尽量容纳最多层的可程式化逻辑栅阵列，来尽量放大本发明的新颖可程式化阵列模块的运算能力，到接近最佳化。

图1例示本发明所提供的一种可程式化阵列模块一较佳实施例的示意图。本发明的可程式化阵列模块100，包含两个部分，即第一部分的基础电路(base circuit)元件110与第二部分的多个核心电路(core circuit)元件120。多个堆叠层的核心电路元件120叠设于一基础电路元件110上并与此基础电路元件110电连接，而形成本发明的可程式化阵列模块100。

在本发明的实施态样中，基础电路元件110会包含一介面电路111。而记忆晶胞112与处理器113则可以为内建(internal)或是外接(external)。例如图1所示，记忆晶胞112与处理器113为内建者，基础电路元件110会同时包含介面电路111、记忆晶胞112与处理器113。

图2例示本发明的基础电路元件110另一较佳实施态样的示意图。若是记忆晶胞112与处理器113为外接者，则介面电路111又会另外与一外接的电脑系统130电连接。电脑系统130可以直接位于基础电路元件110的下方，而是电脑元件。电脑系统130即包含记忆晶胞112与处理器113。但无论是以上的何种实施态样，本发明的基础电路元件110都不会包含有可程式化逻辑栅阵列。

还有，本发明的基础电路元件110还可以进一步包含控制电路114，控制电路114则包含一逻辑电路115。换句话说，本发明的基础电路元件110可以包含介面电路111、记忆晶胞112、处理器113与包含一逻辑电路115的控制电路114。

叠设于基础电路元件110上的多个核心电路元件120通常以多层的形式表现，层与层的间亦相互电连接。本发明的核心电路元件120具体言之，即可为可程式化逻辑栅阵列121。图3例示本发明单层的可程式化逻辑栅阵列的示意图。此等可程式化逻辑栅阵列121通常即由矩阵形式排列的多个金属氧化物半导体122与电连接多个金属氧化物半导体122的金属内连线电路123所组成。多个金属氧化物半导体122即扮演可程式化逻辑栅阵列121中的关键元件-逻辑栅的角色，又藉由金属内连线电路123而彼此导通。

此外，本发明叠设于基础电路元件110上的多个核心电路元件120更可以有多种的实施态样。例如，多层的核心电路元件120，每一层可以具有相同的形状，如图1所示，于是均具有相同的面积。或者是，如图4所例示本发明多个核心电路元件堆叠的实施态样，多个核心电路元件120的面积不同。于此实施态样中，堆叠的多个核心电路元件120的面积可以由下而上渐减，类似于金字塔的结构。然后相同或不同面积的多个核心电路元件120再藉由打线、倒装芯片(Flip Chip)、球栅阵列(BGA)、硅穿孔(through-silicon via，TSV)等技术来彼此电连接。

值得注意的是，本发明多层的核心电路元件120的单一各层，不需为一片完整的可程式化逻辑栅阵列芯片，而可以由一完整的芯片切割得来。切割的方式可以依据不同的需求而有所变化。因此，可以藉由特殊的裁切方式来剔除芯片中的瑕疵元件的部分而成一非制式规格的阵列组合。例如，一片12×12的完整芯片，可以有7×5、6×6、4×4、3×3、2×2、1×1、6×4、6×3、6×2、6×1、4×3、4×2、4×1、3×2、3×1、2×1等等多种的裁切尺寸，进而再选取堪用的可程式化逻辑栅阵列芯片来堆叠组合成所需逻辑栅数的可程式化阵列模块。适当的裁切尺寸可以顺利剔除芯片中的瑕疵元件又同时追求芯片的最大可用面积。此外，由于核心电路元件120单一各层的面积虽然减小，但本发明系利用堆叠的方式来增加总面积，亦即逻辑栅数增加，所以可以在不增加可程式化阵列模块面积的条件下，却又得到效能更佳的可程式化阵列模块。

本发明的新颖可程式化阵列模块中，将多个分别仅包含金属氧化物半导体与金属内连线电路的核心电路元件叠设于基础电路元件上并与基础电路元件电连接，而基础电路元件则同时包含介面电路、记忆晶胞或处理器等。这样的安排，可以使得在可程式化逻辑栅阵列的生产过程中一定会产生的瑕疵元件被适当剔除而不再影响整个可程式化逻辑栅阵列的正常运作，于是有效地提升可程式化阵列模块整体的良率，并降低生产成本以维持最高的产业竞争力。此外，本发明的新颖可程式化阵列模块的还有一项优点，就是可以在有限的芯片面积下尽量容纳最多的可程式化逻辑栅阵列，来尽量放大本发明的新颖可程式化阵列模块的运算能力到接近最佳化。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种可程式化阵列模块，包含：

基础电路(base circuit)元件，包含介面电路；以及

多个核心电路(core circuit)元件，叠设于该基础电路元件上并与该基础电路元件电连接，该核心电路由矩阵形式排列的多个金属氧化物半导体与电连接该多个金属氧化物半导体的金属内连线电路所组成。

2.如权利要求1的可程式化阵列模块，其中该介面电路与电脑系统电连接。

3.如权利要求2的可程式化阵列模块，其中该电脑系统是位于该基础电路元件下方的电脑元件。

4.如权利要求2的可程式化阵列模块，其中该电脑系统包含记忆晶胞与处理器。

5.如权利要求1的可程式化阵列模块，其中该基础电路元件进一步包含控制电路。

6.如权利要求5的可程式化阵列模块，其中该控制电路包含逻辑电路。

7.如权利要求1的可程式化阵列模块，其中多个该核心电路元件包含元件可程式化逻辑栅阵列。

8.如权利要求7的可程式化阵列模块，其中多个该核心电路元件的面积不同。

9.如权利要求8的可程式化阵列模块，其中多个该核心电路元件的面积由下而上渐减。

10.如权利要求7的可程式化阵列模块，其中多个该核心电路元件的面积相同。

11.一种可程式化阵列模块，包含：

基础电路(base circuit)元件，包含介面电路；以及

多层元件可程式化逻辑栅阵列，叠设于该基础电路元件上并与该基础电路元件电连接。

12.如权利要求11的可程式化阵列模块，其中该多层元件可程式化逻辑栅阵列与电脑系统电连接。

13.如权利要求12的可程式化阵列模块，其中该电脑系统是位于该基础电路元件下方的电脑元件。

14.如权利要求12的可程式化阵列模块，其中该电脑系统包含记忆晶胞与处理器。

15.如权利要求11的可程式化阵列模块，其中该基础电路元件进一步包含控制电路。

16.如权利要求15的可程式化阵列模块，其中该控制电路包含逻辑电路。

17.如权利要求11的可程式化阵列模块，其中该多层元件可程式化逻辑栅阵列包含矩阵形式排列的多个金属氧化物半导体与电连接该多个金属氧化物半导体的金属内连线电路。

18.如权利要求17的可程式化阵列模块，其中该多层元件可程式化逻辑栅阵列的面积不同。

19.如权利要求18的可程式化阵列模块，其中该多层元件可程式化逻辑栅阵列的面积由下而上渐减。

20.如权利要求17的可程式化阵列模块，其中该些元件可程式化逻辑栅阵列的面积相同。

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