JP2007281487A - 半導体集積回路及びその製造方法並びにasic素子の製造方法 - Google Patents

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Abstract

【課題】高性能、低消費電力及び低コストを有し、そして開発期間及び開発リスクを減らし得る半導体集積回路の製造方法及びASIC素子の製造方法を提供する。
【解決手段】少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを組み合わせて半導体集積回路を製造する方法において、前記標準化された機能ブロックを具現する基本ブロックチップを形成する工程と、前記カスタム機能ブロックを具現する別途のカスタムブロックチップを形成する工程と、前記基本ブロックチップと前記カスタムブロックチップとを結合する工程とを有する。
【選択図】 図3

Description

本発明は、半導体集積回路の製造方法に関し、さらに詳細には、ASIC型半導体集積回路(Application−Specific Integrated Circuit)を製造する方法及びそれを適用した半導体集積回路に関する。
近年、半導体技術がサブミクロン単位からナノ単位に発展するにつれて、半導体集積回路の開発コスト及び開発期間が急激に上昇している。これにより、半導体製造業者は、新規製品の開発に困難さが増している。
半導体集積回路の開発においては、従来には開発期間を短縮させるために、ゲートアレイ方式やセルベース方式(またはスタンダードセル方式という)を使用している。ゲートアレイ方式とは、予め複数の論理ゲートを半導体チップ上に規則的に配列し、それらを接続する金属配線を形成することによって、ユーザの所望の論理または機能を実現する方式である。
一方、セルベース方式とは、セルライブラリに登録されているスタンダードセルを利用してLSI(大規模半導体集積回路)を具現する方式である。
例えば、FPGA(Field Programmable Gate Array)/PLD(Programmable Logic Device)製品などのようなゲートアレイ方式のASICは、低い開発コスト、短い開発期間などの長所を有しつつも、高い製造コスト、低いパフォーマンス、高い電力消費などの短所によって、開発初期の性能検証のための目的または小規模の単位生産量を有する製品にのみ適用されている。
ゲートアレイ方式のASICは、セルベース方式のASIC(以下、セルベースのASICという)と対比するとき、30%程度の性能(パフォーマンス)しか発揮できない一方、6倍以上の電力消費する。
上述に対する対応として、ゲートアレイ方式のASICとセルベースのASICとの折衷であるプラットホーム(Platform)方式のASIC(以下、プラットホームASICという)が開発された。プラットホームASICにおいて、標準化された機能ブロック又はユーザが開発して保有しているスタンダードセルと呼ばれる機能ブロック(以下では、説明を簡単化するために、両者を標準化された機能ブロックと通称する)は、セルベースのIP(Intellectual Property)コア(回路設計者等の知的財産権(IP)を備えた大規模機能回路ブロック)で予め形成され、新たに開発されるカスタムブロックのみがゲートアレイ方式で形成され、それらのブロックは、何れも一つの半導体基板上で具現される。
このようなプラットホームASICは、ゲートアレイ方式のASICと比較するとき、パフォーマンスの向上、電力消費の低減、製造コストの低減などの効果が得られるが、セルベースのASICと比較すると、依然として性能、電力消費、コストなどで不利であるため、150000(150K)個以下である中規模の生産規模の製品に適用されている。
プラットホームASICは、セルベースのASICに対比するとき、80%程度のパフォーマンス、20%以上の消費電力及び2倍以上のコストを有する。
従って、プラットホームASICに比べて、さらに高いパフォーマンス、さらに低い消費電力、そして低コストを有し、そして開発期間及び開発リスクを減らし得るASICが要求されているという問題がある。
そこで、本発明は上記従来のASICにおける問題点に鑑みてなされたものであって、本発明の目的は、高性能、低消費電力及び低コストを有し、そして開発期間及び開発リスクを減らし得る半導体集積回路の製造方法及びASIC素子の製造方法を提供することにある。
また、本発明の他の目的は、上記半導体集積回路の製造方法を適用した半導体集積回路を提供することにある。
上記目的を達成するためになされた本発明による半導体集積回路の製造方法は、少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを組み合わせて半導体集積回路を製造する方法において、前記標準化された機能ブロックを具現する基本ブロックチップを形成する工程と、前記カスタム機能ブロックを具現する別途のカスタムブロックチップを形成する工程と、前記基本ブロックチップと前記カスタムブロックチップとを結合する工程とを有することを特徴とする。
前記カスタムブロックチップを形成する工程は、半導体基板上に複数の論理ゲートを規則的に配列し、これら論理ゲートを機能的に接続する配線を形成することにより前記カスタム機能ブロックを具現することが好ましい。
前記基本ブロックチップを形成する工程は、セルライブラリに登録されたスタンダードセルを用いて前記標準化された機能ブロックを具現することが好ましい。
前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェース規格を有することが好ましい。
上記目的を達成するためになされた本発明による半導体集積回路は、少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを有する半導体集積回路において、前記標準化された機能ブロックを具現するセルベース(cell−base)の基本ブロックチップと、前記基本ブロックチップと機能的に結合され、前記カスタム機能ブロックを具現するゲートアレイ方式の別途のカスタムブロックチップとを有することを特徴とする。
前記基本ブロックチップとカスタムブロックチップとは、積み重ね(stack)方式により結合されることが好ましい。
前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェースを有することが好ましい。
上記目的を達成するためになされた本発明によるASIC素子の製造方法は、セルベースのASIC領域とゲートアレイASIC領域とを備えるASIC素子を製造する方法において、セルライブラリに格納されているスタンダードセルベースの集積回路設計に従って、一つ又はそれ以上のセルベース集積回路を第1半導体基板上に形成することにより、前記第1半導体基板上に前記セルベースASIC領域を形成する工程と、カスタム機能を実行するように構成され、第2半導体基板上に複数の論理ゲートを配列し、前記カスタム機能を実行できるように前記複数の論理ゲートを複数の導電性経路で相互接続することにより前記第2半導体基板上にゲートアレイASIC領域を形成する工程と、前記ASIC素子を形成するために、前記セルベースASIC領域と前記ゲートアレイASIC領域とを相互接続する工程とを有することを特徴とする。
前記第1半導体基板及び前記第2半導体基板を積み重ねる(stack)工程をさらに有することが好ましい。
前記セルベースASIC領域と前記ゲートアレイASIC領域とは、信号及びデータ伝送のために標準化されたインターフェースによって相互接続されることが好ましい。
本発明に係る半導体集積回路及びその製造方法並びにASIC素子の製造方法は、セルベースの基本ブロックチップとゲートアレイ方式のカスタムブロックチップとを別途に具現し、これらを組み合わせることによって、従来のプラットホームASICに比べてコスト側面で有利であり、NRE(Non−Recurring Engineering)コストを低減させうるという効果がある。
また、プラットホームASICに比べて開発期間を短縮させ、そして開発リスクも1/2以上低減させうるという効果がある。
次に、本発明に係る半導体集積回路及びその製造方法並びにASIC素子の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記実施形態は、多様な他の形態に変形され、本発明の範囲が下記実施形態に限定されるものではない。また、図面で領域のサイズは、説明を明確にするために誇張して示している。
ゲートアレイ方式は、多くの種類のロジックICをさらに速くかつ容易に設計できる方法であって、予め複数の論理ゲートが半導体基板上に規則的に配列され、そして配線を形成することによって所望の論理回路を実現する方式である。一方、セルベースのASICは、予めセルライブラリに登録されているスタンダードセルを利用して大規模半導体集積回路を具現する方式である。
ゲートアレイ方式の製品には、PROM(Programmable Read Only Memory)、PLA(Programmable Logic Array)、PAL(Programmable Array Logic)、SPLD(Simple Programmable Logic Device)、CPLD(Complex Programmable Logic Device)、FPGA(Field Programmable Gate Array)などが含まれる。ゲートアレイ方式のASICは、単位面積当りのセルの集積度が低く、製造コストが高いため、需要の少ない分野にのみ極めて制限的に使用されてきた。
一方、プラットホームASICは、ゲートアレイ方式のASICとセルベースのASICとの折衷であって、標準化された機能ブロック又はユーザが開発して保有しているスタンダードセルと呼ばれる機能ブロック(以下では、説明を簡単にするために両者を標準化された機能ブロックと通称する)と、新たに開発する機能ブロックとを組み合わせることによって、大規模ASICを短期間に開発できる方式である。
プラットホームASICにおいて、標準化された機能ブロックは、セルベースのASICで構成され、新たに開発する機能ブロック、すなわち、カスタム機能ブロックは、ゲートアレイで構成される。具体的に、プラットホームASICにおいて、一つの半導体基板上にセルベースのASICのための領域と、ゲートアレイのための領域とを別途に用意しておき、ゲートアレイの配線及び半導体基板の全体的な配線を決定することによりICを製造する方式である。
図1は、従来のプラットホームASICの例を示すブロック図である。
図1に示すように、プラットホームASICは、セルベースのASIC領域102と、ゲートアレイ領域104とに区分される。セルベースのASIC領域102及びゲートアレイ領域104は、単結晶シリコン基板のような半導体基板上に形成され、セルベースのASIC領域102には、プロセッサ、PCI(Peripheral Component Interface)、特定用途IP(Intellectual Property)コア、メモリ、メモリコントローラなどの標準化された機能ブロックが形成される。場合によっては、セルベースのASIC領域102にはアナログ、受動素子なども設置されうる。
ASICの開発のためには、長期的な設計期間及び多様な機能が要求されるが、標準化された機能ブロックを確保することによって、低い開発コストで大規模な回路を容易に開発できる。IPコアは、ASIC設計において共同に使用できる知的財産権を備える機能モジュールであり、このようなIPコアの活用により設計効率性が大幅に向上しうる。
一方、ゲートアレイ領域104には、複数の論理ゲートが半導体基板上に規則的に配列され、そして、金属配線を形成することによって所望の論理または機能を実現する。例えば、ゲートアレイ領域104は、ユーザの所望の機能ブロックを具現できるように配線が行われる。
図1に示すようなプラットホームASICは、速いTAT(Turn Around Time;納期)、低いNRE(Non−Recurring Engeering)コストなどの長所を有する。
一方、このようなプラットホームASICも、図2に示すように、150K個以上の生産規模を有する市場(market)では、セルベースのASICに比べて、パフォーマンス、電力消費、コストなどで不利であり、また、2K個以下の規模を有する市場では、PLDに比べてTAT、NREコストの側面で不利である。したがって、プラットホームASICは、2K〜150K個程度の生産規模を有する市場で制限的に使用されている。
図2は、PLD、プラットホームASIC、そして、セルベースのASICの生産量とコストとの相関関係を示すグラフである。
図3は、本発明の実施形態に係るASIC素子のブロック図及び概略断面図である。
図3の左側のブロック図を参照すると、本発明の実施形態に係るASIC素子は、基本ブロックチップ302とカスタムブロックチップ304とから構成される。基本ブロックチップ302及びカスタムブロックチップ304は、相異なるそれぞれ別途のチップから構成され、それぞれのセルベースのASIC及びゲートアレイから構成される。
基本ブロックチップ302は、標準化された機能ブロックのためのものであり、カスタムブロックチップ304は、新たに開発する機能、すなわち、カスタム機能ブロックのためのものである。
本発明の実施形態に係るASIC素子において、基本ブロックチップ302は、セルベースのASICで具現され、カスタムブロックチップ304は、ゲートアレイ方式のASICで具現される。具体的には、本発明は、セルベースの基本ブロックチップ302とゲートアレイ方式のカスタムブロックチップ304とを別途に用意し、それらを組み合わせることによってASICを製造する方式である。
セルベースのASICで具現される基本ブロックチップ302には、プロセッサ、PCI、特定用途IPコア、メモリ、メモリコントローラなどの標準化された機能ブロックが形成される。場合によって、基本ブロックチップ302にアナログ、受動素子なども設置されうる。
基本ブロックチップ302は、汎用のプラットホーム(General−Purpose Platform;GPP)、特定用途標準プラットホーム(Application−Specific Standard Platform)、特定用途設計プラットホーム(Application−Specific Design Platform)などで設計され、製品群の開発計画やロードマップによる製作も可能である。
一方、カスタムブロックチップ304には、複数の論理ゲートが半導体基板上に規則的に配列され、配線を形成することによって、ユーザの所望の論理または機能を実現する。例えば、カスタムブロックチップ304は、ユーザの所望の機能を行えるように、論理ゲート及び配線が形成され、その後、基本ブロックチップ302と結合する。
カスタムブロックチップ304を構成する方法は、次の通りである。ユーザは、自身の所望の論理または機能を有するカスタム機能ブロックを設計して製造業者に提供する。製造業者は、カスタム機能ブロックを具現するゲートアレイ方式のASICを製造する。
その後、製造業者は、基本ブロックチップ302とカスタムブロックチップ304とを結合して、本発明に係るASICを製造する。
本発明に係るASIC素子は、伝統的なプラットホームASICに比べてコストの側面でカスタムブロックでのオーバヘッド(間接費)がない。一方、基本ブロックチップ302は、既存に開発されたものであり、カスタムブロックのみを開発するので、プラットホームASICに比べてNREコストを1/2に低減させうる。また、本発明に係るASICは、プラットホームASICに比べて開発期間を短縮させ、そして開発リスクも1/2以上低減させうる。
図3の右側の概略断面図を参照すると、基本ブロックチップ302とカスタムブロックチップ304とは、それぞれの外部に形成された端子(図示せず)を通じて電気的、機能的に結合する。図3は、基本ブロックチップ302とカスタムブロックチップ304とを積み重ね(stack)構造に結合させた例を示す図面である。
一方、基本ブロックチップ302とカスタムブロックチップ304とは、高速伝送のために規格化されたインターフェースを有しうる。このようなインターフェースの例としては、PCI、PCI−express、UART、PCMCIA、802.11などが挙げられる。
以上で説明した本発明は、前述の実施形態及び添付された図面に限定されず、本発明の技術的思想を逸脱しない範囲内で多様な置換、変形及び変更が可能であるということは、当業者には明らかである。
本発明に係るASICは、高性能、低い消費電力及び低コストが要求され、また短い開発期間及び低い開発リスクが要求される特定用途集積回路及びその製造に利用されうる。
従来のプラットホームASICの例を示すブロック図である。 PLD、プラットホームASIC、及びセルベースのASICの生産量とコストとの相関関係を示すグラフである。 本発明の実施形態に係るASIC素子のブロック図及び概略断面図である。
符号の説明
302 基本ブロックチップ
304 カスタムブロックチップ

Claims (10)

  1. 少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを組み合わせて半導体集積回路を製造する方法において、
    前記標準化された機能ブロックを具現する基本ブロックチップを形成する工程と、
    前記カスタム機能ブロックを具現する別途のカスタムブロックチップを形成する工程と、
    前記基本ブロックチップと前記カスタムブロックチップとを結合する工程とを有することを特徴とする半導体集積回路の製造方法。
  2. 前記カスタムブロックチップを形成する工程は、半導体基板上に複数の論理ゲートを規則的に配列し、これら論理ゲートを機能的に接続する配線を形成することにより前記カスタム機能ブロックを具現することを特徴とする請求項1に記載の半導体集積回路の製造方法。
  3. 前記基本ブロックチップを形成する工程は、セルライブラリに登録されたスタンダードセルを用いて前記標準化された機能ブロックを具現することを特徴とする請求項1に記載の半導体集積回路の製造方法。
  4. 前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェース規格を有することを特徴とする請求項1に記載の半導体集積回路の製造方法。
  5. 少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを有する半導体集積回路において、
    前記標準化された機能ブロックを具現するセルベース(cell−base)の基本ブロックチップと、
    前記基本ブロックチップと機能的に結合され、前記カスタム機能ブロックを具現するゲートアレイ方式の別途のカスタムブロックチップとを有することを特徴とする半導体集積回路。
  6. 前記基本ブロックチップとカスタムブロックチップとは、積み重ね(stack)方式により結合されることを特徴とする請求項5に記載の半導体集積回路。
  7. 前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェースを有することを特徴とする請求項5に記載の半導体集積回路。
  8. セルベースのASIC領域とゲートアレイASIC領域とを備えるASIC素子を製造する方法において、
    セルライブラリに格納されているスタンダードセルベースの集積回路設計に従って、一つ又はそれ以上のセルベース集積回路を第1半導体基板上に形成することにより、前記第1半導体基板上に前記セルベースASIC領域を形成する工程と、
    カスタム機能を実行するように構成され、第2半導体基板上に複数の論理ゲートを配列し、前記カスタム機能を実行できるように前記複数の論理ゲートを複数の導電性経路で相互接続することにより前記第2半導体基板上にゲートアレイASIC領域を形成する工程と、
    前記ASIC素子を形成するために、前記セルベースASIC領域と前記ゲートアレイASIC領域とを相互接続する工程とを有することを特徴とするASIC素子の製造方法。
  9. 前記第1半導体基板及び前記第2半導体基板を積み重ねる(stack)工程をさらに有することを特徴とする請求項8に記載のASIC素子の製造方法。
  10. 前記セルベースASIC領域と前記ゲートアレイASIC領域とは、信号及びデータ伝送のために標準化されたインターフェースによって相互接続されることを特徴とする請求項8に記載のASIC素子の製造方法。
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