JP4410380B2 - 特定用途向け半導体集積回路の設計方法および特定用途向け半導体集積回路設計用回路ブロックライブラリ - Google Patents
特定用途向け半導体集積回路の設計方法および特定用途向け半導体集積回路設計用回路ブロックライブラリ Download PDFInfo
- Publication number
- JP4410380B2 JP4410380B2 JP2000117625A JP2000117625A JP4410380B2 JP 4410380 B2 JP4410380 B2 JP 4410380B2 JP 2000117625 A JP2000117625 A JP 2000117625A JP 2000117625 A JP2000117625 A JP 2000117625A JP 4410380 B2 JP4410380 B2 JP 4410380B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- chip
- integrated circuit
- general
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積回路チップを接続して共通のパッケージに格納した特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリに関するものである。
【０００２】
【従来の技術】
半導体集積回路には、メモリ、ＣＰＵ（Central Processing Unit ），ＤＳＰ（Digital Signal Processor）等、不特定の用途向けに開発、製造され、販売される汎用製品と、顧客の特定の要求を満たすために設計、製造、販売される特定用途向け製品（ＡＳＩＣ：Application Specific Integrated Circuit ）とがある。後者の例としてはＡＳＣＰ（Application Specific Customer Product ）、ＡＳＳＰ（Application Specific Standard Product ）等がある。
【０００３】
特定用途向け半導体集積回路の開発においては、ＭＰＵ（Micro Processing Unit ），ＤＳＰ，ＪＰＥＧ（Joint Photographic Experts Group）、メモリ等のさまざまな機能を有する回路ブロックを組み合わせて所要の機能が実現される。このような特定用途向け半導体集積回路の設計においては、これらの回路ブロックの論理、レイアウト、電気特性等を登録したライブラリを有するＣＡＤ（Computer Aided Design ）システムが利用される。
【０００４】
これらの回路ブロックの中で、メモリは、従来、特定用途向け半導体集積回路の他の部分に形成されるロジック回路と同一の製造技術で製造することができる、ＳＲＡＭ（Static Random Access Memory ）が使用されることが多かった。またその記憶容量は、多くても数１００Ｋｂｉｔ（キロビット）程度に制限されていた。それ以上の大容量のメモリ、特に、ＤＲＡＭ（Dynamic Random Access Memory）が必要な場合には、個別のパッケージに格納され、汎用の製品として市場に供給されるメモリ素子と組み合わせ、回路基板上の配線によって接続することが一般的であった。
【０００５】
しかし最近では、製造技術の進歩により、大容量のメモリ、特にＤＲＡＭを同一半導体集積回路チップ上に搭載（混載）することが可能になっている。数Ｍｂｉｔ（メガビット）、もしくは数１０ＭｂｉｔのＤＲＡＭを混載した特定用途向け半導体集積回路も報告されている。大容量のメモリを混載することにより、メモリと、そのメモリに対してデータの書き込みを行う、もしくはそのメモリから読み出したデータを処理するロジック回路との間の配線の距離を短縮し、データ伝送速度を増加させ、処理の高速化が可能になるといわれている。
【０００６】
しかし、メモリをロジック回路と同一チップ上に混載するためには、メモリおよびロジックの両方を製造可能な特殊な製造プロセスを必要とする。このプロセスは、メモリのみを製造するためのプロセスおよびロジックのみを製造するためのプロセスのいずれに比較しても複雑であり、高コストである。また、ロジック回路とメモリを同一チップに混載することにより必然的にチップ面積が増大する。チップ面積の増大はコストの増大につながる。しかも、チップ面積の増大は歩留りの低下を招くため、チップ面積の増大以上の割合での急激なコストアップをもたらす。
【０００７】
さらに、多数の回路ブロックを単一チップ上に搭載するため、特にメモリと、そのメモリとデータの授受を行う回路ブロックとのタイミング調整等において開発要素が増大し、開発期間が長くなる。
【０００８】
一方、単一のパッケージに複数の半導体集積回路チップを格納する、マルチチップモジュールが従来から知れらていた。さらに最近では、複数のチップを平面的に並べて同一パッケージに格納するのではなく、複数のチップを重ねて積層する、積層パッケージが一般化しつつある。この積層パッケージ技術を利用して、ロジックＬＳＩチップとメモリＬＳＩチップとを積層し、平面的に配置する場合に比較して小型化を実現しようという提案がなされている（特開平１１−６７９１９号、特開平１１−２８８９７７号）。このように、ＬＳＩチップを積層することにより、同一チップ上にメモリを混載した場合に比較した場合以上の小型化が可能であるというシミュレーション結果も報告されている（セミコンダクタワールド １９９９年１１月号第５８ページ）。
【０００９】
しかし、このように同一パッケージ内に積層して格納される複数の半導体集積回路チップは、それぞれ別個に設計、製造されたものである。平面で配置した場合に比較すれば面積の縮小が実現できることは当然であるが、しかし、面積縮小率を最大にするための構造や設計方法は提案されていなかった。また、積層する複数のチップ間の配線距離を短縮できることも、積層パッケージの利点の一つであると考えられるが、しかし、その利点を生かして半導体集積回路の性能を向上させるための設計方法は提案されていなかった。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、積層パッケージの利点を生かして、小型高性能の特定用途向け半導体集積回路を安価に短期間で設計することができる特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリを提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１の半導体集積回路チップ上に形成された特定用途向け回路と、該第１の半導体集積回路チップに接続された第２の半導体集積回路チップ上に形成された汎用素子とからなる特定用途向け半導体集積回路を設計する方法であって、
前記汎用素子ならびに該汎用素子との接続を行う複数のＩ／Ｏ回路および接続端子を含んだ汎用素子接続ブロックからなる汎用回路ブロック、ならびに、その他の回路ブロックについての、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとを共通のパッケージ内で接続した場合の前記汎用素子接続ブロックを介して接続された前記汎用素子の電気特性の情報を含んだ情報を有するライブラリから、該汎用回路ブロックおよびその他の必要な回路ブロックを選択し、前記第１の半導体集積回路チップの領域に、該汎用回路ブロックについては前記汎用素子接続ブロックのみを、その他の回路ブロックについては選択された回路ブロックの全体を、配置する工程を含むことを特徴とする特定用途向け半導体集積回路の設計方法を提供する。
【００１４】
ここで、前記汎用回路ブロックの電気特性の情報を利用して、前記特定用途向け半導体集積回路の動作シミュレーションを行う工程を含むのが好ましい。
【００１５】
また、前記汎用回路ブロックの電気特性は、第１の製造プロセスで製造された前記汎用素子が、該第１の製造プロセスとは異なる第２の製造プロセスで製造された前記汎用素子接続ブロックを介して接続された場合の電気特性であるのが好ましい。
【００１６】
また、本発明は、第１の半導体集積回路チップ上に形成された特定用途向け回路と、該第１の半導体集積回路チップに接続された第２の半導体集積回路チップ上に形成された汎用素子とからなる特定用途向け半導体集積回路を設計するための、複数の回路ブロックのレイアウトおよび電気特性に関する情報を有するライブラリであって、
前記複数の回路ブロックの一つとして、前記汎用素子ならびに該汎用素子との接続を行う複数のＩ／Ｏ回路および接続端子を含む汎用素子接続ブロックからなる汎用回路ブロックを含み、該汎用回路ブロックの電気特性として、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとを共通のパッケージ内で接続した場合の前記汎用素子接続ブロックを介して接続された前記汎用素子の電気特性の情報を有することを特徴とする、特定用途向け半導体集積回路設計用ライブラリを提供する。
【００１７】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリを詳細に説明する。
【００１８】
図１は、本発明に係る特定用途向け半導体集積回路の構成を概念的に示す。
同図に示す半導体集積回路１０は、本発明の第１の半導体集積回路チップとなるロジックチップ１２と、第２の半導体集積回路チップとなるメモリチップ１４とが積層され、共通のパッケージ１６内に格納されている。ロジックチップ１２とメモリチップ１４との間は複数のバンプ１８によって接続されている。
【００１９】
メモリチップ１４には、図２（ａ）の平面概念図および同図（ｂ）の断面概念図に示すように、必要な記憶容量を有するメモリセルアレイ２４ａ、および個々のメモリセルにアクセスし、データの書き込み、読み出しを行うためのデコーダ回路、センスアンプ回路等のメモリ周辺回路２４ｂおよびロジックチップ１２との接続のためのＩ／Ｏ回路２４ｃが形成されている。メモリチップ１４の表面には、表面保護のための樹脂層２６が形成され、その上に、所定の配置で複数の接続用バンプ１８が形成されている。バンプ１８は、樹脂層２６表面および内部に形成された再配線層２８の配線によって、メモリチップ１４の接続用パッドに接続される。もしくは、メモリチップ１４のパッド上に直接バンプ１８を形成することも可能である。
【００２０】
このような保護用樹脂層２６およびバンプ１８の形成されたメモリチップ１４は、例えば「ウエハレベルＣＳＰ」と呼ばれる技術によって安価に供給される（日経マイクロデバイス １９９８年８月号第４４ページ）。すなわち、ウエハ状態での素子形成工程を終え、メモリセルアレイ２４ａおよび周辺回路２４ｂが含まれるチップが多数形成されたウエハに、ウエハ状態のままで、樹脂層２６、再配線層２８およびバンプ１８の形成を行い、その後に、個々のチップに分割する。分割前にテストが実施され、動作が確認されたチップのみが、製品としてメモリ半導体メーカから出荷される。もしくは、特定用途向け半導体集積回路を製造するメーカがメモリチップ１４の製造も行う場合には、在庫として保管される。
【００２１】
ロジックチップ１２の周辺部には、図３に示すように、外部接続用のＩ／Ｏ回路（入出力回路）およびボンディングパッドが複数配置された、外部接続ブロック３０が配置されている。外部接続用Ｉ／Ｏ回路は、異なるパッケージの半導体集積回路やその他の素子と接続するために十分な駆動能力を有する。図１に示すように、このボンディングパッドとパッケージ１６の配線基板２０とをワイヤ２１を用いてワイヤボンディングにより接続し、配線基板２０を介してパッケージ１６底面のバンプ２２に接続して、外部に対する接続端子を形成する。
【００２２】
図３に示すように、外部接続ブロック３０の内側にはさまざまなロジック回路が形成されるロジック回路領域３２が設けられる。ＭＰＵ，ＤＳＰ，ＪＰＥＧ等の回路ブロックや、各種のスタンダードセル、もしくはゲートアレイにより形成された各種の回路が、このロジック回路領域３０に配置される。ロジック回路領域３２のロジック回路は、ロジックチップ１２の製造に使用されるプロセスに適した電源電圧で動作する。これに対して外部接続用Ｉ／Ｏ回路は、回路基板上に配置され、接続される他の回路素子との整合性を確保するため、ロジック回路よりも高い電源電圧で動作する場合が多い。
【００２３】
ロジックチップ１２のさらに内部には、メモリチップ接続用のＩ／Ｏ回路３６およびパッド３８が複数配置された、本発明の汎用素子接続ブロックとなるメモリチップ接続ブロック３４が配置されている。パッド３８は、メモリチップ１４のバンプ１８のそれぞれに対応する位置に形成され、対応するバンプ１８との接続が行われる。メモリチップ接続用のＩ／Ｏ回路３６は、バンプ１８を介して接続されるメモリチップ１４との間で、所要の速度でデータの伝送を行うために適した駆動能力を有している。
【００２４】
同一パッケージ１６に格納されるロジックチップ１２とメモリチップ１４との間の接続は、異なるパッケージとの接続に比較してはるかに短く、寄生容量も小さい。従って、メモリチップ接続用Ｉ／Ｏ回路３６の駆動能力は、外部接続用Ｉ／Ｏ回路の駆動能力に比較して小さくすることができる。すなわち、同一のメモリチップ１４を別パッケージに格納し、回路基板上の配線を通じて接続する場合であれば不十分なレベルにまで駆動能力を小さくすることができる。このため、メモリチップ接続用Ｉ／Ｏ回路３６のチップ上での寸法を、外部接続用Ｉ／Ｏ回路の寸法に比較して小さくすることができる。
【００２５】
それぞれのメモリチップ接続用Ｉ／Ｏ回路３６は、接続されるメモリ素子の端子が特定されているため、それぞれに必要な駆動能力が異なる。例えばアドレス端子とデータ端子とでは、必要な駆動能力が異なる。このようなそれぞれのＩ／Ｏ回路３６に対する要求に合わせて、別個に駆動能力および寸法を設定することも可能である。この場合、メモリチップ接続ブロック３４には、互いに異なる駆動能力を有するＩ／Ｏ回路３６が含まれることになる。しかし、全てのＩ／Ｏ回路３６の駆動能力を、最も大きな駆動能力を有する場合を想定して設定した一定の値にそろえることも可能である。
【００２６】
メモリチップ１４として、それ単独で回路基板に実装されることを前提にして設計、製造された一般仕様品を市場から調達して使用することも可能である。この場合、メモリチップ１４のＩ／Ｏ回路２４ｃは、別パッケージに格納されたロジックチップとの接続を行うために十分な駆動能力を有する。しかし、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６と同様に、メモリチップ１４のＩ／Ｏ回路２４ｃも、同一パッケージに格納し、短い距離で接続することを前提にすれば、別パッケージに格納した場合であれば不十分なレベルにまで駆動能力を小さくすることが可能である。Ｉ／Ｏ回路２４ｃの駆動能力を小さくし、面積を縮小することにより、メモリチップ１４の面積を縮小することが出来る。また、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６とメモリチップ１４のＩ／Ｏ回路の両方の駆動能力を、同一パッケージ内での接続に適切なレベルにまで小さくすることにより、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６のみを小さくした場合よりもさらに、半導体集積回路１０全体としての消費電力を低減することができる。
【００２７】
また、一般仕様品のメモリでは、ロジックチップ１２の場合と同様に、周辺回路２４ｂの電源電圧に比較してＩ／Ｏ回路２４ｃの電源電圧が高い場合がある。しかし、同一パッケージに格納することを前提にして、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６およびメモリチップ１４のＩ／Ｏ回路２４ｃの電源電圧を、ロジックチップ１２のロジック回路（メモリアクセス回路４０が設けられる場合にはメモリアクセス回路４０）およびメモリチップ１４の周辺回路２４ｂの電源電圧と共通にすることが可能である。このようにロジックチップ１２とメモリチップ１４との間を接続するＩ／Ｏ回路の電源電圧を、回路基板上に配置される他の回路素子との整合性によって決められる電源電圧（例えば外部接続用Ｉ／Ｏの電源電圧）に比較して低くすることにより、集積回路１０全体の消費電力を低減することができる。もしくは、ロジックチップ１２のロジック回路（もしくはメモリアクセス回路４０）とメモリチップ１４の周辺回路２４ｂの電源電圧が異なり、その高い方にメモリ接続用Ｉ／Ｏ回路３６およびメモリチップ１４のＩ／Ｏ回路２４ｃの電源電圧をそろえたとしても、例えば、外部接続用Ｉ／Ｏ回路の電源電圧に比較すれば低くして、消費電力を低減することが可能である。
【００２８】
このように、同一パッケージ内での接続を前提にした小さな、もしくはさらに、低い電源電圧のＩ／Ｏ回路２４ｃを有するメモリチップ、もしくはその他の汎用素子は、一般仕様品として購入することは困難であったとしても、例えば特定用途向け半導体集積回路を製造するメーカ内で製造することは可能である。１社、あるいは複数社の特定用途向け半導体集積回路メーカ共通で、特定用途向け半導体集積回路において使用することを前提にした仕様を作成し、メモリ半導体メーカ、もしくはその他の汎用素子メーカに製造を依頼することも可能である。
【００２９】
ロジック回路領域３２内に形成されるメモリを利用する回路（例えば画像処理回路）とメモリチップ１４との間のデータの授受は、メモリチップ接続用Ｉ／Ｏ回路３６を介して直接行うことも可能である。もしくは、ロジックチップ１２のメモリチップ接続ブロック３４内に、データ授受の手順を制御するさまざまな種類のメモリアクセス回路４０を設け、それを介して行うことも可能である。例えば、特定のプロトコルを使って高速にデータを伝達するためのデータ伝送制御回路、ビット構成（１ワードを構成するデータのビット数）を変換するためのビット構成変換回路等を、メモリアクセス回路４０として設けることが可能である。
【００３０】
また、小容量の高速ＳＲＡＭからなるキャッシュをメモリアクセス回路４０に設け、データ伝送の高速化を図ることも可能である。メモリチップ１４がＤＲＡＭチップである場合、リフレッシュ動作を自動的に実施する回路や、リフレッシュ期間中に行われた書き込み、読み出し要求を一次的に記憶するメモリ等を有する、疑似ＳＲＡＭ化回路を設けることも可能である。これにより、ロジック回路領域３２に形成されるロジック回路が、リフレッシュ動作を意識することなく、メモリチップ１４のメモリを使用することができる。
【００３１】
少なくともデータ伝送制御回路を設ける場合には、メモリチップ１４の方も、同一のプロトコルでのデータ伝送に対応するものである必要がある。また前述のように、ロジックチップ１２と同一パッケージに格納されることを前提にした小さな駆動能力や低い電源電圧のＩ／Ｏ回路２４ｃがメモリチップ１４に設けられる場合もある。このように、メモリチップ１４が一般的な仕様とは異なったものになる場合がある。しかしこのような場合においても、メモリチップ１４は、さまざまな機能を実現するための複数の特定用途向け半導体集積回路に共通に使用することができる。この意味において、メモリチップ１４は「汎用素子」である。
【００３２】
図２では、メモリチップ１４のバンプ１８を２列に直線的に配置した例を示した。しかし例えば、縦横共に同一のピッチで格子状に配置することも可能である。バンプ１８は１００μｍ程度のピッチで配置することが可能である。例えば、５×１０ｍｍの範囲にこのピッチで格子状に配置したとすると、５００個の接続用バンプ１８を形成することが可能である。このような多数の接続を利用して、データ伝送速度を向上させることが可能である。
【００３３】
すなわち、１クロック間に伝送するデータのビット数を増やすことにより、クロック周波数を極端に高くすることなく総合的なデータ伝送速度を高めることが可能である。この場合、メモリ１４とは大きなビット構成、例えば２５６ビット単位でデータの授受を行い、メモリアクセス回路４０においてビット構成を変換し、ロジック回路領域３２のロジック回路に対しては標準的なビット構成、たとえば３２ｂｉｔ単位でデータの授受を行うことも可能である。
【００３４】
後から述べるように、これらのメモリ接続用Ｉ／Ｏ回路３６、メモリ接続用パッド３８、並びにメモリアクセス回路４０のレイアウトは、一体のメモリ素子ブロックとして、特定用途向け半導体集積回路設計用のＣＡＤシステムのライブラリに記憶されている。特定用途向け半導体集積回路を設計する際には、これらが一体のブロックとして、ロジックチップ１２上に配置される。
【００３５】
図３では、ロジックチップ１２の周辺から中心に向かって順に、外部接続用Ｉ／Ｏ、ロジック回路領域３２、メモリ接続用Ｉ／Ｏ３６、メモリアクセス回路４０を配置した例を示した。しかしこの図は概念的な配置を示すにすぎない。実際のチップ上では、面積が最小になるような効率的な配置がなされるので、各領域の区分は必ずしも明確にはならない。例えば、メモリアクセス回路４０を設けない場合には、メモリ接続用Ｉ／Ｏ３６の内側の領域もロジック回路領域３２として利用することが可能である。
【００３６】
図１では、ロジックチップ１２は、パッケージ１６の配線基板２０に対して、半導体素子が形成された主面を上にして（裏面が配線基板２０に面するように）接着し、その周辺に設けた外部接続用パッドと配線基板２０とをワイヤボンディングで接続し、メモリチップ１４は主面を下にして、バンプ１８でロジックチップ１２のメモリチップ接続用パッド３８に接続して、共通のパッケージ１６に格納した例を示した。
【００３７】
しかし、複数のチップの上下関係、それらのチップ相互、もしくはパッケージ１６との接続方法は、個々の半導体集積回路に最適な形態を適宜選択すればよい。いくつかの例を図４に概念的に示す。いずれの場合も、ワイヤが接続された、もしくはバンプあるいはマイクロスプリングが形成された面が主面である。
【００３８】
まず、図４（ａ）に示す例では、両方のチップ１２，１４を、いずれも裏面をパッケージの配線基板２０側に向けて、下側のチップ１２（図示した例ではロジックチップ）をパッケージの配線基板２０に接着し、さらに上側のチップ１４（図示した例ではメモリチップ）を下側のチップ１２に接着し、両チップ１２，１４のその周辺部に設けたパッドにワイヤ２１によるワイヤボンディングで、ロジックチップ１２とメモリチップ１４との間の接続、およびロジックチップ１２と配線基板２０との間の接続を行う。同様にして、３枚以上のチップを共通のパッケージに格納することも可能である。
【００３９】
続いて、図４（ｂ）に示す例では、両方のチップ１２，１４をいずれも主面をパッケージの配線基板２０側に向けて、それぞれを配線基板２０に接続し、配線基板２０を介してチップ間の接続を行う。上側のチップ１２と配線基板２０との接続は、チップ１２の周辺部の、下側のチップ１４の外周の外側の部分で行う。この上側のチップ１２の主面と配線基板２０との間の間隔が比較的大きくなるため、通常のバンプではなく、例えばマイクロスプリング（日経マイクロデバイス
１９９９年２月号 第５８ページ）４２を使用した例を示した。
【００４０】
そして最後に、図４（ｃ）に示す例では、複数のチップ１５を水平方向に配置し、それぞれをパッケージの配線基板２０に接続する。チップ間の接続はパッケージの配線基板２０を介して行う。同図では、主面を配線基板２０側に向け、バンプ１８で接続を行った例を示した。
【００４１】
ロジックチップ１２とメモリチップ１４との間の接続にワイヤ２１を使用したり、配線基板２０の配線を介することにより、バンプ１８を使用した場合に比較して配線距離が長くなる。この意味では、図１のようにバンプ１８を用いてチップ間の接続を行うことが好ましい。しかし、ロジックチップ１２とメモリチップ１４とを別のパッケージに格納して、その間の接続を配線ボード上で行う場合に比較すれば、はるかに配線距離を短くすることができる。重要なことは、ロジックチップ１２とメモリチップ１４とを共通のパッケージ１６に格納し、相互の接続を行うことにより、接続の距離、配置および電気特性（寄生容量、等）を、半導体集積回路メーカが高い精度で把握できることである。
【００４２】
これに対して、ロジックチップ１２とメモリチップ１４とを別個のパッケージに格納し、その間の接続をユーザが製作する回路基板上の配線を介して行う場合には、その配線の距離、配置および電気特性を半導体集積回路メーカが正確に把握することができない。後から説明するように、チップ間の接続の特性を把握することによって、価格および性能の点で優れた半導体集積回路を設計、製造することが可能になる。
【００４３】
なお、図１〜３および図４はいずれも、ＢＧＡ（Ball Grid Array ）型のパッケージの例を示した。しかし、必要に応じてさまざまなパッケージを採用することが可能である。少なくとも図１〜３および図４（ａ）の場合、ＱＦＰ（Quad Flat Package ）等の、リードを有するパッケージを採用することも可能である。この場合、配線基板２０は使用されず、下側のチップはリードフレームに接着される。
【００４４】
図５は、本発明の設計方法において使用するＣＡＤシステムの構成を概念的に示す。ＣＡＤシステム４４は、複数のＣＡＤ端末４６と、それらのＣＡＤ端末４６にネットワーク（ＬＡＮ：Local Area Network）４８を介して接続された共通のライブラリサーバ５０とを有する。
【００４５】
ＣＡＤ端末４６は、エンジニアリングワークステーション等のコンピュータで構成される。そのコンピュータの記憶装置に格納されたソフトウエアにより、ＣＡＤ端末４６においては、図中右下に概念的に示すように、論理合成、レイアウト、シミュレーション等の機能が実現される。これらの機能により、特定用途向け半導体集積回路において実現するための論理の合成、その論理を実現するための回路レイアウトの生成、レイアウトされた回路の動作のシミュレーション等を実施する。
【００４６】
ライブラリサーバ５０も、エンジニアリングワークステーション等のコンピュータで構成される。そのコンピュータの記憶装置には、図中左下に概念的に示すように、さまざまな回路ブロックの論理、レイアウト、電気特性等の情報が記憶されたライブラリ５２が格納されている。ＭＰＵ，ＤＳＰ，ＪＰＥＧ、メモリ等の回路ブロックがこのライブラリ５２に含まれている。ＣＡＤ端末４６はネットワーク４８を通じてこれらの情報を参照し、論理合成、レイアウト、シミュレーションを実施する。ただし、全ての回路ブロックに対して論理、レイアウト、電気特性が記憶されているとは限らない。例えば、一部のブロックについては、論理のみが記憶されており、その論理に基づいて、ＣＡＤ端末４６においてレイアウトを合成し、そのレイアウトに基づいて電気特性をシミュレーションする場合もある。
【００４７】
論理、レイアウト、電気特性が記憶されている場合、標準的には、それらは互いに対応している。しかし、メモリブロックについては、レイアウトが、論理および電気特性と必ずしも対応しない。論理および電気特性については、ロジックチップ１２上に配置されるメモリチップ用Ｉ／Ｏ回路３６およびパッド３８、並びにメモリアクセス回路４０と、メモリチップ１４側に配置されるセルアレイ２４ａおよび周辺回路２４ｂとを含めた、メモリブロック全体の情報が記憶される。電気特性については、バンプ１８を介したチップ間の接続の部分での遅延等を含めた特性であることが好ましい。
【００４８】
一方、レイアウトについては、最低限、ロジックチップ１２上に配置されるメモリチップ接続用Ｉ／Ｏ回路３６およびパッド３８を含むメモリチップ接続ブロック３４の配置が記憶されていればよい。後から述べるように、本発明のＣＡＤシステム４４を用いた特定用途向け半導体集積回路の設計においては、メモリチップ１４上に配置されるセルアレイ２４ａおよび周辺回路２４ｂのレイアウトのデータは使用されない。
【００４９】
ライブラリ５２に記録するメモリブロックは一種類でも良いが、容量、データ伝送速度、形式（ＤＲＡＭ，ＳＲＡＭ，ＦＬＡＳＨ等）が異なる複数のメモリブロックを記録し、必要に応じて使い分けることができるようにすることが好ましい。この際、複数のメモリブロック間で、ロジックチップ１２側に配置するＩ／Ｏ回路３６およびパッド３８を共通にしておけば、同一のロジックチップ１２に複数種類のメモリチップ１４を接続することが可能になる。
【００５０】
これにより、同一のロジックチップ１２を使用して複数の半導体集積回路を実現することができる。この場合、例えば小さな容量のメモリの場合には、電気的には使用されないパッド３８やＩ／Ｏ回路３６が配置される場合もある。また、例えば低速のメモリの場合にはＩ／Ｏ回路の駆動能力が過剰になる場合もある。汎用性を高めるためには、組み合わせる可能性のあるメモリの中で個数および駆動容量において最大のものに合わせたＩ／Ｏ回路３６をロジックチップ１２上に配置すればよい。それぞれのメモリの種類に合わせてＩ／Ｏ回路３６を最適化する場合にも、パッド３８の位置は共通にしておくことが好ましい。
【００５１】
このようなパッド３８およびＩ／Ｏ回路３６のレイアウトを共有する複数の回路ブロックの情報のライブラリ５２内での保持のしかたは、ＣＡＤ端末４６において参照可能であれば、どのようなものであっても良い。例えば、共通のレイアウト情報を１個の独立した情報として、複数の回路ブロックの論理および電気特性の情報と関連づけて、保持することも可能である。複数の回路ブロックの情報のそれぞれに、レイアウトに関する情報を別個に保持させることも可能である。
【００５２】
前述のさまざまなメモリアクセス回路４０と、メモリセルアレイ２４ａ、周辺回路２４ｂおよびＩ／Ｏ回路を組み合わせた回路を、それぞれ別個のメモリブロックとして、ライブラリ５２に格納しておくことも可能である。一方、メモリアクセス回路４０を別個の回路ブロックとしてライブラリ５２に納め、必要に応じて、メモリブロックと組み合わせ使用することも可能である。
【００５３】
このように、一部を他のチップに形成することを前提にしてライブラリ５２に記憶しておく回路ブロックは、メモリブロックには限られない。メモリと同様の汎用の回路ブロックとしては、ＭＰＵ，ＤＳＰ等のプログラマブルな回路ブロック、ＪＰＥＧ，ＭＰＥＧ等の規格に沿った処理を行う回路ブロック等がある。また、アナログ回路ブロックや、高周波回路ブロック等、通常のロジック用ＣＭＯＳとは異なる製造技術を利用して製造する回路ブロックも、別チップに形成する回路ブロックとしてライブラリ５２に記録するのに好適である。
【００５４】
ＣＡＤ端末４６を構成するコンピュータの記憶装置にライブラリ５２を格納し、スタンドアロンのＣＡＤシステムを構成することも可能である。
【００５５】
図６には、本発明に係るＣＡＤ装置を使用した特定用途向け半導体集積回路設計の手順を概念的に示す。同図に示すのはロジックチップ１２の設計の手順である。これに対してメモリチップ１４は、さまざまな機能のための特定用途向け半導体集積回路に共通に使用できる汎用素子として、予め他社から購入、もしくは自社内で製造され、保管されているものと仮定する。もしくは、必要なメモリチップ１４の仕様が明らかになった時点で他社に注文、もしくは自社内で製造することも可能である。この場合にも、仕様は予め一つに決まっているか、もしくは、予め決められたいくつかの仕様の中から選択される。
【００５６】
ロジックチップ１２の設計はＣＡＤ端末４６を使用して行われる。まず、ステップＳ１において、必要とされる機能を満たすための論理が合成される。そして、ステップＳ２として、合成された論理に従って複数の回路ブロックを配置し、その間の接続を行う。これによって、ロジックチップ１２のレイアウトが生成される。ＭＰＵ，メモリ等、ライブラリに用意された回路ブロックは、ライブラリ５２のレイアウト情報を参照して配置を行う。
【００５７】
ライブラリ５２に用意されていない回路は、ゲートアレイやスタンダードセルを用いて生成し、配置する。メモリブロックについては、メモリチップ接続ブロック３４、および（メモリアクセス回路４０を使用する場合には）メモリアクセス回路４０のレイアウト情報を参照して配置を行う。
【００５８】
その後、ステップＳ３において、配置され、接続されたチップの動作のシミュレーションを行う。この時、ライブラリ５２に記憶された各回路ブロックの電気特性が参照される。メモリブロックについては、ロジックチップ１２上にレイアウトされたＩ／Ｏ回路３６およびメモリアクセス回路４０のみではなく、バンプ１８を介して接続されたメモリチップ１８を含めた電気特性が参照される。
【００５９】
ステップＳ４において、シミュレーションの結果、回路ブロック間のタイミング関係に問題があり、所要の論理を実現できないこと、もしくは、必要な動作速度や消費電力等の仕様を満たすことができないことが明らかになった場合には、レイアウトの修正を行う。その後、ステップＳ５へ進み、生成されたレイアウトをもとにマスクが製作され、サンプルチップが製造され、ステップＳ６において、組立られ、評価が行われる。そして、ステップＳ７において、所要の仕様を満たすことが確認されれば、ステップＳ８に示すように量産を行う。
【００６０】
このように、ロジックチップ１２の設計においては、メモリチップ１４内のレイアウトの情報は不要である。ただし、例えばロジックチップ１２とパッケージ１６の配線基板２０との接続を、ロジックチップ１２の周辺部に設けたパッドへのワイヤボンディングによって行う場合、ロジックチップ１２の周辺パッド上にメモリチップ１４が重なると、もしくは、重ならなくても周辺パッドとメモリチップ１４外周との間隔が小さくなると、ボンディングが困難になる。
【００６１】
このため、メモリチップ接続用パッド３８とメモリチップ１４の外周との関係の情報はライブラリ５２に保持しておき、ロジックチップ１２上でのメモリブロックの（実際にはメモリ接続用パッド３８の）配置を行う際にその情報を参照し、周辺パッドとメモリチップ１４外周との距離をある値以上に保つことが好ましい。
【００６２】
ただし、ボンディングワイヤのループをチップ間接続用のバンプの高さに比較して低くすれば、下側のチップ（本実施例ではロジックチップ１２）のワイヤボンディングを行ってから上側のチップ（本実施例ではメモリチップ１４）の接続を行うことにより、下側のチップの周辺パッドに上側のチップが重なっても、下側のチップのパッケージリードへの接続を行うことが可能である。この場合、例えば特開平１１−２０４７２０号に開示されたように、ボンディングパッドにバンプを形成し、このバンプにワイヤを熱圧着する方法で、ループ高さを抑制することが好ましい。
【００６３】
本発明の特定用途向け半導体集積回路の設計においては、メモリが回路ブロックとしてライブラリ５２に用意されている。従って、メモリを必要とする半導体集積回路を容易に設計することができる。しかも、このメモリを使用する場合にも、実際にロジックチップ１２上に配置されるのはメモリチップ接続用Ｉ／Ｏ回路３６およびパッド３８、ならびにメモリアクセス回路４０のみであるため、チップ面積の増大も抑制できる。Ｉ／Ｏ回路３６は、バンプ１８を介して短い距離で接続されるメモリチップ１４とのデータ授受のための駆動能力しか要求されない。
【００６４】
このため、異なるパッケージの回路との接続のためのＩ／Ｏ回路に比較して寸法を小さくできる。従って、個別にパッケージされたメモリを組み合わせることを前提に設計された、メモリを含まないチップに比較して、ロジックチップ１２のチップ面積を小さくすることができる。これらのＩ／Ｏ回路３６やメモリアクセス回路４０は、通常のロジック回路用の製造技術で製造するため、ロジックとメモリとの両方を製造できるような特殊な製造技術を使用する必要もない。
【００６５】
このように、本発明の設計方法で設計された半導体集積回路のロジックチップ１２は、チップ面積が小さく、しかも通常のロジック用製造技術を使用できるため、安価に製造することができる。また、メモリチップ１４接続のためのＩ／Ｏ回路３６の駆動能力を小さくすることにより、消費電力を削減することができる。特に、ロジックチップ１２のメモリチップ接続用Ｉ／Ｏ回路３６とメモリチップ１４のＩ／Ｏ回路２４ｃの両方の駆動能力を小さくすることにより、半導体集積回路１０全体としての消費電力を顕著に削減することができる。
【００６６】
一方、本発明の半導体集積回路において使用するメモリチップ１４は、汎用素子として市場から安価に入手することができる。専用の仕様で自社内で製造する、もしくは他社に製造を依頼する場合であっても、メモリ専用の製造技術を使用し、小さなチップ面積で安価に製造することができる。しかも、ロジックチップ１２に配置されるメモリチップ接続用Ｉ／Ｏ回路３６を通して接続した電気特性がライブラリ５２に記憶されており、この電気特性を使って精度の高いシミュレーションを実施することができる。
【００６７】
従って、試作品の特性がシミュレーションと異なり、配置配線および試作のやり直しが必要になり、納期が遅れる頻度を削減することができる。しかも、精度が高いシミュレーションを実施できるため、バンプ１８を介して短い距離でメモリチップ１４を接続できることによる電気特性の向上を生かし、高性能の半導体集積回路を設計することが可能である。
【００６８】
別パッケージのメモリ素子を組み合わせて使用する場合には、ボード上での接続の距離が長くなり、その部分での信号遅延によって特性が制限される。同一パッケージ１６にロジックチップ１２とメモリチップ１４とを格納し、その間の配線距離を短縮することにより、チップ間接続用のＩ／Ｏ回路３６を小さくしてチップ面積および消費電力を削減すると共に、ロジックチップ１２とメモリチップ１４との間のデータ伝達速度を向上させ、半導体集積回路の電気特性を向上させることが可能になる。
【００６９】
しかし、ロジックチップ１２とメモリチップ１４とを同一パッケージ１６に格納することによる特性の向上は、理論的には可能ではあっても、現実の特定用途向け半導体集積回路において実現するためには、前述のように、予め実測した、もしくはシミュレーションによって求めた、チップ間の接続部分を含めたメモリブロックの電気特性を記憶したライブラリ５２を用意しておくことが有効である。このメモリブロックは、顧客からの注文を受ける前に、予め設計し、動作の検証を行っておくことができる。
【００７０】
従って、メモリチップ接続用Ｉ／Ｏ回路３６は、同一パッケージ１６に格納したチップ間の短い配線に対して最適化した、小さい寸法にすることができる。また、ライブラリ５２に記録された電気特性を参照して、精度の高い設計およびシミュレーションを行うことができるので、ロジックチップ１２とメモリチップ１４との間の配線が短縮されることによるデータ伝送速度向上を生かした、高性能の半導体集積回路を設計、製造することができる。
【００７１】
これに対して、ライブラリ５２が用意されていない場合、Ｉ／Ｏ回路３６の駆動能力を小さくできることが定性的には明らかではあっても、定量的にどこまで小さくすることができるかは不明である。試作品の製造、評価と修正を繰り返すだけの開発期間が与えられれば、試行錯誤によって最適の駆動能力および寸法を決めることができる。しかし現実には開発期間は限られており、Ｉ／Ｏ回路３６の駆動能力および寸法を、余裕のある大きさに設定せざるを得ない。データ伝達速度も、配線距離の短縮によって向上できることが定性的には明らかであっても、定量的に明らかでは無い。このため、余裕のある設計を行う必要があり、高性能の半導体集積回路を実現することはできない。
【００７２】
なお、ライブラリ５２に保存する電気特性は、実際に試作したサンプルチップを測定したものであることが好ましい。しかし、いくつかの実測データを基に妥当な精度で推定できる範囲は、シミュレーションで補う方が効率的である。ただしシミュレーションだけでは、異なる製造技術で製造された複数のチップ間を接続した回路の電気特性を高い精度で推定することは困難である。
【００７３】
本発明の特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリは、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００７４】
【発明の効果】
以上詳細に説明した様に、本発明は、汎用素子および汎用素子接続ブロックからなる汎用回路ブロックの情報を含むライブラリを用い、このライブラリに含まれる汎用素子の電気特性の情報を利用して、汎用素子接続ブロックを配置した特定用途向け回路を含む第１の半導体集積回路チップを動作シミュレーションして設計し、この第１の半導体集積回路チップとライブラリに含まれている汎用素子を搭載する第２の半導体集積回路チップとを相互に接続して共通のパッケージに格納するようにしたものである。
これにより、本発明によれば、ライブラリに含まれている汎用回路ブロックの情報を利用して、高精度なシミュレーションを実施することができ、例えばメモリ等の汎用素子を必要とする高性能な特定用途向け半導体集積回路を短期間で設計することができる。しかも、本発明によれば、汎用素子を使用する場合には、第１の半導体集積回路チップには、汎用素子を利用するための汎用素子接続ブロックのみを搭載し、汎用素子は第２の半導体集積回路チップに搭載されているため、第１の半導体集積回路チップのチップ面積を小型化することができるし、通常の半導体製造技術で安価に製造することができる。また、本発明によれば、汎用素子接続ブロックのＩ／Ｏ回路は、共通のパッケージに格納される第２の半導体集積回路チップ上の汎用素子に応じた駆動能力に低く抑えることができるため、第１の半導体集積回路チップのチップ面積をさらに小型化できるだけでなく、消費電力も削減することができる。
【図面の簡単な説明】
【図１】 本発明に係る特定用途向け半導体集積回路の一実施例の構成概念図である。
【図２】 （ａ）および（ｂ）は、それぞれメモリチップの一実施例の平面概念図および断面概念図である。
【図３】 ロジックチップの一実施例の平面概念図である。
【図４】 （ａ）、（ｂ）および（ｃ）は、本発明に係る特定用途向け半導体集積回路の別の実施例の構成概念図である。
【図５】 本発明の設計方法において使用するＣＡＤシステムの一実施例の構成概念図である。
【図６】 本発明に係るＣＡＤ装置を使用した特定用途向け半導体集積回路設計の手順を表す一実施例のフローチャートである。
【符号の説明】
１０ 半導体集積回路
１２ ロジックチップ
１４ メモリチップ
１５ チップ
１６ パッケージ
１８，２２ バンプ
２０ 配線基板
２１ ワイヤ
２４ａ メモリセルアレイ
２４ｂ メモリ周辺回路
２４ｃ Ｉ／Ｏ回路
２６ 樹脂層
２８ 再配線層
３０ 外部接続ブロック
３２ ロジック回路領域
３４ メモリチップ接続ブロック
３６ メモリチップ接続用Ｉ／Ｏ回路
３８ パッド
４０ メモリアクセス回路
４２ マイクロスプリング
【発明の属する技術分野】
本発明は、複数の半導体集積回路チップを接続して共通のパッケージに格納した特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリに関するものである。
【０００２】
【従来の技術】
半導体集積回路には、メモリ、ＣＰＵ（Central Processing Unit ），ＤＳＰ（Digital Signal Processor）等、不特定の用途向けに開発、製造され、販売される汎用製品と、顧客の特定の要求を満たすために設計、製造、販売される特定用途向け製品（ＡＳＩＣ：Application Specific Integrated Circuit ）とがある。後者の例としてはＡＳＣＰ（Application Specific Customer Product ）、ＡＳＳＰ（Application Specific Standard Product ）等がある。
【０００３】
特定用途向け半導体集積回路の開発においては、ＭＰＵ（Micro Processing Unit ），ＤＳＰ，ＪＰＥＧ（Joint Photographic Experts Group）、メモリ等のさまざまな機能を有する回路ブロックを組み合わせて所要の機能が実現される。このような特定用途向け半導体集積回路の設計においては、これらの回路ブロックの論理、レイアウト、電気特性等を登録したライブラリを有するＣＡＤ（Computer Aided Design ）システムが利用される。
【０００４】
これらの回路ブロックの中で、メモリは、従来、特定用途向け半導体集積回路の他の部分に形成されるロジック回路と同一の製造技術で製造することができる、ＳＲＡＭ（Static Random Access Memory ）が使用されることが多かった。またその記憶容量は、多くても数１００Ｋｂｉｔ（キロビット）程度に制限されていた。それ以上の大容量のメモリ、特に、ＤＲＡＭ（Dynamic Random Access Memory）が必要な場合には、個別のパッケージに格納され、汎用の製品として市場に供給されるメモリ素子と組み合わせ、回路基板上の配線によって接続することが一般的であった。
【０００５】
しかし最近では、製造技術の進歩により、大容量のメモリ、特にＤＲＡＭを同一半導体集積回路チップ上に搭載（混載）することが可能になっている。数Ｍｂｉｔ（メガビット）、もしくは数１０ＭｂｉｔのＤＲＡＭを混載した特定用途向け半導体集積回路も報告されている。大容量のメモリを混載することにより、メモリと、そのメモリに対してデータの書き込みを行う、もしくはそのメモリから読み出したデータを処理するロジック回路との間の配線の距離を短縮し、データ伝送速度を増加させ、処理の高速化が可能になるといわれている。
【０００６】
しかし、メモリをロジック回路と同一チップ上に混載するためには、メモリおよびロジックの両方を製造可能な特殊な製造プロセスを必要とする。このプロセスは、メモリのみを製造するためのプロセスおよびロジックのみを製造するためのプロセスのいずれに比較しても複雑であり、高コストである。また、ロジック回路とメモリを同一チップに混載することにより必然的にチップ面積が増大する。チップ面積の増大はコストの増大につながる。しかも、チップ面積の増大は歩留りの低下を招くため、チップ面積の増大以上の割合での急激なコストアップをもたらす。
【０００７】
さらに、多数の回路ブロックを単一チップ上に搭載するため、特にメモリと、そのメモリとデータの授受を行う回路ブロックとのタイミング調整等において開発要素が増大し、開発期間が長くなる。
【０００８】
一方、単一のパッケージに複数の半導体集積回路チップを格納する、マルチチップモジュールが従来から知れらていた。さらに最近では、複数のチップを平面的に並べて同一パッケージに格納するのではなく、複数のチップを重ねて積層する、積層パッケージが一般化しつつある。この積層パッケージ技術を利用して、ロジックＬＳＩチップとメモリＬＳＩチップとを積層し、平面的に配置する場合に比較して小型化を実現しようという提案がなされている（特開平１１−６７９１９号、特開平１１−２８８９７７号）。このように、ＬＳＩチップを積層することにより、同一チップ上にメモリを混載した場合に比較した場合以上の小型化が可能であるというシミュレーション結果も報告されている（セミコンダクタワールド １９９９年１１月号第５８ページ）。
【０００９】
しかし、このように同一パッケージ内に積層して格納される複数の半導体集積回路チップは、それぞれ別個に設計、製造されたものである。平面で配置した場合に比較すれば面積の縮小が実現できることは当然であるが、しかし、面積縮小率を最大にするための構造や設計方法は提案されていなかった。また、積層する複数のチップ間の配線距離を短縮できることも、積層パッケージの利点の一つであると考えられるが、しかし、その利点を生かして半導体集積回路の性能を向上させるための設計方法は提案されていなかった。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、積層パッケージの利点を生かして、小型高性能の特定用途向け半導体集積回路を安価に短期間で設計することができる特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリを提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１の半導体集積回路チップ上に形成された特定用途向け回路と、該第１の半導体集積回路チップに接続された第２の半導体集積回路チップ上に形成された汎用素子とからなる特定用途向け半導体集積回路を設計する方法であって、
前記汎用素子ならびに該汎用素子との接続を行う複数のＩ／Ｏ回路および接続端子を含んだ汎用素子接続ブロックからなる汎用回路ブロック、ならびに、その他の回路ブロックについての、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとを共通のパッケージ内で接続した場合の前記汎用素子接続ブロックを介して接続された前記汎用素子の電気特性の情報を含んだ情報を有するライブラリから、該汎用回路ブロックおよびその他の必要な回路ブロックを選択し、前記第１の半導体集積回路チップの領域に、該汎用回路ブロックについては前記汎用素子接続ブロックのみを、その他の回路ブロックについては選択された回路ブロックの全体を、配置する工程を含むことを特徴とする特定用途向け半導体集積回路の設計方法を提供する。
【００１４】
ここで、前記汎用回路ブロックの電気特性の情報を利用して、前記特定用途向け半導体集積回路の動作シミュレーションを行う工程を含むのが好ましい。
【００１５】
また、前記汎用回路ブロックの電気特性は、第１の製造プロセスで製造された前記汎用素子が、該第１の製造プロセスとは異なる第２の製造プロセスで製造された前記汎用素子接続ブロックを介して接続された場合の電気特性であるのが好ましい。
【００１６】
また、本発明は、第１の半導体集積回路チップ上に形成された特定用途向け回路と、該第１の半導体集積回路チップに接続された第２の半導体集積回路チップ上に形成された汎用素子とからなる特定用途向け半導体集積回路を設計するための、複数の回路ブロックのレイアウトおよび電気特性に関する情報を有するライブラリであって、
前記複数の回路ブロックの一つとして、前記汎用素子ならびに該汎用素子との接続を行う複数のＩ／Ｏ回路および接続端子を含む汎用素子接続ブロックからなる汎用回路ブロックを含み、該汎用回路ブロックの電気特性として、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとを共通のパッケージ内で接続した場合の前記汎用素子接続ブロックを介して接続された前記汎用素子の電気特性の情報を有することを特徴とする、特定用途向け半導体集積回路設計用ライブラリを提供する。
【００１７】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリを詳細に説明する。
【００１８】
図１は、本発明に係る特定用途向け半導体集積回路の構成を概念的に示す。
同図に示す半導体集積回路１０は、本発明の第１の半導体集積回路チップとなるロジックチップ１２と、第２の半導体集積回路チップとなるメモリチップ１４とが積層され、共通のパッケージ１６内に格納されている。ロジックチップ１２とメモリチップ１４との間は複数のバンプ１８によって接続されている。
【００１９】
メモリチップ１４には、図２（ａ）の平面概念図および同図（ｂ）の断面概念図に示すように、必要な記憶容量を有するメモリセルアレイ２４ａ、および個々のメモリセルにアクセスし、データの書き込み、読み出しを行うためのデコーダ回路、センスアンプ回路等のメモリ周辺回路２４ｂおよびロジックチップ１２との接続のためのＩ／Ｏ回路２４ｃが形成されている。メモリチップ１４の表面には、表面保護のための樹脂層２６が形成され、その上に、所定の配置で複数の接続用バンプ１８が形成されている。バンプ１８は、樹脂層２６表面および内部に形成された再配線層２８の配線によって、メモリチップ１４の接続用パッドに接続される。もしくは、メモリチップ１４のパッド上に直接バンプ１８を形成することも可能である。
【００２０】
このような保護用樹脂層２６およびバンプ１８の形成されたメモリチップ１４は、例えば「ウエハレベルＣＳＰ」と呼ばれる技術によって安価に供給される（日経マイクロデバイス １９９８年８月号第４４ページ）。すなわち、ウエハ状態での素子形成工程を終え、メモリセルアレイ２４ａおよび周辺回路２４ｂが含まれるチップが多数形成されたウエハに、ウエハ状態のままで、樹脂層２６、再配線層２８およびバンプ１８の形成を行い、その後に、個々のチップに分割する。分割前にテストが実施され、動作が確認されたチップのみが、製品としてメモリ半導体メーカから出荷される。もしくは、特定用途向け半導体集積回路を製造するメーカがメモリチップ１４の製造も行う場合には、在庫として保管される。
【００２１】
ロジックチップ１２の周辺部には、図３に示すように、外部接続用のＩ／Ｏ回路（入出力回路）およびボンディングパッドが複数配置された、外部接続ブロック３０が配置されている。外部接続用Ｉ／Ｏ回路は、異なるパッケージの半導体集積回路やその他の素子と接続するために十分な駆動能力を有する。図１に示すように、このボンディングパッドとパッケージ１６の配線基板２０とをワイヤ２１を用いてワイヤボンディングにより接続し、配線基板２０を介してパッケージ１６底面のバンプ２２に接続して、外部に対する接続端子を形成する。
【００２２】
図３に示すように、外部接続ブロック３０の内側にはさまざまなロジック回路が形成されるロジック回路領域３２が設けられる。ＭＰＵ，ＤＳＰ，ＪＰＥＧ等の回路ブロックや、各種のスタンダードセル、もしくはゲートアレイにより形成された各種の回路が、このロジック回路領域３０に配置される。ロジック回路領域３２のロジック回路は、ロジックチップ１２の製造に使用されるプロセスに適した電源電圧で動作する。これに対して外部接続用Ｉ／Ｏ回路は、回路基板上に配置され、接続される他の回路素子との整合性を確保するため、ロジック回路よりも高い電源電圧で動作する場合が多い。
【００２３】
ロジックチップ１２のさらに内部には、メモリチップ接続用のＩ／Ｏ回路３６およびパッド３８が複数配置された、本発明の汎用素子接続ブロックとなるメモリチップ接続ブロック３４が配置されている。パッド３８は、メモリチップ１４のバンプ１８のそれぞれに対応する位置に形成され、対応するバンプ１８との接続が行われる。メモリチップ接続用のＩ／Ｏ回路３６は、バンプ１８を介して接続されるメモリチップ１４との間で、所要の速度でデータの伝送を行うために適した駆動能力を有している。
【００２４】
同一パッケージ１６に格納されるロジックチップ１２とメモリチップ１４との間の接続は、異なるパッケージとの接続に比較してはるかに短く、寄生容量も小さい。従って、メモリチップ接続用Ｉ／Ｏ回路３６の駆動能力は、外部接続用Ｉ／Ｏ回路の駆動能力に比較して小さくすることができる。すなわち、同一のメモリチップ１４を別パッケージに格納し、回路基板上の配線を通じて接続する場合であれば不十分なレベルにまで駆動能力を小さくすることができる。このため、メモリチップ接続用Ｉ／Ｏ回路３６のチップ上での寸法を、外部接続用Ｉ／Ｏ回路の寸法に比較して小さくすることができる。
【００２５】
それぞれのメモリチップ接続用Ｉ／Ｏ回路３６は、接続されるメモリ素子の端子が特定されているため、それぞれに必要な駆動能力が異なる。例えばアドレス端子とデータ端子とでは、必要な駆動能力が異なる。このようなそれぞれのＩ／Ｏ回路３６に対する要求に合わせて、別個に駆動能力および寸法を設定することも可能である。この場合、メモリチップ接続ブロック３４には、互いに異なる駆動能力を有するＩ／Ｏ回路３６が含まれることになる。しかし、全てのＩ／Ｏ回路３６の駆動能力を、最も大きな駆動能力を有する場合を想定して設定した一定の値にそろえることも可能である。
【００２６】
メモリチップ１４として、それ単独で回路基板に実装されることを前提にして設計、製造された一般仕様品を市場から調達して使用することも可能である。この場合、メモリチップ１４のＩ／Ｏ回路２４ｃは、別パッケージに格納されたロジックチップとの接続を行うために十分な駆動能力を有する。しかし、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６と同様に、メモリチップ１４のＩ／Ｏ回路２４ｃも、同一パッケージに格納し、短い距離で接続することを前提にすれば、別パッケージに格納した場合であれば不十分なレベルにまで駆動能力を小さくすることが可能である。Ｉ／Ｏ回路２４ｃの駆動能力を小さくし、面積を縮小することにより、メモリチップ１４の面積を縮小することが出来る。また、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６とメモリチップ１４のＩ／Ｏ回路の両方の駆動能力を、同一パッケージ内での接続に適切なレベルにまで小さくすることにより、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６のみを小さくした場合よりもさらに、半導体集積回路１０全体としての消費電力を低減することができる。
【００２７】
また、一般仕様品のメモリでは、ロジックチップ１２の場合と同様に、周辺回路２４ｂの電源電圧に比較してＩ／Ｏ回路２４ｃの電源電圧が高い場合がある。しかし、同一パッケージに格納することを前提にして、ロジックチップ１２のメモリ接続用Ｉ／Ｏ回路３６およびメモリチップ１４のＩ／Ｏ回路２４ｃの電源電圧を、ロジックチップ１２のロジック回路（メモリアクセス回路４０が設けられる場合にはメモリアクセス回路４０）およびメモリチップ１４の周辺回路２４ｂの電源電圧と共通にすることが可能である。このようにロジックチップ１２とメモリチップ１４との間を接続するＩ／Ｏ回路の電源電圧を、回路基板上に配置される他の回路素子との整合性によって決められる電源電圧（例えば外部接続用Ｉ／Ｏの電源電圧）に比較して低くすることにより、集積回路１０全体の消費電力を低減することができる。もしくは、ロジックチップ１２のロジック回路（もしくはメモリアクセス回路４０）とメモリチップ１４の周辺回路２４ｂの電源電圧が異なり、その高い方にメモリ接続用Ｉ／Ｏ回路３６およびメモリチップ１４のＩ／Ｏ回路２４ｃの電源電圧をそろえたとしても、例えば、外部接続用Ｉ／Ｏ回路の電源電圧に比較すれば低くして、消費電力を低減することが可能である。
【００２８】
このように、同一パッケージ内での接続を前提にした小さな、もしくはさらに、低い電源電圧のＩ／Ｏ回路２４ｃを有するメモリチップ、もしくはその他の汎用素子は、一般仕様品として購入することは困難であったとしても、例えば特定用途向け半導体集積回路を製造するメーカ内で製造することは可能である。１社、あるいは複数社の特定用途向け半導体集積回路メーカ共通で、特定用途向け半導体集積回路において使用することを前提にした仕様を作成し、メモリ半導体メーカ、もしくはその他の汎用素子メーカに製造を依頼することも可能である。
【００２９】
ロジック回路領域３２内に形成されるメモリを利用する回路（例えば画像処理回路）とメモリチップ１４との間のデータの授受は、メモリチップ接続用Ｉ／Ｏ回路３６を介して直接行うことも可能である。もしくは、ロジックチップ１２のメモリチップ接続ブロック３４内に、データ授受の手順を制御するさまざまな種類のメモリアクセス回路４０を設け、それを介して行うことも可能である。例えば、特定のプロトコルを使って高速にデータを伝達するためのデータ伝送制御回路、ビット構成（１ワードを構成するデータのビット数）を変換するためのビット構成変換回路等を、メモリアクセス回路４０として設けることが可能である。
【００３０】
また、小容量の高速ＳＲＡＭからなるキャッシュをメモリアクセス回路４０に設け、データ伝送の高速化を図ることも可能である。メモリチップ１４がＤＲＡＭチップである場合、リフレッシュ動作を自動的に実施する回路や、リフレッシュ期間中に行われた書き込み、読み出し要求を一次的に記憶するメモリ等を有する、疑似ＳＲＡＭ化回路を設けることも可能である。これにより、ロジック回路領域３２に形成されるロジック回路が、リフレッシュ動作を意識することなく、メモリチップ１４のメモリを使用することができる。
【００３１】
少なくともデータ伝送制御回路を設ける場合には、メモリチップ１４の方も、同一のプロトコルでのデータ伝送に対応するものである必要がある。また前述のように、ロジックチップ１２と同一パッケージに格納されることを前提にした小さな駆動能力や低い電源電圧のＩ／Ｏ回路２４ｃがメモリチップ１４に設けられる場合もある。このように、メモリチップ１４が一般的な仕様とは異なったものになる場合がある。しかしこのような場合においても、メモリチップ１４は、さまざまな機能を実現するための複数の特定用途向け半導体集積回路に共通に使用することができる。この意味において、メモリチップ１４は「汎用素子」である。
【００３２】
図２では、メモリチップ１４のバンプ１８を２列に直線的に配置した例を示した。しかし例えば、縦横共に同一のピッチで格子状に配置することも可能である。バンプ１８は１００μｍ程度のピッチで配置することが可能である。例えば、５×１０ｍｍの範囲にこのピッチで格子状に配置したとすると、５００個の接続用バンプ１８を形成することが可能である。このような多数の接続を利用して、データ伝送速度を向上させることが可能である。
【００３３】
すなわち、１クロック間に伝送するデータのビット数を増やすことにより、クロック周波数を極端に高くすることなく総合的なデータ伝送速度を高めることが可能である。この場合、メモリ１４とは大きなビット構成、例えば２５６ビット単位でデータの授受を行い、メモリアクセス回路４０においてビット構成を変換し、ロジック回路領域３２のロジック回路に対しては標準的なビット構成、たとえば３２ｂｉｔ単位でデータの授受を行うことも可能である。
【００３４】
後から述べるように、これらのメモリ接続用Ｉ／Ｏ回路３６、メモリ接続用パッド３８、並びにメモリアクセス回路４０のレイアウトは、一体のメモリ素子ブロックとして、特定用途向け半導体集積回路設計用のＣＡＤシステムのライブラリに記憶されている。特定用途向け半導体集積回路を設計する際には、これらが一体のブロックとして、ロジックチップ１２上に配置される。
【００３５】
図３では、ロジックチップ１２の周辺から中心に向かって順に、外部接続用Ｉ／Ｏ、ロジック回路領域３２、メモリ接続用Ｉ／Ｏ３６、メモリアクセス回路４０を配置した例を示した。しかしこの図は概念的な配置を示すにすぎない。実際のチップ上では、面積が最小になるような効率的な配置がなされるので、各領域の区分は必ずしも明確にはならない。例えば、メモリアクセス回路４０を設けない場合には、メモリ接続用Ｉ／Ｏ３６の内側の領域もロジック回路領域３２として利用することが可能である。
【００３６】
図１では、ロジックチップ１２は、パッケージ１６の配線基板２０に対して、半導体素子が形成された主面を上にして（裏面が配線基板２０に面するように）接着し、その周辺に設けた外部接続用パッドと配線基板２０とをワイヤボンディングで接続し、メモリチップ１４は主面を下にして、バンプ１８でロジックチップ１２のメモリチップ接続用パッド３８に接続して、共通のパッケージ１６に格納した例を示した。
【００３７】
しかし、複数のチップの上下関係、それらのチップ相互、もしくはパッケージ１６との接続方法は、個々の半導体集積回路に最適な形態を適宜選択すればよい。いくつかの例を図４に概念的に示す。いずれの場合も、ワイヤが接続された、もしくはバンプあるいはマイクロスプリングが形成された面が主面である。
【００３８】
まず、図４（ａ）に示す例では、両方のチップ１２，１４を、いずれも裏面をパッケージの配線基板２０側に向けて、下側のチップ１２（図示した例ではロジックチップ）をパッケージの配線基板２０に接着し、さらに上側のチップ１４（図示した例ではメモリチップ）を下側のチップ１２に接着し、両チップ１２，１４のその周辺部に設けたパッドにワイヤ２１によるワイヤボンディングで、ロジックチップ１２とメモリチップ１４との間の接続、およびロジックチップ１２と配線基板２０との間の接続を行う。同様にして、３枚以上のチップを共通のパッケージに格納することも可能である。
【００３９】
続いて、図４（ｂ）に示す例では、両方のチップ１２，１４をいずれも主面をパッケージの配線基板２０側に向けて、それぞれを配線基板２０に接続し、配線基板２０を介してチップ間の接続を行う。上側のチップ１２と配線基板２０との接続は、チップ１２の周辺部の、下側のチップ１４の外周の外側の部分で行う。この上側のチップ１２の主面と配線基板２０との間の間隔が比較的大きくなるため、通常のバンプではなく、例えばマイクロスプリング（日経マイクロデバイス
１９９９年２月号 第５８ページ）４２を使用した例を示した。
【００４０】
そして最後に、図４（ｃ）に示す例では、複数のチップ１５を水平方向に配置し、それぞれをパッケージの配線基板２０に接続する。チップ間の接続はパッケージの配線基板２０を介して行う。同図では、主面を配線基板２０側に向け、バンプ１８で接続を行った例を示した。
【００４１】
ロジックチップ１２とメモリチップ１４との間の接続にワイヤ２１を使用したり、配線基板２０の配線を介することにより、バンプ１８を使用した場合に比較して配線距離が長くなる。この意味では、図１のようにバンプ１８を用いてチップ間の接続を行うことが好ましい。しかし、ロジックチップ１２とメモリチップ１４とを別のパッケージに格納して、その間の接続を配線ボード上で行う場合に比較すれば、はるかに配線距離を短くすることができる。重要なことは、ロジックチップ１２とメモリチップ１４とを共通のパッケージ１６に格納し、相互の接続を行うことにより、接続の距離、配置および電気特性（寄生容量、等）を、半導体集積回路メーカが高い精度で把握できることである。
【００４２】
これに対して、ロジックチップ１２とメモリチップ１４とを別個のパッケージに格納し、その間の接続をユーザが製作する回路基板上の配線を介して行う場合には、その配線の距離、配置および電気特性を半導体集積回路メーカが正確に把握することができない。後から説明するように、チップ間の接続の特性を把握することによって、価格および性能の点で優れた半導体集積回路を設計、製造することが可能になる。
【００４３】
なお、図１〜３および図４はいずれも、ＢＧＡ（Ball Grid Array ）型のパッケージの例を示した。しかし、必要に応じてさまざまなパッケージを採用することが可能である。少なくとも図１〜３および図４（ａ）の場合、ＱＦＰ（Quad Flat Package ）等の、リードを有するパッケージを採用することも可能である。この場合、配線基板２０は使用されず、下側のチップはリードフレームに接着される。
【００４４】
図５は、本発明の設計方法において使用するＣＡＤシステムの構成を概念的に示す。ＣＡＤシステム４４は、複数のＣＡＤ端末４６と、それらのＣＡＤ端末４６にネットワーク（ＬＡＮ：Local Area Network）４８を介して接続された共通のライブラリサーバ５０とを有する。
【００４５】
ＣＡＤ端末４６は、エンジニアリングワークステーション等のコンピュータで構成される。そのコンピュータの記憶装置に格納されたソフトウエアにより、ＣＡＤ端末４６においては、図中右下に概念的に示すように、論理合成、レイアウト、シミュレーション等の機能が実現される。これらの機能により、特定用途向け半導体集積回路において実現するための論理の合成、その論理を実現するための回路レイアウトの生成、レイアウトされた回路の動作のシミュレーション等を実施する。
【００４６】
ライブラリサーバ５０も、エンジニアリングワークステーション等のコンピュータで構成される。そのコンピュータの記憶装置には、図中左下に概念的に示すように、さまざまな回路ブロックの論理、レイアウト、電気特性等の情報が記憶されたライブラリ５２が格納されている。ＭＰＵ，ＤＳＰ，ＪＰＥＧ、メモリ等の回路ブロックがこのライブラリ５２に含まれている。ＣＡＤ端末４６はネットワーク４８を通じてこれらの情報を参照し、論理合成、レイアウト、シミュレーションを実施する。ただし、全ての回路ブロックに対して論理、レイアウト、電気特性が記憶されているとは限らない。例えば、一部のブロックについては、論理のみが記憶されており、その論理に基づいて、ＣＡＤ端末４６においてレイアウトを合成し、そのレイアウトに基づいて電気特性をシミュレーションする場合もある。
【００４７】
論理、レイアウト、電気特性が記憶されている場合、標準的には、それらは互いに対応している。しかし、メモリブロックについては、レイアウトが、論理および電気特性と必ずしも対応しない。論理および電気特性については、ロジックチップ１２上に配置されるメモリチップ用Ｉ／Ｏ回路３６およびパッド３８、並びにメモリアクセス回路４０と、メモリチップ１４側に配置されるセルアレイ２４ａおよび周辺回路２４ｂとを含めた、メモリブロック全体の情報が記憶される。電気特性については、バンプ１８を介したチップ間の接続の部分での遅延等を含めた特性であることが好ましい。
【００４８】
一方、レイアウトについては、最低限、ロジックチップ１２上に配置されるメモリチップ接続用Ｉ／Ｏ回路３６およびパッド３８を含むメモリチップ接続ブロック３４の配置が記憶されていればよい。後から述べるように、本発明のＣＡＤシステム４４を用いた特定用途向け半導体集積回路の設計においては、メモリチップ１４上に配置されるセルアレイ２４ａおよび周辺回路２４ｂのレイアウトのデータは使用されない。
【００４９】
ライブラリ５２に記録するメモリブロックは一種類でも良いが、容量、データ伝送速度、形式（ＤＲＡＭ，ＳＲＡＭ，ＦＬＡＳＨ等）が異なる複数のメモリブロックを記録し、必要に応じて使い分けることができるようにすることが好ましい。この際、複数のメモリブロック間で、ロジックチップ１２側に配置するＩ／Ｏ回路３６およびパッド３８を共通にしておけば、同一のロジックチップ１２に複数種類のメモリチップ１４を接続することが可能になる。
【００５０】
これにより、同一のロジックチップ１２を使用して複数の半導体集積回路を実現することができる。この場合、例えば小さな容量のメモリの場合には、電気的には使用されないパッド３８やＩ／Ｏ回路３６が配置される場合もある。また、例えば低速のメモリの場合にはＩ／Ｏ回路の駆動能力が過剰になる場合もある。汎用性を高めるためには、組み合わせる可能性のあるメモリの中で個数および駆動容量において最大のものに合わせたＩ／Ｏ回路３６をロジックチップ１２上に配置すればよい。それぞれのメモリの種類に合わせてＩ／Ｏ回路３６を最適化する場合にも、パッド３８の位置は共通にしておくことが好ましい。
【００５１】
このようなパッド３８およびＩ／Ｏ回路３６のレイアウトを共有する複数の回路ブロックの情報のライブラリ５２内での保持のしかたは、ＣＡＤ端末４６において参照可能であれば、どのようなものであっても良い。例えば、共通のレイアウト情報を１個の独立した情報として、複数の回路ブロックの論理および電気特性の情報と関連づけて、保持することも可能である。複数の回路ブロックの情報のそれぞれに、レイアウトに関する情報を別個に保持させることも可能である。
【００５２】
前述のさまざまなメモリアクセス回路４０と、メモリセルアレイ２４ａ、周辺回路２４ｂおよびＩ／Ｏ回路を組み合わせた回路を、それぞれ別個のメモリブロックとして、ライブラリ５２に格納しておくことも可能である。一方、メモリアクセス回路４０を別個の回路ブロックとしてライブラリ５２に納め、必要に応じて、メモリブロックと組み合わせ使用することも可能である。
【００５３】
このように、一部を他のチップに形成することを前提にしてライブラリ５２に記憶しておく回路ブロックは、メモリブロックには限られない。メモリと同様の汎用の回路ブロックとしては、ＭＰＵ，ＤＳＰ等のプログラマブルな回路ブロック、ＪＰＥＧ，ＭＰＥＧ等の規格に沿った処理を行う回路ブロック等がある。また、アナログ回路ブロックや、高周波回路ブロック等、通常のロジック用ＣＭＯＳとは異なる製造技術を利用して製造する回路ブロックも、別チップに形成する回路ブロックとしてライブラリ５２に記録するのに好適である。
【００５４】
ＣＡＤ端末４６を構成するコンピュータの記憶装置にライブラリ５２を格納し、スタンドアロンのＣＡＤシステムを構成することも可能である。
【００５５】
図６には、本発明に係るＣＡＤ装置を使用した特定用途向け半導体集積回路設計の手順を概念的に示す。同図に示すのはロジックチップ１２の設計の手順である。これに対してメモリチップ１４は、さまざまな機能のための特定用途向け半導体集積回路に共通に使用できる汎用素子として、予め他社から購入、もしくは自社内で製造され、保管されているものと仮定する。もしくは、必要なメモリチップ１４の仕様が明らかになった時点で他社に注文、もしくは自社内で製造することも可能である。この場合にも、仕様は予め一つに決まっているか、もしくは、予め決められたいくつかの仕様の中から選択される。
【００５６】
ロジックチップ１２の設計はＣＡＤ端末４６を使用して行われる。まず、ステップＳ１において、必要とされる機能を満たすための論理が合成される。そして、ステップＳ２として、合成された論理に従って複数の回路ブロックを配置し、その間の接続を行う。これによって、ロジックチップ１２のレイアウトが生成される。ＭＰＵ，メモリ等、ライブラリに用意された回路ブロックは、ライブラリ５２のレイアウト情報を参照して配置を行う。
【００５７】
ライブラリ５２に用意されていない回路は、ゲートアレイやスタンダードセルを用いて生成し、配置する。メモリブロックについては、メモリチップ接続ブロック３４、および（メモリアクセス回路４０を使用する場合には）メモリアクセス回路４０のレイアウト情報を参照して配置を行う。
【００５８】
その後、ステップＳ３において、配置され、接続されたチップの動作のシミュレーションを行う。この時、ライブラリ５２に記憶された各回路ブロックの電気特性が参照される。メモリブロックについては、ロジックチップ１２上にレイアウトされたＩ／Ｏ回路３６およびメモリアクセス回路４０のみではなく、バンプ１８を介して接続されたメモリチップ１８を含めた電気特性が参照される。
【００５９】
ステップＳ４において、シミュレーションの結果、回路ブロック間のタイミング関係に問題があり、所要の論理を実現できないこと、もしくは、必要な動作速度や消費電力等の仕様を満たすことができないことが明らかになった場合には、レイアウトの修正を行う。その後、ステップＳ５へ進み、生成されたレイアウトをもとにマスクが製作され、サンプルチップが製造され、ステップＳ６において、組立られ、評価が行われる。そして、ステップＳ７において、所要の仕様を満たすことが確認されれば、ステップＳ８に示すように量産を行う。
【００６０】
このように、ロジックチップ１２の設計においては、メモリチップ１４内のレイアウトの情報は不要である。ただし、例えばロジックチップ１２とパッケージ１６の配線基板２０との接続を、ロジックチップ１２の周辺部に設けたパッドへのワイヤボンディングによって行う場合、ロジックチップ１２の周辺パッド上にメモリチップ１４が重なると、もしくは、重ならなくても周辺パッドとメモリチップ１４外周との間隔が小さくなると、ボンディングが困難になる。
【００６１】
このため、メモリチップ接続用パッド３８とメモリチップ１４の外周との関係の情報はライブラリ５２に保持しておき、ロジックチップ１２上でのメモリブロックの（実際にはメモリ接続用パッド３８の）配置を行う際にその情報を参照し、周辺パッドとメモリチップ１４外周との距離をある値以上に保つことが好ましい。
【００６２】
ただし、ボンディングワイヤのループをチップ間接続用のバンプの高さに比較して低くすれば、下側のチップ（本実施例ではロジックチップ１２）のワイヤボンディングを行ってから上側のチップ（本実施例ではメモリチップ１４）の接続を行うことにより、下側のチップの周辺パッドに上側のチップが重なっても、下側のチップのパッケージリードへの接続を行うことが可能である。この場合、例えば特開平１１−２０４７２０号に開示されたように、ボンディングパッドにバンプを形成し、このバンプにワイヤを熱圧着する方法で、ループ高さを抑制することが好ましい。
【００６３】
本発明の特定用途向け半導体集積回路の設計においては、メモリが回路ブロックとしてライブラリ５２に用意されている。従って、メモリを必要とする半導体集積回路を容易に設計することができる。しかも、このメモリを使用する場合にも、実際にロジックチップ１２上に配置されるのはメモリチップ接続用Ｉ／Ｏ回路３６およびパッド３８、ならびにメモリアクセス回路４０のみであるため、チップ面積の増大も抑制できる。Ｉ／Ｏ回路３６は、バンプ１８を介して短い距離で接続されるメモリチップ１４とのデータ授受のための駆動能力しか要求されない。
【００６４】
このため、異なるパッケージの回路との接続のためのＩ／Ｏ回路に比較して寸法を小さくできる。従って、個別にパッケージされたメモリを組み合わせることを前提に設計された、メモリを含まないチップに比較して、ロジックチップ１２のチップ面積を小さくすることができる。これらのＩ／Ｏ回路３６やメモリアクセス回路４０は、通常のロジック回路用の製造技術で製造するため、ロジックとメモリとの両方を製造できるような特殊な製造技術を使用する必要もない。
【００６５】
このように、本発明の設計方法で設計された半導体集積回路のロジックチップ１２は、チップ面積が小さく、しかも通常のロジック用製造技術を使用できるため、安価に製造することができる。また、メモリチップ１４接続のためのＩ／Ｏ回路３６の駆動能力を小さくすることにより、消費電力を削減することができる。特に、ロジックチップ１２のメモリチップ接続用Ｉ／Ｏ回路３６とメモリチップ１４のＩ／Ｏ回路２４ｃの両方の駆動能力を小さくすることにより、半導体集積回路１０全体としての消費電力を顕著に削減することができる。
【００６６】
一方、本発明の半導体集積回路において使用するメモリチップ１４は、汎用素子として市場から安価に入手することができる。専用の仕様で自社内で製造する、もしくは他社に製造を依頼する場合であっても、メモリ専用の製造技術を使用し、小さなチップ面積で安価に製造することができる。しかも、ロジックチップ１２に配置されるメモリチップ接続用Ｉ／Ｏ回路３６を通して接続した電気特性がライブラリ５２に記憶されており、この電気特性を使って精度の高いシミュレーションを実施することができる。
【００６７】
従って、試作品の特性がシミュレーションと異なり、配置配線および試作のやり直しが必要になり、納期が遅れる頻度を削減することができる。しかも、精度が高いシミュレーションを実施できるため、バンプ１８を介して短い距離でメモリチップ１４を接続できることによる電気特性の向上を生かし、高性能の半導体集積回路を設計することが可能である。
【００６８】
別パッケージのメモリ素子を組み合わせて使用する場合には、ボード上での接続の距離が長くなり、その部分での信号遅延によって特性が制限される。同一パッケージ１６にロジックチップ１２とメモリチップ１４とを格納し、その間の配線距離を短縮することにより、チップ間接続用のＩ／Ｏ回路３６を小さくしてチップ面積および消費電力を削減すると共に、ロジックチップ１２とメモリチップ１４との間のデータ伝達速度を向上させ、半導体集積回路の電気特性を向上させることが可能になる。
【００６９】
しかし、ロジックチップ１２とメモリチップ１４とを同一パッケージ１６に格納することによる特性の向上は、理論的には可能ではあっても、現実の特定用途向け半導体集積回路において実現するためには、前述のように、予め実測した、もしくはシミュレーションによって求めた、チップ間の接続部分を含めたメモリブロックの電気特性を記憶したライブラリ５２を用意しておくことが有効である。このメモリブロックは、顧客からの注文を受ける前に、予め設計し、動作の検証を行っておくことができる。
【００７０】
従って、メモリチップ接続用Ｉ／Ｏ回路３６は、同一パッケージ１６に格納したチップ間の短い配線に対して最適化した、小さい寸法にすることができる。また、ライブラリ５２に記録された電気特性を参照して、精度の高い設計およびシミュレーションを行うことができるので、ロジックチップ１２とメモリチップ１４との間の配線が短縮されることによるデータ伝送速度向上を生かした、高性能の半導体集積回路を設計、製造することができる。
【００７１】
これに対して、ライブラリ５２が用意されていない場合、Ｉ／Ｏ回路３６の駆動能力を小さくできることが定性的には明らかではあっても、定量的にどこまで小さくすることができるかは不明である。試作品の製造、評価と修正を繰り返すだけの開発期間が与えられれば、試行錯誤によって最適の駆動能力および寸法を決めることができる。しかし現実には開発期間は限られており、Ｉ／Ｏ回路３６の駆動能力および寸法を、余裕のある大きさに設定せざるを得ない。データ伝達速度も、配線距離の短縮によって向上できることが定性的には明らかであっても、定量的に明らかでは無い。このため、余裕のある設計を行う必要があり、高性能の半導体集積回路を実現することはできない。
【００７２】
なお、ライブラリ５２に保存する電気特性は、実際に試作したサンプルチップを測定したものであることが好ましい。しかし、いくつかの実測データを基に妥当な精度で推定できる範囲は、シミュレーションで補う方が効率的である。ただしシミュレーションだけでは、異なる製造技術で製造された複数のチップ間を接続した回路の電気特性を高い精度で推定することは困難である。
【００７３】
本発明の特定用途向け半導体集積回路の設計方法、および、特定用途向け半導体集積回路設計用回路ブロックライブラリは、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００７４】
【発明の効果】
以上詳細に説明した様に、本発明は、汎用素子および汎用素子接続ブロックからなる汎用回路ブロックの情報を含むライブラリを用い、このライブラリに含まれる汎用素子の電気特性の情報を利用して、汎用素子接続ブロックを配置した特定用途向け回路を含む第１の半導体集積回路チップを動作シミュレーションして設計し、この第１の半導体集積回路チップとライブラリに含まれている汎用素子を搭載する第２の半導体集積回路チップとを相互に接続して共通のパッケージに格納するようにしたものである。
これにより、本発明によれば、ライブラリに含まれている汎用回路ブロックの情報を利用して、高精度なシミュレーションを実施することができ、例えばメモリ等の汎用素子を必要とする高性能な特定用途向け半導体集積回路を短期間で設計することができる。しかも、本発明によれば、汎用素子を使用する場合には、第１の半導体集積回路チップには、汎用素子を利用するための汎用素子接続ブロックのみを搭載し、汎用素子は第２の半導体集積回路チップに搭載されているため、第１の半導体集積回路チップのチップ面積を小型化することができるし、通常の半導体製造技術で安価に製造することができる。また、本発明によれば、汎用素子接続ブロックのＩ／Ｏ回路は、共通のパッケージに格納される第２の半導体集積回路チップ上の汎用素子に応じた駆動能力に低く抑えることができるため、第１の半導体集積回路チップのチップ面積をさらに小型化できるだけでなく、消費電力も削減することができる。
【図面の簡単な説明】
【図１】 本発明に係る特定用途向け半導体集積回路の一実施例の構成概念図である。
【図２】 （ａ）および（ｂ）は、それぞれメモリチップの一実施例の平面概念図および断面概念図である。
【図３】 ロジックチップの一実施例の平面概念図である。
【図４】 （ａ）、（ｂ）および（ｃ）は、本発明に係る特定用途向け半導体集積回路の別の実施例の構成概念図である。
【図５】 本発明の設計方法において使用するＣＡＤシステムの一実施例の構成概念図である。
【図６】 本発明に係るＣＡＤ装置を使用した特定用途向け半導体集積回路設計の手順を表す一実施例のフローチャートである。
【符号の説明】
１０ 半導体集積回路
１２ ロジックチップ
１４ メモリチップ
１５ チップ
１６ パッケージ
１８，２２ バンプ
２０ 配線基板
２１ ワイヤ
２４ａ メモリセルアレイ
２４ｂ メモリ周辺回路
２４ｃ Ｉ／Ｏ回路
２６ 樹脂層
２８ 再配線層
３０ 外部接続ブロック
３２ ロジック回路領域
３４ メモリチップ接続ブロック
３６ メモリチップ接続用Ｉ／Ｏ回路
３８ パッド
４０ メモリアクセス回路
４２ マイクロスプリング
Claims (4)
- 第１の半導体集積回路チップ上に形成された特定用途向け回路と、該第１の半導体集積回路チップに接続された第２の半導体集積回路チップ上に形成された汎用素子とからなる特定用途向け半導体集積回路を設計する方法であって、
前記汎用素子ならびに該汎用素子との接続を行う複数のＩ／Ｏ回路および接続端子を含んだ汎用素子接続ブロックからなる汎用回路ブロック、ならびに、その他の回路ブロックについての、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとを共通のパッケージ内で接続した場合の前記汎用素子接続ブロックを介して接続された前記汎用素子の電気特性の情報を含んだ情報を有するライブラリから、該汎用回路ブロックおよびその他の必要な回路ブロックを選択し、前記第１の半導体集積回路チップの領域に、該汎用回路ブロックについては前記汎用素子接続ブロックのみを、その他の回路ブロックについては選択された回路ブロックの全体を、配置する工程を含むことを特徴とする特定用途向け半導体集積回路の設計方法。 - 前記汎用回路ブロックの電気特性の情報を利用して、前記特定用途向け半導体集積回路の動作シミュレーションを行う工程を含むことを特徴とする請求項１記載の特定用途向け半導体集積回路の設計方法。
- 前記汎用回路ブロックの電気特性は、第１の製造プロセスで製造された前記汎用素子が、該第１の製造プロセスとは異なる第２の製造プロセスで製造された前記汎用素子接続ブロックを介して接続された場合の電気特性であることを特徴とする請求項１または２記載の特定用途向け半導体集積回路の設計方法。
- 第１の半導体集積回路チップ上に形成された特定用途向け回路と、該第１の半導体集積回路チップに接続された第２の半導体集積回路チップ上に形成された汎用素子とからなる特定用途向け半導体集積回路を設計するための、複数の回路ブロックのレイアウトおよび電気特性に関する情報を有するライブラリであって、
前記複数の回路ブロックの一つとして、前記汎用素子ならびに該汎用素子との接続を行う複数のＩ／Ｏ回路および接続端子を含む汎用素子接続ブロックからなる汎用回路ブロックを含み、該汎用回路ブロックの電気特性として、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとを共通のパッケージ内で接続した場合の前記汎用素子接続ブロックを介して接続された前記汎用素子の電気特性の情報を有することを特徴とする、特定用途向け半導体集積回路設計用ライブラリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117625A JP4410380B2 (ja) | 2000-04-19 | 2000-04-19 | 特定用途向け半導体集積回路の設計方法および特定用途向け半導体集積回路設計用回路ブロックライブラリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117625A JP4410380B2 (ja) | 2000-04-19 | 2000-04-19 | 特定用途向け半導体集積回路の設計方法および特定用途向け半導体集積回路設計用回路ブロックライブラリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308259A JP2001308259A (ja) | 2001-11-02 |
| JP4410380B2 true JP4410380B2 (ja) | 2010-02-03 |
Family
ID=18628917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000117625A Expired - Fee Related JP4410380B2 (ja) | 2000-04-19 | 2000-04-19 | 特定用途向け半導体集積回路の設計方法および特定用途向け半導体集積回路設計用回路ブロックライブラリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4410380B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11328110B2 (en) | 2020-04-02 | 2022-05-10 | International Business Machines Corporation | Integrated circuit including logic circuitry |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2839581B1 (fr) * | 2002-05-07 | 2005-07-01 | St Microelectronics Sa | Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit |
| JP4580730B2 (ja) * | 2003-11-28 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | オフセット接合型マルチチップ半導体装置 |
| JP4678717B2 (ja) * | 2004-12-27 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の設計方法 |
| JP2007053126A (ja) * | 2005-08-15 | 2007-03-01 | Sony Corp | 半導体記憶装置およびその製造方法 |
| KR100780950B1 (ko) * | 2006-04-11 | 2007-12-03 | 삼성전자주식회사 | 반도체 집적 회로 제조 방법 및 이를 적용한 반도체 집적회로 |
| JP5306343B2 (ja) * | 2008-05-29 | 2013-10-02 | 株式会社アドバンテスト | 試験用基板製造装置、試験用基板製造方法、および、プログラム |
| JP7286574B2 (ja) * | 2020-03-16 | 2023-06-05 | 株式会社東芝 | 半導体装置及び半導体パッケージ |
| CN113582128A (zh) * | 2021-06-17 | 2021-11-02 | 江西万年芯微电子有限公司 | 一种硅麦叠装wb封装工艺 |
-
2000
- 2000-04-19 JP JP2000117625A patent/JP4410380B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11328110B2 (en) | 2020-04-02 | 2022-05-10 | International Business Machines Corporation | Integrated circuit including logic circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001308259A (ja) | 2001-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6117787B2 (ja) | Ｉｃパッケージ内へのｄｒａｍ及びｓｏｃのパッケージング | |
| KR100430984B1 (ko) | 반도체장치 | |
| TW497199B (en) | Semiconductor device | |
| US7999367B2 (en) | Stacked memory device | |
| US5815427A (en) | Modular memory circuit and method for forming same | |
| KR101089445B1 (ko) | 스택 외부 측 상에 고전력 칩을 갖는 칩 스택 | |
| US6900074B2 (en) | Method of manufacturing a semiconductor device having plural semiconductor chips, wherein electrodes of the semiconductor chips are electrically connected together via wiring substrates of the semiconductor chips | |
| US6057598A (en) | Face on face flip chip integration | |
| JP2004221215A (ja) | 半導体装置 | |
| CN108847263A (zh) | 具有嵌入式内存的系统级封装内存模块 | |
| US11594522B2 (en) | Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture | |
| JP4410380B2 (ja) | 特定用途向け半導体集積回路の設計方法および特定用途向け半導体集積回路設計用回路ブロックライブラリ | |
| JP4836110B2 (ja) | マルチチップモジュール | |
| JPH0689962A (ja) | 半導体装置 | |
| JP3911365B2 (ja) | 半導体メモリ装置 | |
| JP3942198B2 (ja) | 半導体集積回路装置 | |
| WO1998025271A1 (fr) | Dispositif comprenant un circuit integre a semi-conducteur | |
| JP3872320B2 (ja) | 半導体記憶装置およびその貼り合わせ方法 | |
| JP4025372B2 (ja) | 半導体装置 | |
| JP5539156B2 (ja) | 半導体集積回路装置 | |
| JP2006155650A (ja) | 半導体集積回路装置 | |
| JP2007134686A (ja) | 半導体集積回路装置 | |
| TW523889B (en) | Semiconductor packaged device | |
| WO2023249826A1 (en) | Channel routing for simultaneous switching outputs | |
| TWI303470B (en) | Multi-die package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070319 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091015 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091113 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4410380 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |