JP5539156B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、ＭＣＭ（Multi Chip Module）的なアプローチから複数種類の半導体チップを互いに信号の入出力が可能となるように単一のパッケージに収納した半導体集積回路装置に関し、特に、ＣＰＵ（Central Processing Unit)を含むマイクロコンピュータ、フラッシュメモリなどのプログラマブルな不揮発性メモリ、ＤＲＡＭ（Dynamic Random Access Memory）およびＡＳＩＣ（Application Specific Integrated Circuit)などのロジックＬＳＩをワンパッケージ化した半導体集積回路装置に適用して有効な技術に関する。
本発明者は、システムオンチップに関する半導体装置において、顧客ニーズの高いＤＲＡＭ・ＳＩＭＭ（Single In-line memory Module）のアプローチ、フラッシュメモリ・ＤＲＡＭのマイクロコンピュータオンチップの実現に当たり、マイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣなどを全てワンチップ化するのではなく、ＭＣＭ的なアプローチから複数種類の半導体チップを単一パッケージに収納して互いに信号の入出力を可能とする技術について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
近年、マルチメディア、情報通信などの先端技術分野においては、マイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣなどをワンチップ上に形成することによって、データ転送速度の高速化、省スペース（実装密度向上）、低消費電力化などを図ろうとする動きが活発になっている。しかしながら、このような多種類のＬＳＩをワンチップ上に形成しようとすると、半導体製造プロセスの負担が極めて大きくなる。
以下、その理由を本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスに基づいて説明する。この混載プロセスの概略は次の通りである。
まず、図７８に示すように、半導体基板１００の主面にｐ型不純物（ホウ素）をイオン打ち込みしてｐ型ウエル１０１を形成した後、ｐ型ウエル１０１の表面にＬＯＣＯＳ法でフィールド酸化膜１０２を形成する。図の左端に形成される素子はＤＲＡＭのメモリセルを構成するＭＯＳＦＥＴ、その右隣りに形成される素子はフラッシュメモリのメモリセルを構成するＭＯＳＦＥＴとフラッシュメモリの周辺回路の一部を構成する高耐圧ＭＯＳＦＥＴ、右端に形成される素子はマイクロコンピュータ、ＡＳＩＣなどのロジックＬＳＩを構成するＭＯＳＦＥＴである。なお、実際のＬＳＩは、主としてｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴで構成されるが、ここでは説明を簡単にするために、ｎチャネル型ＭＯＳＦＥＴを形成する領域のみを図示する。
次に、図７９に示すように、フラッシュメモリのトンネル酸化膜１０３を形成する。このトンネル酸化膜１０３の膜厚は、８〜１３nm程度とする。
次に、図８０に示すように、半導体基板１００上にＣＶＤ法で堆積した多結晶シリコン膜をパターニングしてフラッシュメモリのフローティングゲート１０４（の一部）を形成した後、図８１に示すように、その上部に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層した膜厚１０〜３０nm程度の第２ゲート絶縁膜（ＯＮＯ膜）１０５を形成する。
次に、図８２に示すように、フラッシュメモリの周辺回路領域に高耐圧ＭＯＳＦＥＴのゲート酸化膜１０６を形成する。このゲート酸化膜１０６は、耐圧を高くするために、他のＭＯＳＦＥＴのゲート酸化膜よりも厚い膜厚（１０〜３０nm）で形成する。
次に、図８３に示すように、ロジックＬＳＩを構成するＭＯＳＦＥＴのゲート酸化膜１０７とＤＲＡＭのメモリセルを構成するＭＯＳＦＥＴのゲート酸化膜１３０とを形成する。ゲート酸化膜１０７の膜厚は４〜１０nm程度とし、ゲート酸化膜１３０の膜厚は８〜１５nm程度とする。
次に、図８４に示すように、半導体基板１００上にＣＶＤ法で堆積した多結晶シリコン膜をパターニングして、ＤＲＡＭのメモリセルのゲート電極（ワード線）１０８、フラッシュメモリのコントロールゲート１０９、高耐圧ＭＯＳＦＥＴのゲート電極１１０、ロジックＬＳＩを構成するＭＯＳＦＥＴのゲート電極１１１を同時に形成した後、図８５に示すように、フラッシュメモリの（部分的に形成された）フローティングゲート１０４をパターニングしてフローティングゲート１０４を形成する。
次に、図８６に示すように、フラッシュメモリのメモリセル領域の一部にｎ型不純物（リンおよびヒ素）をイオン打ち込みしてフラッシュメモリのｎ＋型半導体領域１１２を形成した後、図８７に示すように、フラッシュメモリのメモリセル領域の一部と周辺回路領域およびロジックＬＳＩ形成領域にｎ型不純物（リンおよびヒ素）をイオン打ち込みして、フラッシュメモリのｎ−型半導体領域１１３、１１３、高耐圧ＭＯＳＦＥＴのｎ−型半導体領域１１３、１１３、ロジックＬＳＩを構成するＭＯＳＦＥＴのｎ−型半導体領域１１３、１１３を同時に形成する。
次に、図８８に示すように、ＤＲＡＭのメモリセルのゲート電極（ワード線）１０８、フラッシュメモリのコントロールゲート１０９、高耐圧ＭＯＳＦＥＴのゲート電極１１０、ロジックＬＳＩを構成するＭＯＳＦＥＴのゲート電極１１１の側壁にサイドウォールスペーサ１１４を形成する。
次に、図８９に示すように、フラッシュメモリのメモリセル領域の一部と周辺回路領域およびロジックＬＳＩ形成領域にｎ型不純物（リンまたはヒ素）をイオン打ち込みして、フラッシュメモリのｎ＋型半導体領域１１５、高耐圧ＭＯＳＦＥＴのｎ＋型半導体領域１１５、１１５、ロジックＬＳＩを構成するＭＯＳＦＥＴのｎ＋型半導体領域１１５、１１５を同時に形成することにより、フラッシュメモリのソース領域、ドレイン領域の一方と高耐圧ＭＯＳＦＥＴのソース領域、ドレイン領域とロジックＬＳＩを構成するＭＯＳＦＥＴのソース領域、ドレイン領域をＬＤＤ(Lightly Doped Drain)構造にする。
次に、図９０に示すように、半導体基板１００上にＣＶＤ法で堆積した酸化シリコン膜１１６をエッチングしてＤＲＡＭのゲート電極（ワード線）の両側に接続孔を形成し、フラッシュメモリのｎ＋型半導体領域１１２の上部に接続孔を形成した後、これらの接続孔の内部に多結晶シリコン膜のプラグ１１７を形成する。ＤＲＡＭのゲート電極の両側には、この多結晶シリコン膜から拡散した不純物によってｎ型半導体領域１１８が形成される。その後、酸化シリコン膜１１６上にＣＶＤ法で堆積した多結晶シリコン膜をパターニングしてＤＲＡＭのビット線ＢＬとフラッシュメモリのビット線ＢＬを形成する。
次に、図９１に示すように、半導体基板１００上にＣＶＤ法で酸化シリコン膜１１９を堆積した後、酸化シリコン膜１１９上に堆積した多結晶シリコン膜をパターニングしてＤＲＡＭのキャパシタの下部電極１２０を形成する。
次に、図９２に示すように、半導体基板１００上に堆積した酸化タンタル膜（または窒化シリコン膜）と多結晶シリコン膜とをパターニングしてＤＲＡＭのキャパシタの容量絶縁膜１２１と上部電極１２２とを形成した後、図９３に示すように、半導体基板１００上にＣＶＤ法で酸化シリコン膜１２３を堆積し、酸化シリコン膜１２３上に堆積したＡｌ膜をパターニングして第１層目のメタル配線１２４を形成する。その後、図９４に示すように、半導体基板１００上にＣＶＤ法で酸化シリコン膜１２５を堆積した後、酸化シリコン膜１２５上に堆積したＡｌ膜をパターニングして第２層目のメタル配線１２６を形成する。
以上がマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスの概略である。
本発明者の検討によれば、上記の混載プロセスには次のような問題がある。
（１）ロジック部の高速化を図るためにはＭＯＳＦＥＴのゲート長を短くして、ゲート酸化膜の膜厚を薄くする必要がある。他方、ＤＲＡＭ部のＭＯＳＦＥＴのゲート酸化膜は、耐圧を考慮して、ロジック部のＭＯＳＦＥＴのゲート酸化膜よりもある程度厚くする必要がある。さらに、高耐圧が印加されるフラッシュメモリの高耐圧ＭＯＳＦＥＴのゲート酸化膜は、十分な耐圧を確保するためにさらに膜厚を厚くする必要がある。すなわち、ＤＲＡＭ、ロジック、フラッシュメモリを混載する場合は、要求される電源レベルに応じて異なる膜厚のゲート酸化膜が必要となるので、工程数、マスク数が大幅に増加する。
（２）ＤＲＡＭを１トランジスタ＋１キャパシタで構成すると、キャパシタ形成時に高温熱処理（酸化タンタル膜を安定化するための熱処理、あるいは窒化シリコン膜を形成するための高温窒化処理）が入るので、ロジック部のゲート長を多少長めに設定する必要がある。しかし、ロジック部のゲート長を長くすると、ロジック部の高速性が犠牲になってしまう。
（３）半導体チップ上におけるＤＲＡＭ部の標高がロジック部よりも高く、両者間に段差が生じるため、配線形成に悪影響を及ぼす。特に、積層型キャパシタ(Stacked Capacitor)構造を採用するＤＲＡＭの場合はこの傾向が顕著である。
このように、ＤＲＡＭ、ロジック、フラッシュメモリのそれぞれの性能を共に維持しながらワンチップ化を図ろうとすると、工程数、マスク数が大幅に増加するか、あるいはワンチップ化に適した混載プロセスを新たに開発しなければならず、いずれの場合も製造コストが大幅に高くなる。
また、前記のような製造プロセス的なコスト分析に加えて、機能ブロック構成による回路的にも、ＣＰＵを含むマイクロコンピュータシステムにはフラッシュメモリとＤＲＡＭとの両方を搭載する要求が強く、組み込み機器への実装性を考えた場合に、フラッシュメモリとＤＲＡＭとの２種類の半導体チップをワンパッケージ化することは必須である。そこで、本発明者は、互いの半導体チップの共通信号を共通の外部接続端子に割り当てることで、外部接続端子数の低減、複数種類の半導体チップのワンパッケージ化による実装面積の縮小を図り、回路的にもマイクロコンピュータシステムのコストダウンが可能となることを考えついた。
本発明の一つの目的は、ＣＰＵおよびフラッシュメモリとＤＲＡＭとの２種類の半導体チップをワンパッケージ化したパッケージ構造において、機能ブロック構成による回路的にも、外部接続端子数の低減、２種類の半導体チップのワンパッケージ化による実装面積の縮小を図り、マイクロコンピュータシステムのコストダウンを可能とすることができる半導体集積回路装置を提供することにある。
さらに、本発明の一つの目的は、それぞれの半導体チップにＡＳＩＣなどのロジック回路を内蔵する場合、ＤＲＡＭをシンクロナスＤＲＡＭとする場合には、さらに外部接続端子を共通にすることができるので、より一層、外部接続端子数を低減してコストダウンを図ることができる半導体集積回路装置を提供することにある。
さらに、本発明の一つの目的は、上記のような半導体集積回路装置を安価に提供することにある。
また、前記のようなマイクロコンピュータシステムにおいて、例えばＣＰＵとフラッシュメモリを搭載した、いわゆるフラッシュメモリ搭載マイクロコンピュータと称される半導体チップと、ＤＲＡＭとＡＳＩＣなどのロジック回路とを搭載した、いわゆるＤＲＡＭオンチップロジックと称される半導体チップとの２種類の半導体チップを考えた場合に、フラッシュメモリ搭載マイクロコンピュータとＤＲＡＭオンチップロジックとの間の動作対策が必須である。すなわち、フラッシュメモリ搭載マイクロコンピュータのＣＰＵからＤＲＡＭオンチップロジックのＤＲＡＭに対するアクセス動作と、ＤＲＡＭオンチップロジックの内部におけるロジック回路からＤＲＡＭに対するアクセス動作とにおけるデータ転送速度の対策が要求される。
例えば、前記のようなフラッシュメモリ搭載マイクロコンピュータとＤＲＡＭオンチップロジックとの半導体チップ同士を高速でつなげたいというときには、ＤＲＡＭの直結インタフェースを使うことで高速でつなぐことができるが、もしＤＲＡＭオンチップロジックのロジック回路がＤＲＡＭをアクセスしたいというときには、第１の方法としてロジック回路が動作をしているときにウェイト信号をＣＰＵに返す方法がある。この方法では、フラッシュメモリ搭載マイクロコンピュータとＤＲＡＭオンチップロジックとの間を非同期のメモリとして扱わなければならないので、１クロックサイクルの転送ができず、すなわちウェイト信号を見ている時間がとれないので２クロックサイクルのデータ転送となる。
また、１クロックサイクルを実現することができる第２の方法として、オンチップロジック自身をフラッシュメモリ搭載マイクロコンピュータにバスアービトレーションする方法がある。この方法では、ＤＲＡＭオンチップロジックのロジック回路がＣＰＵに対してバスの開放を要求するリクエスト信号を出力し、ロジック回路にバスを開放している期間にはＣＰＵは何もすることができないので、アービトレーションのオーバーヘッドが大きくなることと、ＣＰＵ自身が時間的なコントロールができないという不具合が生じる。
そこで、本発明者は、フラッシュメモリ搭載マイクロコンピュータのＣＰＵ自身が時間をコントロールした方が好ましいということに着目し、フラッシュメモリ搭載マイクロコンピュータのＣＰＵから見たＤＲＡＭのセルフリフレッシュ期間を有効に利用し、ＤＲＡＭのセルフリフレッシュ動作を可能にすると共に、このセルフリフレッシュ期間に、ＤＲＡＭオンチップロジックの内部におけるロジック回路からＤＲＡＭに対するアクセス動作を可能とすることで、フラッシュメモリ搭載マイクロコンピュータとＤＲＡＭオンチップロジックとの間のデータ転送の高速化が実現できることを考えついた。
本発明の一つの目的は、ＤＲＡＭとＡＳＩＣなどのロジック回路とが搭載された半導体チップにおいて、ウェイト制御を不要にして外部から見たＤＲＡＭのセルフリフレッシュ期間を有効に利用し、このセルフリフレッシュ期間にロジック回路からＤＲＡＭに対するアクセス動作を可能にして、外部と半導体チップとの間のデータ転送の高速化を実現することができる半導体集積回路装置を提供することにある。
また、ＤＲＡＭとロジック回路とが搭載された半導体チップと、ＣＰＵとフラッシュメモリとが搭載された半導体チップとの２種類のチップをワンパッケージ化したパッケージ構造においても、ウェイト制御を不要にしてＣＰＵから見たＤＲＡＭのセルフリフレッシュ期間にロジック回路からＤＲＡＭに対するアクセス動作を可能にして、半導体チップ間のデータ転送の高速化を実現することができる半導体集積回路装置を提供することにある。
さらに、ウェイト信号のやり取りをするウェイト制御が不要となり、処理のタイミング自身をＣＰＵからコントロールすることができるので、プログラム作成を容易にすることができる半導体集積回路装置を提供することにある。
また、汎用のＤＲＡＭインタフェースを使用することにより、ＤＲＡＭとロジック回路とが搭載された半導体チップと、ＣＰＵとフラッシュメモリとが搭載された半導体チップとを高速動作可能に直結することができる半導体集積回路装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施態様である半導体集積回路装置は、
第１パッケージと、前記第１パッケージの上面に積層された第２パッケージと、前記第１パッケージの下面に形成された複数の外部接続端子とを含み、
前記第１パッケージは、複数の第１機能ブロック、および前記複数の第１機能ブロックと電気的に接続される複数の第１信号端子を有する第１チップを備えており、
前記第２パッケージは、複数の第２機能ブロック、および前記複数の第２機能ブロックと電気的に接続される複数の第２信号端子を有する第２チップを備えており、
前記第１チップの外形寸法は、前記第２チップの外形寸法よりも小さく、
前記複数の外部接続端子のうちの第１セットは、前記第１チップの前記複数の第１信号端子のうちの第１セット、および前記第２チップの前記複数の第２信号端子のうちの第１セットと、第１配線を介して電気的に接続されており、
前記複数の外部接続端子のうちの第２セットは、前記第１チップの前記複数の第１信号端子のうちの第２セットのみと、第２配線を介して電気的に接続されており、
前記複数の外部接続端子のうちの第３セットは、前記第２チップの前記複数の第２信号端子のうちの第２セットのみと、第３配線を介して電気的に接続されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）回路的なコスト面においては、ＣＰＵおよびフラッシュメモリなどによるチップＭＦとＤＲＡＭによるチップＤとの２種類のチップをワンパッケージ化したパッケージ構造とすることで、外部接続端子数の低減、２種類のチップのワンパッケージ化による実装面積の縮小を図り、半導体集積回路装置のコストダウンを図ることができる。さらに、この半導体集積回路装置を用いた機器、システムなどにおける低コスト化も可能となる。
（２）チップＭＦ、チップＤのそれぞれにＡＳＩＣなどのロジック回路を内蔵するチップＭＦＡ、チップＡＤとする場合、ＤＲＡＭをシンクロナスＤＲＡＭとする場合には、さらに外部接続端子を共通にすることができるので、より一層、外部接続端子数を低減してコストダウンを図ることができる。
（３）回路的な動作面においては、ＤＲＡＭとＡＳＩＣなどのロジック回路とが搭載されたチップＡＤとすることで、ウェイト制御を不要にして、外部からみたＤＲＡＭのセルフリフレッシュ期間にロジック回路からＤＲＡＭに対するアクセス動作を行うことができるので、外部とチップＡＤとの間のデータ転送の高速化を実現することができる。
特に、ＣＰＵ自身が時間をコントロールして１クロックサイクルを実現することにより、ウェイト信号のやり取りをしないで済むので、高速アクセスを行うことができる。さらに、この半導体集積回路装置を用いた機器、システムなどにおける処理の高速化も可能となる。
（４）ＤＲＡＭとロジック回路とが搭載されたチップＡＤと、ＣＰＵとフラッシュメモリとなどが搭載されたチップＭＦ、チップＭＦＡとの２種類のチップをワンパッケージ化したパッケージ構造においても、ＣＰＵから見たＤＲＡＭのセルフリフレッシュ期間にロジック回路からＤＲＡＭに対するアクセス動作が可能になるので、チップＡＤとチップＭＦ、チップＭＦＡとの間のデータ転送の高速化を実現することができる。
（５）ウェイト信号のやり取りをするウェイト制御が不要となるので、処理のタイミング自身をＣＰＵからコントロールすることができる、すなわち処理をするタイミング自身をＣＰＵのプログラムの中で分かるので、半導体集積回路装置のプログラム作成を容易にすることができる。
（６）汎用のＤＲＡＭインタフェースを使用することにより、ＤＲＡＭとロジック回路とが搭載されたチップＡＤと、ＣＰＵとフラッシュメモリとなどが搭載されたチップＭＦ、チップＭＦＡとを高速動作可能に直結することができる。
（７）電源レベルの異なるＤＲＡＭ、ロジック、フラッシュメモリなどを２以上のチップに分けて形成することにより、プロセス上の負担が低減されるため、これらをワンチップに混載して形成する場合に比べてチップの製造コストを大幅に低減することができる。
（８）ＣＰＵおよびフラッシュメモリなどによるチップＭＦとＤＲＡＭによるチップＤとの２種類のチップを超薄型の積層パッケージに搭載してワンパッケージ化したことにより、チップの実装面積を大幅に縮小することができる。
本発明の一実施の形態である半導体集積回路装置の構成例を示す概略構成図である。 本発明の一実施の形態である半導体集積回路装置の構成例を示す概略構成図である。 本発明の一実施の形態である半導体集積回路装置の構成例を示す概略構成図である。 本発明の一実施の形態である半導体集積回路装置の構成例を示す概略構成図である。 本発明の一実施の形態である半導体集積回路装置の構成例を示す概略構成図である。 本発明の一実施の形態である半導体集積回路装置の構成例を示す概略構成図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 本発明の実施の形態である半導体集積回路装置を構成する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図である。 半導体チップの端子機能例の一覧を示す説明図である。 半導体チップの端子機能例の一覧を示す説明図である。 半導体チップの端子機能例の一覧を示す説明図である。 半導体チップの端子機能例の一覧を示す説明図である。 半導体チップの接続例を示す接続図である。 半導体チップの接続例を示す接続図である。 半導体チップの内部機能例を概略的に示す概略構成図である。 ＤＲＡＭアクセス制御部の詳細例を示す構成図である。 内部制御信号生成回路による動作モードの遷移状態例を示す説明図である。 ＤＲＡＭに対するＤＲＡＭアクセス制御部の制御例を示す動作タイミング図である。 本発明の実施の形態であるパッケージの全体斜視図である。 本発明の実施の形態であるパッケージの断面図である。 テープキャリアの一面に形成されたリードのパターンを示す平面図である。 テープキャリアの一面に形成されたリードのパターンを示す平面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の実施の形態である半導体集積回路装置の他の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す断面図である。 テープキャリアの一面に形成されたリードのパターンを示す平面図である。 テープキャリアの一面に形成されたリードのパターンを示す平面図である。 テープキャリアの一面に形成されたリードのパターンを示す平面図である。 本発明の他の実施の形態である半導体集積回路装置を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置を示す断面図である。 本発明の他の実施の形態である半導体集積回路装置を示す断面図である。 本発明の半導体集積回路装置を用いたシステム構成例を示す機能ブロック図である。 本発明の半導体集積回路装置を用いたシステム構成例を示す機能ブロック図である。 本発明の半導体集積回路装置を用いたシステム構成例を示す機能ブロック図である。 本発明の半導体集積回路装置を用いたシステム構成例を示す機能ブロック図である。 本発明の半導体集積回路装置を用いたシステム構成例を示す機能ブロック図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。 本発明者が検討したマイクロコンピュータ、フラッシュメモリ、ＤＲＡＭ、ＡＳＩＣ混載プロセスを示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
まず、図１〜図６を用いて本実施の形態の半導体集積回路装置の構成例を説明する。
本実施の形態の半導体集積回路装置は、例えば複数種類の半導体チップを互いに信号の入出力が可能に接続した積層構造のＬＳＩパッケージであり、その一構成例は図１に示すように、ＣＰＵ、メモリおよび周辺回路などを含むマイクロコンピュータＭとフラッシュメモリＦとが搭載された、いわゆるフラッシュメモリ搭載マイクロコンピュータと称されるチップＭＦ（第１の半導体チップ）と、ＤＲＡＭＤとＡＳＩＣなどのロジック回路Ａとが搭載された、いわゆるＤＲＡＭオンチップロジックと称されるチップＡＤ（第２の半導体チップ）とからなり、それぞれのチップＭＦとチップＡＤとの接続端子はパッケージの内部においてバスを介して相互に接続されていると共に、外部との接続を可能とする外部接続端子に接続されている。
ここで、フラッシュメモリＦとは、ＬＳＩメモリの一つでプログラマブルな不揮発性メモリをいい、メモリセルに高電圧を印加することによって書込みあるいは消去を行うメモリである。また、ＤＲＡＭＤとは、ＬＳＩメモリの一つでデータの内容を保持するために繰り返しデータ再生用の制御（リフレッシュ）信号を供給する必要があるメモリである。さらに、ＡＳＩＣとは、特定用途向けＩＣまたは専用ＩＣをいい、大容量メモリＬＳＩやマイクロプロセッサＬＳＩのように一般市場で販売される汎用ＬＳＩとは異なり、特定機器用に開発し、販売するＬＳＩである。
また、他の構成例としては、図２に示すように、ＣＰＵ、メモリおよび周辺回路などを含むマイクロコンピュータＭとフラッシュメモリＦとが搭載されたチップＭＦ（第１の半導体チップ）と、ＤＲＡＭＤのみが搭載されたチップＤ（第２の半導体チップ）とからなり、図１の構成例に対して、第２の半導体チップからＡＳＩＣなどのロジック回路Ａを取り除いた構成となっている。
さらに、他の構成例としては、図３に示すように、ＣＰＵ、メモリおよび周辺回路などを含むマイクロコンピュータＭとフラッシュメモリＦとロジック回路Ａとが搭載された、いわゆるフラッシュメモリ搭載オンチップロジックマイクロコンピュータと称されるチップＭＦＡ（第１の半導体チップ）と、ＤＲＡＭＤのみが搭載されたチップＤ（第２の半導体チップ）とからなり、図２の構成例に対して、第１の半導体チップにＡＳＩＣなどのロジック回路Ａが搭載された構成となっている。
その他にも、例えば前記図１の変形例として、図４に示すようにチップＭＦＡとチップＡＤとから構成する場合、前記図２の変形例として、図５に示すように１つのチップＭＦと複数のチップＤとから構成する場合、前記図３の変形例として、図６に示すようにチップＭＦＡと複数のチップＤとから構成する場合などのような構成例とすることも可能である。
以上のような、チップＭＦ＋チップＡＤ、チップＭＦ＋チップＤ、チップＭＦＡ＋チップＤ、チップＭＦＡ＋チップＡＤ、チップＭＦ＋チップＤ（拡張）、チップＭＦＡ＋チップＤ（拡張）による半導体集積回路装置の構成例において、それぞれのチップに搭載されるマイクロコンピュータＭ、フラッシュメモリＦ、ＤＲＡＭＤ、ロジック回路Ａなどはチップの構成が異なっても同様の機能ブロックから構成されている。
また、チップＡＤ、チップＤは汎用のＤＲＡＭインタフェース仕様によりチップＭＦ、チップＭＦＡに直結しやすくなっており、ＤＲＡＭＤはそれぞれの半導体集積回路装置において拡張メモリとして使用される。さらに、チップＡＤのＡＳＩＣなどのロジック回路Ａは、チップＭＦ、チップＭＦＡのＣＰＵによるアクセス制御と独立に、チップＡＤの内部においてＤＲＡＭＤに対するアクセス制御が可能となっている。
ここで、図７〜図１４によりそれぞれの半導体チップの概要を説明する。特に、チップＭＦ、チップＡＤ、チップＤを順に説明する。また、図１５〜図１８にはチップＭＦの端子機能例の一覧を示す。
図７、図８はチップＭＦの１４４ピンの例を示し、図７はその内部構成例を示す機能ブロック図、図８は端子機能例を示す説明図である。また、図９、図１０はチップＭＦの１１２ピンの例を示し、図９はその内部構成例を示す機能ブロック図、図１０は端子機能例を示す説明図である。なお、１４４ピンのチップＭＦと１１２ピンのチップＭＦとの違いは、データ入出力の外部端子が３２ビットと１６ビットとのデータ幅に対応してそれぞれＤ０〜Ｄ３１とＤ０〜Ｄ１５とで異なる点のみであり、ここでは主に１４４ピンのチップＭＦについて説明する。
この１４４ピンのチップＭＦは、少なくともマイクロコンピュータとフラッシュメモリとが形成され、半導体集積回路装置の全体的な制御・処理機能と、電気的に一括消去可能なプログラマブルメモリ機能とを有する回路構成となっており、例えば図７に示すように、プロセッサＣＰＵ、フラッシュメモリＦｌａｓｈ、ランダムアクセスメモリ／キャッシュメモリＲＡＭ／Ｃａｃｈｅ、データトランスファコントローラＤＴＣ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスステートコントローラＢＳＣ、ユーザブレークコントローラＵＢＣ、割り込みコントローラＩＮＴＣ、シリアルコミュニケーションインタフェースＳＣＩ、マルチファンクションタイマパルスユニットＭＴＵ、コンペアマッチタイマＣＭＴ、Ａ／ＤコンバータＡ／Ｄ、ウォッチドッグタイマＷＤＴ、フェーズルックトループ回路ＰＬＬなどから構成されている。
プロセッサＣＰＵは、例えばＲＩＳＣタイプの命令セットを持っている中央処理装置である。このＣＰＵは、基本的には１命令１サイクルで動作するので、命令実行速度が飛躍的に向上され、また内部３２ビット構成となっており、データ処理能力が強化されている。このＣＰＵの特長としては、汎用レジスタマシン（汎用レジスタが３２ビット×１６本、コントロールレジスタが３２ビット×３本、システムレジスタが３２ビット×４本）、ＲＩＳＣ対応の命令セット（命令長が１６ビット固定長によるコード効率の向上、ロードストアアーキテクチャ（基本演算はレジスタ間で実行）、遅延分岐命令の採用で分岐時のパイプラインの乱れを軽減、Ｃ言語指向の命令セット）、命令実行時間が１命令／１サイクル（２８ＭＨｚ動作時で３５ｎｓ／命令）、アドレス空間がアーキテクチャ上は４ＧＢ、乗算器内蔵により、３２×３２→６４乗算を２〜４サイクル実行、３２×３２＋６４→６４積和演算を２〜４サイクル実行、５段パイプライン方式などの各種機能が備えられている。
フラッシュメモリＦｌａｓｈは、例えば６４Ｋバイトまたは１２８Ｋバイトの電気的に一括消去可能なプログラマブルメモリを内蔵する回路である。このＦｌａｓｈは、例えば３２ビット幅のデータバスを介してＣＰＵとＤＭＡＣ、ＤＴＣに接続されている。ＣＰＵ、ＤＭＡＣ、ＤＴＣは８、１６または３２ビット幅でＦｌａｓｈをアクセスすることができる。このＦｌａｓｈのデータは、常に１ステートでアクセスすることができる。
ランダムアクセスメモリ／キャッシュメモリＲＡＭ／Ｃａｃｈｅは、例えば４ＫＢのランダムアクセスメモリＲＡＭと、１ＫＢのキャッシュメモリＣａｃｈｅからなるメモリである。このＣａｃｈｅの特長としては、命令コードおよびＰＣ相対読み出し・データキャッシング、ライン長は４バイト（１ロングワードは２命令長分）、キャッシュタグは２５６エントリ、ダイレクトマップ方式、内蔵ＲＯＭ／ＲＡＭ、内蔵Ｉ／Ｏエリアはキャッシュ対象外、内蔵ＲＡＭと兼用しており、キャッシュイネーブル時は内蔵ＲＡＭのうち２ＫＢをアドレスアレイ・データアレイとして使用などの各種機能が備えられている。
データトランスファコントローラＤＴＣは、割り込みまたはソフトウェアによって起動され、データ転送を行うことができる回路である。このＤＴＣの特長としては、周辺Ｉ／Ｏの割り込み要求によりＣＰＵと独立したデータ転送が可能、割り込み要因毎に転送モードを設定可能（メモリ上に転送モードを設定）、１つの起動要因に対して、複数のデータ転送が可能、豊富な転送モード（ノーマルモード／リピートモード／ブロック転送モード）の選択が可能、転送単位をバイト／ワード／ロングワードに設定可能、ＤＴＣを起動した割り込みをＣＰＵに要求（１回のデータ転送終了後にＣＰＵに対する割り込みを発生可能、指定したデータ転送の全ての終了後にＣＰＵに割り込みを発生可能）、ソフトウェアによる転送の起動可能などの各種機能が備えられている。また、アドレス空間は転送元アドレス、転送先アドレスとも３２ビットで指定でき、転送対象デバイスは内蔵メモリであるフラッシュメモリＦｌａｓｈ、ＲＡＭ／Ｃａｃｈｅや、外部メモリ、内蔵周辺回路などに対してデータ転送が行われる。
ダイレクトメモリアクセスコントローラＤＭＡＣは、例えば４チャネルからなり、ＤＡＣＫ（転送要求受付信号）付き外部デバイス、外部メモリ、メモリマップト外部デバイス、内蔵周辺回路（ＤＭＡＣ、ＢＳＣ、ＵＢＣを除く）間のデータ転送を、ＣＰＵに代わって高速に行うことができる回路である。このＤＭＡＣを使うとＣＰＵの負担を減らすと共にチップＭＦの動作効率を上げることができる。このＤＭＡＣの特長としては、サイクルスチール転送をサポート、デュアルアドレスモード転送をサポート、直接転送モード／間接転送モード切り替え可能（チャネル３のみ）であり、この直接転送モードは転送元アドレスにあるデータを転送先アドレスに転送し、また間接転送モードとは転送元アドレスにあるデータをアドレスとして、そのアドレスにあるデータを転送先アドレスに転送する機能である。また、特定のチャネルにおいて、リロード機能、外部リクエスト、内蔵回路、オートリクエストによる転送要求機能があり、さらにバスモードの選択、優先順位固定モード、ラウンドロビンモードによる優先順位の設定、ＣＰＵへの割り込み要求などの各種機能が備えられている。
バスステートコントローラＢＳＣは、アドレス空間の分離、各種メモリに応じた制御信号の出力などを行う回路である。これにより、外付け回路なしにＤＲＡＭ、ＳＲＡＭ、ＲＯＭなどをチップＭＦに直結することが可能となっている。このＢＳＣの特長としては、外部拡張時のメモリアクセスをサポート（外部データバスは３２ビット）、アドレス空間を５エリアに分割（ＳＲＡＭ空間×４エリア、ＤＲＡＭ空間×１エリア）、各エリアにはバスサイズ（８／１６／３２ビット）、ウェイトサイクル数、各エリアに対応したチップセレクト信号の出力、ＤＲＡＭ空間アクセス時にＤＲＡＭ用バーＲＡＳ、バーＣＡＳ信号の出力、ＲＡＳプリチャージタイム確保用Ｔｐサイクル発生可能などの特性を設定可能、ＤＲＡＭバーストアクセス機能（ＤＲＡＭの高速アクセスモードサポート）、ＤＲＡＭリフレッシュ機能（プログラマブルなリフレッシュ間隔、バーＣＡＳ ｂｅｆｏｒ バーＲＡＳリフレッシュ／セルフリフレッシュをサポート）、外部ウェイト信号によるウェイトサイクルの挿入可能、アドレスデータマルチプレクスＩ／Ｏデバイスをアクセス可能などの各種機能が備えられている。
ユーザブレークコントローラＵＢＣは、ユーザのプログラムデバッグを容易にする機能を提供する回路である。このＵＢＣにブレーク条件を設定すると、ＣＰＵまたはＤＭＡＣおよびＤＴＣによるバスサイクルの内容に応じて、ユーザブレーク割り込みが発生される。この機能を使用することによって、高機能のセルフモニタデバッガを容易に作成でき、大規模なインサーキットエミュレータを使用しなくても、チップＭＦ単体で手軽にプログラムをデバッグすることが可能となっている。このＵＢＣの特長としては、ＣＰＵやＤＭＡＣが、ある設定した条件のバスサイクルを生成すると割り込みを発生し、またオンチップデバッガの構築が容易であり、さらにブレーク条件としてはアドレス、ＣＰＵサイクルまたはＤＭＡ／ＤＴＣサイクル、命令フェッチまたはデータアクセス、読み出しまたは書き込み、オペランドサイズ（ロングワード、ワード、バイト）が設定でき、このブレーク条件の成立により、ユーザブレーク割り込みが発生し、ユーザが作成したユーザブレーク割り込み例外ルーチンを実行させることができるようになっている。
割り込みコントローラＩＮＴＣは、割り込み要因の優先順位を判定し、プロセッサＣＰＵへの割り込み要求を制御する回路である。このＩＮＴＣには、各割り込みの優先順位を設定するためのレジスタがあり、これによりユーザが設定した優先順位に従って、割り込み要求を処理させることができる。このＩＮＴＣの特長としては、外部割り込み端子が９本、内部割り込み要因が４３要因、１６レベルの優先順位設定が可能であり、さらにＮＭＩ端子の状態を示すノイズキャンセラ機能、割り込みが発生したことを外部へ出力可能として、チップＭＦがバス権を開放しているときに内蔵周辺回路割り込みが発生したことを外部バスマスタに知らせ、バス権を要求することができるようになっている。
シリアルコミュニケーションインタフェースＳＣＩは、例えば独立した２チャネルからなり、この２チャネルは同一の機能を持っている。このＳＣＩは、調歩同期式通信とクロック同期式通信の２方式でシリアル通信ができる回路である。また、複数のプロセッサ間のシリアル通信機能（マルチプロセッサ通信機能）が備えられている。このＳＣＩの特長としては、１チャネルあたり、調歩同期／クロック同期式モードの選択が可能、送受信を同時に行うことが可能（全二重）、専用のボーレートジェネレータの内蔵、マルチプロセッサ間の通信機能などの各種機能が備えられている。
マルチファンクションタイマパルスユニットＭＴＵは、例えば６チャネルの１６ビットタイマにより構成される回路である。このＭＴＵの特長としては、１６ビットタイマ５チャネルをベースに最大１６種類の波形出力または最大１６種類のパルスの入出力処理が可能、１６本のアウトプットコンペアレジスタ兼インプットキャプチャレジスタ、総数１６本の独立したコンパレータ、８種類のカウンタ入力クロックを選択可能、インプットキャプチャ機能、パルス出力モード（ワンショット／トグル／ＰＷＭ／相補ＰＷＭ／リセット同期ＰＷＭ）、複数カウンタの同期化機能、相補ＰＷＭ出力モード（６相のインバータ制御用ノンオーバラップ波形を出力、デッドタイム自動設定、ＰＷＭデューティを０〜１００％任意に設定可能、出力ＯＦＦ機能）、リセット同期ＰＷＭモード（任意デューティの正相・逆相ＰＷＭ波形を３相出力）、位相計数モード（２相エンコーダ計数処理が可能）などの各種機能が備えられている。
コンペアマッチタイマＣＭＴは、例えば２チャネルからなり、１６ビットフリーランニングカウンタ、１つのコンペアレジスタなどからなり、コンペアマッチで割り込み要求を発生させる機能が備えられている。
Ａ／ＤコンバータＡ／Ｄは、１０ビット×８チャネルであり、外部トリガによる変換を可能にすると共に、サンプル＆ホールド機能を２ユニット内蔵して、同時に２チャネルがサンプリング可能となっている。
ウォッチドッグタイマＷＤＴは、１チャネルのタイマで、システムの監視を行うことができる回路である。このＷＤＴは、システムの暴走などによりカウンタの値をＣＰＵが正しく書き換えられずにオーバフローすると、外部にオーバフロー信号を出力する。同時に、チップＭＦの内部リセット信号を発生することもできる。ＷＤＴとして使用しないときには、インターバルタイマとして使用することもできる。インターバルタイマとして使用した場合には、カウンタがオーバフローする毎にインターバルタイマ割り込みを発生する。また、ＷＤＴはスタンバイモードの解除時にも使用されるようになっている。なお、内部リセット信号は、レジスタの設定により発生させることができ、リセットの種類はパワーオンリセットまたはマニュアルリセットを選択できる。このＷＤＴの特長としては、ウォッチドッグタイマ／インターバルタイマの切り換えが可能、カウントオーバフロー時、内部リセット、外部信号または割り込みを発生させる機能などが備えられている。
フェーズルックトループ回路ＰＬＬは、例えばクロック発振器を内蔵し、クロック逓倍用のＰＬＬ回路として動作する回路となっている。
以上のように構成されるチップＭＦにおいて、これらの内部回路の相互間は、図７に示すように、内部アドレスバスＢＵＳＡＩおよび上位および下位の内部データバスＢＵＳＤＩにより接続され、さらにこれらの内部回路と外部接続端子Ｉ／Ｏとの間は周辺アドレスバスＢＵＳＡＯ、周辺データバスＢＵＳＤＯおよび制御信号線ＳＬにより接続されている。
内部アドレスバスＢＵＳＡＩは、２４ビットのバス幅とされ、プロセッサＣＰＵ、フラッシュメモリＦｌａｓｈ、ランダムアクセスメモリ／キャッシュメモリＲＡＭ／Ｃａｃｈｅ、データトランスファコントローラＤＴＣ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスステートコントローラＢＳＣのそれぞれの相互間に接続されている。
内部データバスＢＵＳＤＩは、上位の１６ビットのバスと下位の１６ビットのバスとからなり、それぞれプロセッサＣＰＵ、フラッシュメモリＦｌａｓｈ、ランダムアクセスメモリ／キャッシュメモリＲＡＭ／Ｃａｃｈｅ、データトランスファコントローラＤＴＣ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスステートコントローラＢＳＣのそれぞれの相互間に接続され、上位の１６ビットのバスと下位の１６ビットのバスにより３２ビットのデータ幅に対応できるようになっている。
周辺アドレスバスＢＵＳＡＯは、２４ビットのバス幅とされ、バスステートコントローラＢＳＣ、割り込みコントローラＩＮＴＣ、シリアルコミュニケーションインタフェースＳＣＩ、マルチファンクションタイマパルスユニットＭＴＵ、コンペアマッチタイマＣＭＴ、ウォッチドッグタイマＷＤＴのそれぞれの内部回路と外部接続端子Ｉ／Ｏとの間に接続されている。
周辺データバスＢＵＳＤＯは、１６ビットのバス幅とされ、バスステートコントローラＢＳＣ、割り込みコントローラＩＮＴＣ、シリアルコミュニケーションインタフェースＳＣＩ、マルチファンクションタイマパルスユニットＭＴＵ、コンペアマッチタイマＣＭＴ、ウォッチドッグタイマＷＤＴのそれぞれの内部回路と外部接続端子Ｉ／Ｏとの間に接続されている。
制御信号線ＳＬは、データトランスファコントローラＤＴＣ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスステートコントローラＢＳＣ、ユーザブレークコントローラＵＢＣ、割り込みコントローラＩＮＴＣ、シリアルコミュニケーションインタフェースＳＣＩ、マルチファンクションタイマパルスユニットＭＴＵ、コンペアマッチタイマＣＭＴ、Ａ／ＤコンバータＡ／Ｄのそれぞれの内部回路の相互間と、これらの内部回路と外部接続端子Ｉ／Ｏとの間に接続されている。
このチップＭＦにおいては、外部接続端子Ｉ／Ｏとして、図８に示すような機能割り付けとなっており、９８本の入出力端子、８本の入力端子となっている。それぞれの外部接続端子Ｉ／Ｏの機能については、図１５〜図１８に示すように、分類、記号、入出力、名称と対応させた端子機能例の一覧に示すとおりである。なお、１１２ピンのチップＭＦは、図１０に示すような機能割り付けとなっており、７４本の入出力端子、８本の入力端子となっている。
図１１はチップＡＤの内部構成例を示す機能ブロック図、図１２はその端子機能例を示す説明図である。なお、チップＡＤは１４４ピンの例を示している。
このチップＡＤは、ＤＲＡＭとＡＳＩＣとが形成され、随時書き込み／読み出し可能なメモリ機能とロジック回路による処理機能とを有する回路構成となっており、例えば図１１に示すように、電源回路ＶＳ、複数のＤＲＡＭバンクＢａｎｋ、メインアンプＭＡ、データ転送回路ＤＴ、ディジタル信号処理回路ＤＳＰ、ロウアドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢ、制御論理／タイミング発生回路ＣＲ／ＴＧから構成されている。なお、このＤＲＡＭとしては、記憶保持動作が必要な随時書き込み／読み出し可能な、単なるダイナミックランダムアクセスメモリＤＲＡＭ、クロックによる同期式のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）、データ出力時間が長くできるエクステンディットデータアウトＤＲＡＭ（ＥＤＯ−ＤＲＡＭ）などがある。
電源回路ＶＳは、外部から電源Ｖcc、接地Ｖssの電圧を入力として、複数のＤＲＡＭバンクＢａｎｋ、メインアンプＭＡに必要な電源を供給する回路である。
複数のＤＲＡＭバンクＢａｎｋは、各バンクが独立に動作可能であり、各バンクは、例えばメモリセル、ワードデコーダ、カラムデコーダ、センスアンプ、タイミングジェネレータを含む。例えば、これらのＤＲＡＭバンクＢａｎｋの容量は１バンク当たり２５６ｋビットである。
メインアンプＭＡは、複数のＤＲＡＭバンクＢａｎｋと外部接続端子Ｄ０〜Ｄ３１とのデータ入出力を行う回路である。例えば、各ＤＲＡＭバンクＢａｎｋとの間に、１２８本と多数のグローバルデータ線があり、それを通してデータのやり取りが行われる。
データ転送回路ＤＴは、ＤＲＡＭバンクＢａｎｋおよびメインアンプＭＡなどからなるＤＲＡＭとディジタル信号処理回路ＤＳＰとの間のデータ転送パターンをリアルタイムに切り換える。例えば、隣接したデータのうちの一方を選択したり、データをクリアしたりすることが可能となっている。
ディジタル信号処理回路ＤＳＰは、画像、音声などのディジタル信号の処理を実行する回路であり、例えば画像処理の場合にはＺ比較による陰面を消去する処理、αブレンドによる透明感を与える処理などを実行する。また、シリアル出力ポートＳＤ０〜ＳＤ２３からデータをディスプレイなどの出力機器に出力する。このディジタル信号処理回路ＤＳＰとデータ転送回路ＤＴとは制御信号Ｃ０〜Ｃ２７によって制御される。
ロウアドレスバッファＲＡＢおよびカラムアドレスバッファＣＡＢは、外部アドレス信号入力端子Ａ０〜Ａ１０からアドレス信号を取り込み、内部アドレス信号を生成して各ＤＲＡＭバンクＢａｎｋに供給する回路である。バーＲＡＳのタイミングロウアドレスで、バーＣＡＳＬ、バーＣＡＳＨ、バーＣＡＳＨＬ、バーＣＡＳＨＨのタイミングでカラムアドレスを取り込む。
制御論理／タイミング発生回路ＣＲ／ＴＧは、ＤＲＡＭの動作に必要な各種タイミング信号を発生する回路である。入力されるバーＣＳはチップセレクト信号、バーＲＡＳはロウアドレスストローブ信号、バーＣＡＳＬ、バーＣＡＳＨ、バーＣＡＳＨＬ、バーＣＡＳＨＨはカラムアドレスストローブ信号、ＲＤ／バーＷＲは読み出し／書き込み信号（高レベルなら読み出し、低レベルなら書き込みを示す）である。４つのカラムアドレスストローブ信号は、バイトコントロール（各バイト毎の読み出し／書き込み制御）を可能にするためであり、バーＣＡＳＬが最下位のバイトＤ０〜Ｄ７、バーＣＡＳＨが最下位から２番目のバイトＤ８〜Ｄ１５、バーＣＡＳＨＬが最下位から３番目のバイトＤ１６〜Ｄ２３、バーＣＡＳＨＨが最上位のバイトＤ２４〜Ｄ３１用である。
以上のように構成されるチップＡＤの内部回路において、複数のＤＲＡＭバンクＢａｎｋとロウアドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢとの相互間は内部アドレスバスＢＵＳＡＩにより接続され、さらにロウアドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢと外部接続端子Ｉ／Ｏとの間は周辺アドレスバスＢＵＳＡＯ、メインアンプＭＡと外部接続端子Ｉ／Ｏとの間は周辺データバスＢＵＳＤＯによりそれぞれ接続されている。
また、データ転送回路ＤＴとディジタル信号処理回路ＤＳＰとの相互間はアドレスバスおよびデータの内部バスＢＵＳＩにより接続され、さらにデータ転送回路ＤＴ、ディジタル信号処理回路ＤＳＰと外部接続端子Ｉ／Ｏとの間はデータおよび制御信号の周辺バスＢＵＳＯにより接続されている。
このチップＡＤにおいては、外部接続端子として、図１２に示すように、電源Ｖcc、接地Ｖssの電圧端子Ｖcc、Ｖss、アドレス端子Ａ０〜Ａ１０、データ入出力端子Ｄ０〜Ｄ３１、チップセレクト端子バーＣＳ、ロウアドレスストローブ端子バーＲＡＳ、カラムアドレスストローブ端子バーＣＡＳＬ、バーＣＡＳＨ、バーＣＡＳＨＬ、バーＣＡＳＨＨ、読み出し／書き込み端子ＲＤ／バーＷＲ、クロック端子ＣＫ、シリアルデータ出力端子ＳＤ０〜ＳＤ２３、ＡＳＩＣ制御信号端子Ｃ０〜Ｃ２７が設けられている。
図１３はチップＤの内部構成例を示す機能ブロック図、図１４はその端子機能例を示す説明図である。なお、チップＤは５０ピンの例を示している。
このチップＤは、ＤＲＡＭのみが形成され、随時書き込み／読み出し可能なメモリ機能を有する回路構成となっており、例えば図１３に示すように、電源回路ＶＳ、複数のＤＲＡＭバンクＢａｎｋ、メインアンプＭＡ、ロウアドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢ、制御論理／タイミング発生回路ＣＲ／ＴＧから構成されている。
このチップＤは、前記図１１に示すチップＡＤのデータ転送回路ＤＴとディジタル信号処理回路ＤＳＰとのロジック回路が取り除かれたＤＲＡＭのみの回路構成となっており、従ってチップＤを構成する内部回路については前記チップＡＤの内部回路と同じなので、ここでの機能的な説明は省略する。
このチップＤにおいては、外部接続端子として、図１４に示すように、電源Ｖcc、接地Ｖssの電圧端子Ｖcc、Ｖss、アドレス端子Ａ０〜Ａ１１、データ入出力端子ＤＱ０〜ＤＱ３１、ロウアドレスストローブ端子バーＲＡＳ、カラムアドレスストローブ端子バーＬＣＡＳ、バーＵＣＡＳ、書き込みイネーブル端子バーＷＥ、出力イネーブル端子バーＯＥが設けられている。
以上のような、チップＭＦ、チップＭＦＡと、１つまたは複数のチップＡＤ、チップＤとの組み合わせにより構成される本実施の形態の半導体集積回路装置においては、特に本発明の一つの特徴として、チップＭＦまたはチップＭＦＡの接続端子と、チップＡＤまたはチップＤの接続端子とに互いに共通の信号端子は同一の外部接続端子に共通に割り当てている。以下に、同一の外部接続端子に共通に割り当てられている接続端子について詳細に説明する。
図１９は、前記図７、図８に示した１４４ピンのチップＭＦと、前記図１３、図１４に示した５０ピンの２つのチップＤとの接続例を示す接続図である。なお、図１９においては、チップＭＦの接続端子とチップＤの接続端子とに共通の信号端子と外部接続端子との間の接続のみを示しており、実際にはチップＭＦにのみ独立の信号端子である接続端子も外部接続端子に接続されている。
この１４４ピンのチップＭＦと５０ピンの２つのチップＤとの接続において、チップＭＦのアドレス端子Ａ０〜Ａ１１は２つのチップＤのアドレス端子Ａ０〜Ａ１１に接続されると共に同じ外部接続端子Ａ０〜Ａ１１に接続され、チップＭＦのデータ入出力端子Ｄ０〜Ｄ３１はそれぞれのチップＤのデータ入出力端子ＤＱ０〜ＤＱ１５に分割して接続されると共に同じ外部接続端子Ｄ０〜Ｄ３１に接続されている。
また、チップＭＦの電源端子Ｖcc、接地端子ＶssはそれぞれのチップＤの電源端子Ｖcc、接地端子Ｖssにそれぞれ接続されると共に同じ外部接続端子Ｖcc、Ｖssにそれぞれ接続されている。なお、この電圧端子は、実際にはチップＭＦ、チップＤ、外部接続端子の複数の端子に割り当てられているので、それぞれが同じ端子同士で接続される。
さらに、制御信号については、チップＭＦのロウアドレスストローブ端子バーＲＡＳは２つのチップＤに共通に接続されると共に外部接続端子バーＲＡＳに接続され、チップＭＦのカラムアドレスストローブ端子バーＣＡＳＬ、バーＣＡＳＨは一方のチップＤのカラムアドレスストローブ端子バーＬＣＡＳ、バーＵＣＡＳに接続されると共に外部接続端子バーＣＡＳＬ、バーＣＡＳＨに接続され、チップＭＦのカラムアドレスストローブ端子バーＣＡＳＨＬ、バーＣＡＳＨＨは他方のチップＤのカラムアドレスストローブ端子バーＬＣＡＳ、バーＵＣＡＳに接続されると共に外部接続端子バーＣＡＳＨＬ、バーＣＡＳＨＨに接続されている。
また、チップＭＦの読み出し／書き込み端子ＲＤ／バーＷＲは２つのチップＤの書き込みイネーブル端子バーＷＥに共通に接続されると共に外部接続端子ＲＤ／バーＷＲに接続され、チップＭＦのチップセレクト端子バーＣＳ３は２つのチップＤの出力イネーブル端子バーＯＥに共通に接続されると共に外部接続端子バーＣＳ３に接続されている。
このように、チップＭＦとチップＤと外部接続端子との接続においては、チップＤの全ての接続端子がチップＭＦの接続端子と共通になってそれぞれ同一の外部接続端子に接続される。なお、このチップＭＦとチップＤとによる半導体集積回路装置においては、実際にはチップＭＦにのみ独立の信号端子である接続端子も存在するので、この独立の接続端子に接続される外部接続端子も外部と接続可能に設けられている。
図２０は、前記図７、図８に示した１４４ピンのチップＭＦと、前記図１１、図１２に示した１４４ピンのチップＡＤとの接続例を示す接続図である。なお、図２０においても、前記図１９と同様にチップＭＦの接続端子とチップＡＤの接続端子とに共通の信号端子と外部接続端子との間の接続のみを示しており、実際にはチップＭＦ、チップＡＤにのみ独立の信号端子である接続端子も外部接続端子に接続されている。
この１４４ピンのチップＭＦと１４４ピンのチップＡＤとの接続において、チップＭＦのアドレス端子Ａ０〜Ａ１０はチップＡＤのアドレス端子Ａ０〜Ａ１０に接続されると共に同じ外部接続端子Ａ０〜Ａ１０に接続され、チップＭＦのデータ入出力端子Ｄ０〜Ｄ３１はチップＡＤのデータ入出力端子Ｄ０〜Ｄ３１に接続されると共に同じ外部接続端子Ｄ０〜Ｄ３１に接続されている。
また、チップＭＦの電源端子Ｖcc、接地端子ＶssはチップＡＤの電源端子Ｖcc、接地端子Ｖssにそれぞれ接続されると共に同じ外部接続端子Ｖcc、Ｖssにそれぞれ接続されている。なお、この電圧端子は、実際にはチップＭＦ、チップＡＤ、外部接続端子の複数の端子に割り当てられているので、それぞれが同じ端子同士で接続される。
さらに、制御信号については、チップＭＦのロウアドレスストローブ端子バーＲＡＳ、カラムアドレスストローブ端子バーＣＡＳＬ、バーＣＡＳＨ、バーＣＡＳＨＬ、バーＣＡＳＨＨ、読み出し／書き込み端子ＲＤ／バーＷＲ、チップセレクト端子バーＣＳ３、クロック端子ＣＫはチップＡＤのロウアドレスストローブ端子バーＲＡＳ、カラムアドレスストローブ端子バーＣＡＳＬ、バーＣＡＳＨ、バーＣＡＳＨＬ、バーＣＡＳＨＨ、読み出し／書き込み端子ＲＤ／バーＷＲ、チップセレクト端子バーＣＳ３、クロック端子ＣＫにそれぞれ接続されると共に、それぞれ同じ外部接続端子のロウアドレスストローブ端子バーＲＡＳ、カラムアドレスストローブ端子バーＣＡＳＬ、バーＣＡＳＨ、バーＣＡＳＨＬ、バーＣＡＳＨＨ、読み出し／書き込み端子ＲＤ／バーＷＲ、チップセレクト端子バーＣＳ３、クロック端子ＣＫに接続されている。
このように、チップＭＦとチップＡＤとによる半導体集積回路装置においては、実際にはチップＡＤにのみ特有の信号であるシリアルデータ出力ＳＤ０〜ＳＤ２３、ＡＳＩＣ制御信号端子Ｃ０〜Ｃ２７が独立となる他、チップＭＦにのみ独立の信号端子である接続端子も存在するので、これらの独立の接続端子に接続される外部接続端子も外部と接続可能に設けられている。
なお、前記半導体集積回路装置において、チップＡＤ、チップＤのＤＲＡＭをシンクロナスＤＲＡＭとする場合には、さらに半導体集積回路装置の内部で同期を取る必要があるので、この同期を取るための制御信号であるクロック信号が割り当てられているクロック端子も共通の接続端子として同一の外部接続端子に接続されることになる。
次に、本実施の形態の作用について、チップＭＦ、チップＭＦＡと、１つまたは複数のチップＡＤ、チップＤとの組み合わせにより構成される半導体集積回路装置において、チップＭＦ（チップＭＦＡ）のプロセッサＣＰＵからチップＡＤ（チップＤ）のＤＲＡＭに対する読み出し動作、書き込み動作、リフレッシュ動作の概要を説明する。
（１）読み出し動作
例えば、アドレスマルチプレクスではアドレス信号は時分割で入力するため、プロセッサＣＰＵからのロウアドレスストローブ信号バーＲＡＳとカラムアドレスストローブ信号バーＣＡＳの２つの同期信号が必要である。バーＲＡＳが高レベル（Ｈ）の期間は、ＲＡＳ系回路がプリチャージされる期間で、この間はチップ内部ではいかなるメモリ動作も行われない。一方、バーＣＡＳがＨの期間は、データ出力バッファやデータ入力バッファなどのＣＡＳ系回路がプリチャージされる期間で、この間はチップＡＤの外部との読み出し動作、書き込み動作は行われない。
バーＲＡＳが低レベル（Ｌ）になると、ＲＡＳ系回路が活性化され、メモリ動作が始まる。続いて、バーＣＡＳがＬになると読み出し動作あるいは書き込み動作が始まり、チップＡＤの外部のチップＭＦとのデータの授受が行われる。このようにチップＡＤのＤＲＡＭでは、プリチャージ期間と活性期間が交互に繰り返される。通常、バーＲＡＳのサイクル時間がチップＡＤのサイクル時間となる。
読み出し動作の指定は、書き込みイネーブル信号バーＷＥをバーＣＡＳの立ち下がり時点よりも前にＨにして、バーＣＡＳが立ち上がるまでそれを保持することによって行う。データがいったん出力されると、バーＣＡＳが立ち上がるまでデータを保持する。ここでアクセス時間には３種類あって、バーＲＡＳおよびバーＣＡＳの立ち下がり時点からデータ出力端子にデータが出力されるまでの時間を、それぞれバーＲＡＳアクセス時間、バーＣＡＳアクセス時間と呼び、カラムアドレスが確定された時点からデータが出力されるまでの時間をアドレスアクセス時間と呼ぶ。
（２）書き込み動作
アドレス信号とバーＲＡＳ、バーＣＡＳとの関係は、読み出し動作と同じなのでここでは説明を省略する。また、サイクル時間などのバーＲＡＳ、バーＣＡＳのタイミング規格も読み出し動作と同じである。ただし、バーＷＥをバーＣＡＳの立ち下がり時点よりも前にＬにすることによって書き込み動作を指定する。このサイクル中は、データ出力端子は高インピーダンス状態に保持される。なお、バーＲＡＳをＬのままの状態で、いったんチップＡＤの外部のチップＭＦに読み出したデータをチップＭＦで変更し、再び同じメモリセルに書き込むというＲｅａｄ Ｍｏｄｉｆｙ Ｗｒｉｔｅ動作の仕様もある。
（３）リフレッシュ動作
読み出し、書き込みといったランダムアクセス動作中に割り込んで行うリフレッシュ動作と、電池バックアップ期間中のようにチップＡＤの内部の記憶情報を保持するためだけに行うリフレッシュ動作がある。前者はバーＲＡＳ ｏｎｌｙ リフレッシュと、ＣＢＲ（バーＣＡＳ ｂｅｆｏｒ バーＲＡＳ）リフレッシュが、また後者ではセルフリフレッシュが標準になっている。
例えば、バーＲＡＳ ｏｎｌｙ リフレッシュは、読み出し動作、書き込み動作と同じタイミング規格のバーＲＡＳの１サイクル中に、１行（ワード線）の全メモリセルが同時にリフレッシュされる。ただし、バーＣＡＳをＨにしてチップＡＤの外部のチップＭＦからリフレッシュアドレスを与えなければならない。
このリフレッシュの仕方には、集中リフレッシュと分散リフレッシュとがある。集中リフレッシュは、最小サイクルでリフレッシュを繰り返し、この期間はチップＡＤの外部のチップＭＦからメモリアクセスはできないが、残りの期間はリフレッシュを割り込ませず、外部からメモリアクセスを受け付ける方法である。分散リフレッシュは、リフレッシュ動作の１サイクルを最大リフレッシュの期間中に等しく分散したものである。実際には分散リフレッシュが多用されるので、リフレッシュ動作の１サイクルが通常の読み出し・書き込み動作のサイクルに割り込んだタイミングとなる。
また、ＣＢＲリフレッシュは、バーＣＡＳをバーＲＡＳに先行させてＬにすることによって、リフレッシュ動作であることを内部で判定する。この判定パルスによって内部のリフレッシュアドレスカウンタからアドレスが発生し、ワード線が選ばれ、リフレッシュされる。従って、チップＡＤの外部からアドレスを与える必要はない。
さらに、セルフリフレッシュは、通常のメモリサイクル終了後、ＣＢＲタイミングにしてバーＲＡＳのパルス幅を、例えば１００μｓ以上に設定する。内部ではこの時間以上になると、リフレッシュアドレスカウンタとリフレッシュタイマを用いたリフレッシュ動作が始まり、バーＲＡＳ、バーＣＡＳがともにＬである限りセルフリフレッシュが続く。リフレッシュされる頻度が少ないほどチップＡＤの消費電力は低くなるが、この頻度はチップＡＤの内部の温度を検出するタイマによって自動的に調整される。なお、セルフリフレッシュから通常サイクルに移る場合には、バーＲＡＳのプリチャージ期間が必要である。
以上のようにして、チップＭＦのプロセッサＣＰＵからチップＡＤのＤＲＡＭに対する読み出し動作、書き込み動作、リフレッシュ動作が行われ、特にこのリフレッシュのセルフリフレッシュ動作時に、本発明の一つの特徴として、チップＡＤの内部のロジック回路がリフレッシュ動作／アクセス動作を実行することができる回路構成となっている。以下に、セルフリフレッシュ動作時にリフレッシュ動作／アクセス動作が実行可能となることを詳細に説明する。
図２１は、前記図１１に示したチップＡＤの内部機能例を概略的に示した概略構成図である。このチップＡＤは、ダイナミックランダムアクセスメモリＤＲＡＭ、メモリ内蔵ロジックＬｏｇｉｃ、ＤＲＡＭアクセス制御回路ＤＡＣとから構成されている。なお、図２１におけるＤＲＡＭ、メモリ内蔵ロジックＬｏｇｉｃ、ＤＲＡＭアクセス制御回路ＤＡＣは、それぞれ前記図１１に示した複数のＤＲＡＭバンクＢａｎｋおよびメインアンプＭＡなどによるＤＲＡＭ部分と、データ転送回路ＤＴおよびディジタル信号処理回路ＤＳＰによるＡＳＩＣ部分と、ロウアドレスバッファＲＡＢおよびカラムアドレスバッファＣＡＢなどによるアクセス制御部分とに対応している。また、入力バッファＩＢおよび出力バッファＯＢは、前記図１１に示したメインアンプＭＡと外部接続端子Ｄ０〜Ｄ３２とのデータ入出力を行う回路Ｉ／Ｏおよびディジタル信号処理回路ＤＳＰと接続される回路Ｉ／Ｏに対応している。
このチップＡＤにおいては、チップセレクト信号バーＣＳ、ロウアドレスストローブ信号バーＲＡＳ、カラムアドレスストローブ信号バーＣＡＳが制御信号端子、アドレス信号がアドレス端子を介してＤＲＡＭアクセス制御回路ＤＡＣに入力され、またデータ信号がデータ入出力端子を介して入出力可能となっている。さらに、チップＡＤの内部においては、ＤＲＡＭとＤＲＡＭアクセス制御回路ＤＡＣとの間はアドレスバスＢＵＳＡにより接続され、またＤＲＡＭとメモリ内蔵ロジックＬｏｇｉｃとデータ入出力端子との間はデータバスＢＵＳＤにより接続されている。例えば、この内部のデータバスＢＵＳＤは、データ入出力端子が例えば８ビット対応であるのに対して、それよりも広い６４ビットのバス幅となっている。
また、チップＡＤの内部においては、メモリ内蔵ロジックＬｏｇｉｃとＤＲＡＭアクセス制御回路ＤＡＣとの間がアドレスバスおよび制御信号線により接続され、ＤＲＡＭアクセス制御回路ＤＡＣからメモリ内蔵ロジックＬｏｇｉｃに対してセルフリフレッシュ動作の許可信号が出力され、メモリ内蔵ロジックＬｏｇｉｃからＤＲＡＭアクセス制御回路ＤＡＣに対して読み出し／書き込み信号Ｒ／Ｗ、アドレス信号が出力されている。なお、この読み出し／書き込み信号Ｒ／Ｗは、読み出し信号Ｒと書き込み信号Ｗとに分けて出力することも可能である。セルフリフレッシュ期間は、ＤＲＡＭアクセス制御回路ＤＡＣから、データ入出力禁止信号ＤＩＳが入力バッファＩＢおよび出力バッファＯＢに出力される。データ入出力禁止信号ＤＩＳによってセルフリフレッシュ期間中、入力バッファＩＢは、チップＡＤの外部からのデータ入力を禁止し、さらに出力バッファ回路ＯＢは、データバスＢＵＳＤのデータをチップＡＤの外部に出力することを禁止する。
図２２は、ＤＲＡＭアクセス制御回路ＤＡＣの詳細例を示す構成図である。このＤＲＡＭアクセス制御回路ＤＡＣは、内部制御信号生成回路ＣＳＧ、複数のセレクタ回路ＳＣなどにより構成され、内部制御信号生成回路ＣＳＧに入力されるチップセレクト信号バーＣＳ、ロウアドレスストローブ信号バーＲＡＳ、カラムアドレスストローブ信号バーＣＡＳに基づいて、アドレスを選択する制御信号などを生成すると共に、セルフリフレッシュ動作の許可信号を生成してメモリ内蔵ロジックＬｏｇｉｃに対して出力する。
この許可信号を受けたメモリ内蔵ロジックＬｏｇｉｃは、ＤＲＡＭに対してアクセス可能となり、ＤＲＡＭアクセス制御回路ＤＡＣに対して読み出し／書き込み信号Ｒ／Ｗを出力して読み出し／書き込みの要求を行い、アドレス信号をＤＲＡＭアクセス制御回路ＤＡＣに出力して任意のメモリセルを選択し、この選択されたメモリセルとメモリ内蔵ロジックＬｏｇｉｃとの間でデータの読み出し／書き込みを行うことができる。なお、この読み出し／書き込みの要求は、読み出しの要求を行う場合に読み出し信号Ｒを出力し、書き込み要求を行う場合に書き込み信号Ｗを出力して行うことも可能である。
この内部制御信号生成回路ＣＳＧにより生成されたアドレスの制御信号は、チップＡＤの外部のチップＭＦのプロセッサＣＰＵからのアクセス動作と、チップＡＤの内部のメモリ内蔵ロジックＬｏｇｉｃからのアクセス動作とに対して、セレクタ回路ＳＣを介して一方を選択してＤＲＡＭの任意のメモリセルを選択するアドレス制御信号として用いられる。
図２３は、内部制御信号生成回路ＣＳＧによる動作モードの遷移状態例を示す説明図である。この動作モードは、通常のＤＲＡＭに対するアクセス動作モードと、ＤＲＡＭのセルフリフレッシュ動作モードと、内部のメモリ内蔵ロジックＬｏｇｉｃによるアクセス動作モードとに分けることができ、通常ＤＲＡＭアクセス動作モードからセルフリフレッシュ動作モードへはメモリ内蔵ロジックＬｏｇｉｃからの読み出し／書き込み信号Ｒ／Ｗによる読み出し／書き込みの要求なしに遷移し、通常ＤＲＡＭアクセス動作モードへの復帰はリフレッシュを解除することにより行われる。
また、セルフリフレッシュ動作モードから内部アクセス動作モードへはメモリ内蔵ロジックＬｏｇｉｃからの読み出し／書き込みの要求があった場合に遷移し、セルフリフレッシュ動作モードへの復帰は読み出し／書き込みの完了により行われる。同じく、通常ＤＲＡＭアクセス動作モードから内部アクセス動作モードへはメモリ内蔵ロジックＬｏｇｉｃからの読み出し／書き込みの要求があった場合に遷移し、通常ＤＲＡＭアクセス動作モードへの復帰はリフレッシュを解除することにより行われる。
図２４は、ＤＲＡＭに対する内部制御信号生成回路ＣＳＧを含むＤＲＡＭアクセス制御回路ＤＡＣの制御例を示す動作タイミング図である。このＤＲＡＭに対する動作制御においては、図２４（ａ）に示すように、通常のＤＲＡＭアクセスを実行可能な通常ＤＲＡＭアクセス期間と、この通常ＤＲＡＭアクセス期間と通常ＤＲＡＭアクセス期間との間の、ＤＲＡＭのセルフリフレッシュを実行可能なＤＲＡＭセルフリフレッシュ期間とがある。このＤＲＡＭセルフリフレッシュ期間は、ＤＲＡＭに対するチップＭＦからの通常のアクセス動作が行われていない期間である。
このＤＲＡＭセルフリフレッシュ期間には、クロック信号ＣＫに同期して、ロウアドレスストローブ信号バーＲＡＳ、カラムアドレスストローブ信号バーＣＡＳに基づいて、セルフリフレッシュ動作の許可信号がメモリ内蔵ロジックＬｏｇｉｃに対して出力され、このメモリ内蔵ロジックＬｏｇｉｃからＤＲＡＭに対する制御信号Ｒ／Ｗによる読み出し／書き込みのためのアクセス動作の要求があった場合にのみリフレッシュ動作を解除し、ＤＲＡＭに対するメモリ内蔵ロジックＬｏｇｉｃ（ディジタル信号処理回路ＤＳＰ）からのアクセス動作を可能としている。
このセルフリフレッシュ期間におけるリフレッシュ動作／アクセス動作の実行は、例えば実際には図２４（ｂ）に示すように、制御信号Ｒによる読み出し要求に従って読み出し動作を繰り返すことができると共に、この読み出しと読み出しとの間の期間にリフレッシュ動作を実行したり、制御信号Ｗによる書き込み要求に従って読み出し動作を繰り返すことができると共に、この書き込みと書き込みとの間の期間にリフレッシュ動作を実行したり、さらに制御信号Ｒによる読み出し要求と制御信号Ｗによる書き込み要求とに従って読み出し、書き込みのアクセス動作を繰り返すことができると共に、このアクセス動作の間の期間にリフレッシュ動作を実行することができる。
以上のようにして、チップＭＦのプロセッサＣＰＵによるチップＡＤのＤＲＡＭに対するセルフリフレッシュ動作時に、チップＡＤのメモリ内蔵ロジックＬｏｇｉｃがＤＲＡＭに対してアクセス動作が可能となり、メモリ内蔵ロジックＬｏｇｉｃからの書き込み要求によりＤＲＡＭにデータの書き込みを行うことができ、また読み出し要求によりＤＲＡＭからデータの読み出しを行うことができる。
なお、このセルフリフレッシュ動作時におけるチップＡＤのメモリ内蔵ロジックＬｏｇｉｃによるＤＲＡＭに対するアクセス動作は、チップＡＤに他のチップが接続される場合も同様であり、例えば前記のチップＭＦＡや、単にＣＰＵを含む他の半導体チップについても同様の効果が期待できる。すなわち、外部からチップＡＤのＤＲＡＭに対するアクセス動作と、このＤＲＡＭのセルフリフレッシュ動作とが可能とされるパッケージ構造の半導体集積回路装置について適用することができる。
次に、本実施の形態のパッケージの具体的な構造を詳細に説明する。図２５は本実施の形態のパッケージの全体斜視図、図２６はこのパッケージの断面図である。
本実施の形態のパッケージは、マイクロコンピュータとフラッシュメモリとが形成された前記第１のチップＭＦ（フラッシュメモリ搭載マイクロコンピュータ）を第１のＴＣＰ（Tape Carrier Package）１Ａに封止すると共に、ＤＲＡＭとＡＳＩＣとが形成された前記第２のチップＡＤ（ＤＲＡＭオンチップロジック）を第２のＴＣＰ１Ｂに封止し、これら２個のＴＣＰ１Ａ、１Ｂを上下方向に重ね合わせて一体に接合した積層型ＴＣＰ構造を有している。
第１のＴＣＰ１Ａに封止された第１のチップＭＦは、テープキャリア２ａの中央部に開孔されたデバイスホール３ａ内にその主面（素子形成面）を下に向けて配置されており、その主面の周辺部に形成されたバンプ電極４を介して、テープキャリア２ａの一面に形成されたリード５ａの一端（インナーリード部）と電気的に接続されている。チップＭＦの主面には、この主面に形成されたＬＳＩ（フラッシュメモリ搭載マイクロコンピュータ）を外部環境から保護するポッティング樹脂６が被着されている。
テープキャリア２ａの一面に形成されたリード５ａは、図２７に示すようなパターンを有している。これらのリード５ａの表面は、デバイスホール３ａ内に突出する一端部（インナーリード部）を除き、ソルダーレジスト７で被覆されている。各リード５ａの他端は、テープキャリア２ａの一面から他面に貫通するスルーホール８ａと電気的に接続されている。これらのスルーホール８ａは、テープキャリア２ａの４辺に沿って２列に配置されており、それぞれのスルーホール８ａの表面には、図２６に示すように、この積層型ＴＣＰをプリント配線基板に実装する際の外部接続端子となる半田バンプ９が接合されている。
第２のＴＣＰ１Ｂは、上記第１のＴＣＰ１Ａの上部に積層されている。ＴＣＰ１ＡとＴＣＰ１Ｂは、両者の合わせ面に被着された接着剤１０によって密に接合されている。このＴＣＰ１Ｂに封止された第２のチップＡＤは、テープキャリア２ｂの中央部に開孔されたデバイスホール３ｂ内にその主面を下に向けて配置されており、その主面の周辺部に形成されたバンプ電極４を介して、テープキャリア２ｂの一面に形成されたリード５ｂの一端（インナーリード部）と電気的に接続されている。チップＡＤの主面には、この主面に形成されたＬＳＩ（ＤＲＡＭオンチップロジック）を外部環境から保護するポッティング樹脂６が被着されている。
ＴＣＰ１Ｂのテープキャリア２ｂの外径寸法は、ＴＣＰ１Ａのテープキャリア２ａと同じである。テープキャリア２ｂのデバイスホール３ｂの寸法は、チップＡＤの外径寸法がチップＭＦよりも小さいので、その分、テープキャリア２ａのデバイスホール３ａよりも小さくなっている。
テープキャリア２ｂの一面に形成されたリード５ｂは、図２８に示すようなパターンを有している。各リード５ｂの他端は、テープキャリア２ｂの一面から他面に貫通するスルーホール８ｂと電気的に接続されている。これらのスルーホール８ｂは、前記テープキャリア２ａのスルーホール８ａと同じく、テープキャリア２ｂの４辺に沿って２列に配置されている。テープキャリア２ａのスルーホール８ａとテープキャリア２ｂのスルーホール８ｂはそれぞれ同数、かつ同一ピッチで形成されており、テープキャリア２ａ、２ｂを重ね合わせたときに向かい合ったスルーホール８ａ、８ｂ同士が正確に重なり合うように配置されている。スルーホール８ａ、８ｂの内部には半田１１が充填されており、この半田１１を介して向かい合ったスルーホール８ａ、８ｂ同士が電気的に接続されている。
本実施の形態の積層型ＴＣＰは、上記２つのチップＭＦ、ＡＤの共通する（すなわち同一機能を有する）接続端子（ピン）をテープキャリア２ａ、２ｂの同じ位置に配置されたスルーホール８ａ、８ｂを通じて電気的に接続し、スルーホール８ａの一端に接合された前記半田バンプ９を介して外部（プリント配線基板）に共通に引き出す構造になっている。
図２７には、チップＭＦに形成された接続端子の番号（１〜１４４）とテープキャリア２ａに形成されたスルーホール８ａの番号（１〜２００）とが付してある。また、図２８には、チップＡＤに形成された接続端子の番号（１〜１４４）とテープキャリア２ｂに形成されたスルーホール８ｂの番号（１〜２００）とが付してある。テープキャリア２ａ、２ｂの同じ位置に配置されたスルーホール８ａ、８ｂには、同じ番号が付してある。
チップＭＦ、ＡＤの接続端子とスルーホール８ａ、８ｂの割り付けの一例を表１に示す。表中、ＭＦｐｉｎ＃の欄の番号（１〜１４４）は、図２７に示したチップＭＦの接続端子番号（１〜１４４）に対応し、ＡＤｐｉｎ＃の欄の番号（１〜１４４）は、図２８に示したチップＡＤの接続端子番号（１〜１４４）に対応している。また、Ｖｉａ＃の欄の番号は、図２７、図２８に示したスルーホール８ａ、８ｂの番号（１〜２００）のうち、チップＭＦ、ＡＤのいずれかまたは両者に共通の接続端子に割り付けられた番号である。
Figure 0005539156
図２７、図２８に示すように、チップＭＦ、ＡＤに共通の接続端子は、チップＭＦ、ＡＤのほぼ同じ位置に配置されている。これにより、テープキャリア２ａ、２ｂのリード５ａ、５ｂの引き回しが容易になり、リード長が短縮できるので、チップＭＦ、ＡＤのデータ転送を高速化することができる。また、必要なスルーホール８ａ、８ｂの数を最小限にすることができるので、テープキャリア２ａ、２ｂの外径寸法を縮小してパッケージサイズを小型化することができる。
特に限定はされないが、本実施の形態の積層型ＴＣＰを構成する各部材は、次のような材料および寸法で構成されている。
テープキャリア２ａ、２ｂは、厚さ７５μｍのポリイミド樹脂フィルムで構成されている。リード５ａ、５ｂは厚さ１８μｍのＣｕ（銅）箔で構成され、それらの一端部（インナーリード部）の表面には、Ａｕ（金）またはＳｎ（錫）のメッキが施されている。接着剤１０はポリイミド樹脂で構成され、その膜厚は１２μｍである。ソルダーレジスト７はエポキシ樹脂で構成され、その膜厚は２０μｍである。外部接続端子である半田バンプ９とスルーホール８ａ、８ｂ内の半田１１は鉛（Ｐｂ）−錫（Ｓｎ）合金で構成されている。チップＭＦおよびチップＡＤは厚さ５０μｍの単結晶シリコンで構成されており、それらの主面を保護するポッティング樹脂６はエポキシ樹脂で構成されている。チップＭＦおよびチップＡＤの主面に形成されたバンプ電極４はＡｕで構成され、その高さは２０μｍである。すなわち、この積層型ＴＣＰは、チップＭＦとバンプ電極４の合計の厚さがテープキャリア２ａの厚さよりも薄く、チップＡＤとバンプ電極４の合計の厚さがテープキャリア２ｂの厚さよりも薄く構成されているので、半田バンプ９を除いた部分の積層方向の厚さが２１８μｍという超薄型のパッケージになっている。
次に、本実施の形態の積層型ＴＣＰの製造方法を図２９〜図３７を用いて説明する。なお、図２９〜図３３の（ａ）はＴＣＰ１Ｂの断面図、（ｂ）はＴＣＰ１Ａの断面図である。
まず、図２９に示すように、ポリイミド樹脂フィルムからなるテープキャリア２ａ、２ｂを用意し、それらを打ち抜いてテープキャリア２ａにデバイスホール３ａとスルーホール８ａとを形成し、テープキャリア２ｂにデバイスホール３ｂとスルーホール８ｂとを形成する。なお、これらのテープキャリア２ａ、２ｂは、リールに巻かれた長尺のフィルムになっているが、図にはその一部分（ＴＣＰ１Ａ、１Ｂ各１個分）のみを示す。
次に、図３０に示すように、テープキャリア２ａ、２ｂのそれぞれの一面にＣｕ箔をラミネートした後、このＣｕ箔をウェットエッチングしてテープキャリア２ａにリード５ａを形成し、テープキャリア２ｂにリード５ｂを形成する。また同時に、スルーホール８ａの一端部にＣｕ箔ホール１２ａを形成し、スルーホール８ｂの一端部にＣｕ箔ホール１２ｂを形成する。後の工程でスルーホール８ａ、８ｂの内部に充填する半田（１１）とリード５ａ、５ｂとの接触面積を確保してスルーホール断線を防止するため、Ｃｕ箔ホール１２ａの径はスルーホール８ａよりも小さくし、Ｃｕ箔ホール１２ｂの径はスルーホール８ｂよりも小さくする。また、Ｃｕ箔はポリイミド樹脂製のテープキャリア２ａ、２ｂに比べて熱膨張係数が小さく、寸法安定性が高いので、Ｃｕ箔ホール１２ａ、１２ｂの径をスルーホール８ａ、８ｂよりも小さくしておくと、後の工程でスルーホール８ａ、８ｂを利用してテープキャリア２ａとテープキャリア２ｂとを重ね合わす際の位置決めを高精度に行うことができる。
次に、図３１に示すように、テープキャリア２ａのデバイスホール３ａ内に突出するリード５ａの一端部（インナーリード部）の表面と、テープキャリア２ｂのデバイスホール３ｂ内に突出するリード５ｂの一端部（インナーリード部）の表面とに電解メッキ法でＡｕまたはＳｎのメッキを施した後、テープキャリア２ａの下面にソルダーレジスト７を被着し、テープキャリア２ｂの下面に接着剤１０を被着する。
次に、図３２に示すように、チップＭＦの接続端子に形成しておいたバンプ電極４とテープキャリア２ａのリード５ａをギャングボンディング方式で一括して接続する。また、チップＡＤの接続端子に形成しておいたバンプ電極４とテープキャリア２ｂのリード５ｂをギャングボンディング方式で一括して接続する。チップＭＦおよびチップＡＤは、あらかじめウエハ状態で裏面を研磨した後、スピンエッチング法で厚さを５０μｍまで薄くしておく。バンプ電極４は、スタッドバンプボンディング法を用い、ウエハプロセスの最終工程で形成する。リード５ａ、５ｂのインナーリード部にはＡｕまたはＳｎのメッキが施されているので、リード５ａとバンプ電極４およびリード５ｂとバンプ電極４は、Ａｕ−Ａｕ接合またはＡｕ−Ｓｎ共晶接合により接合される。リード５ａ、５ｂとバンプ電極４との接合は、ギャングボンディング方式に代えてシングルポイントボンディング方式で行ってもよい。
次に、図３３に示すように、樹脂ポッティング用のディスペンサを使用してチップＭＦの主面およびテープキャリア２ａとデバイスホール３ａとの隙間にポッティング樹脂６を被着する。同様に、チップＡＤの主面およびテープキャリア２ｂとデバイスホール３ｂとの隙間にポッティング樹脂６を被着する。
次に、切断金型を使用して長尺のテープキャリア２ａ、２ｂを個片化した後、個々のテープキャリア２ａ、２ｂをソケットに装着してエージング検査に付し、良品を選別する。テープキャリア２ａ、２ｂのエージングは、テープキャリア２ａ、２ｂの各一部に形成しておいたテスト用のパッドにソケットのピンを当てて行う。ここまでの工程で、チップＭＦを封止したＴＣＰ１ＡおよびチップＡＤを封止したＴＣＰ１Ｂが略完成する。
次に、図３４に示すように、向かい合ったスルーホール８ａ、８ｂの位置が正確に一致するようにテープキャリア２ａ、２ｂを重ね合わせて加熱圧着し、接着剤１０で両者を接合することにより、ＴＣＰ１Ａ、１Ｂをワンパッケージ化する。前述したように、チップＭＦはテープキャリア２ａよりも薄く、チップＡＤはテープキャリア２ｂよりも薄いので、ＴＣＰ１ＡとＴＣＰ１Ｂを密に接合することができる。スルーホール８ａとスルーホール８ｂとの位置決めには、前述したＣｕ箔ホール１２ａ、１２ｂを利用する。あるいは、テープキャリア２ａ、２ｂの各一部に形成しておいたテスト用のパッドを利用してもよい。
次に、図３５に示すように、鉛（Ｐｂ）−錫（Ｓｎ）合金からなる半田ペーストをスルーホール８ａ、８ｂの内部にスクリーン印刷法で埋め込んだ後、この半田ペーストをリフローして半田１１を形成する。
その後、テープキャリア２ａのスルーホール８ａの一端部に半田バンプ９を形成することにより、前記図１、図２に示す積層型ＴＣＰが完成する。半田バンプ９は、テープキャリア２ａの半田バンプ形成面を上向きにした状態で、あらかじめ形成しておいた半田ボールをスルーホール８ａの上に位置決めし、その後、この半田ボールをリフローして形成する。あるいは、ガラス基板の表面に並べた半田バンプをスルーホール８ａの表面に転写して形成してもよい。半田バンプ９は、スルーホール８ａ、８ｂの内部に充填した半田１１よりも低融点の鉛（Ｐｂ）−錫（Ｓｎ）合金で構成する。
このようにして製造された積層型ＴＣＰをプリント配線基板に実装するには、図３６に示すように、上記半田バンプ９をプリント配線基板１４の電極１５上に位置決めし、その後、半田バンプ９をリフローすればよい。
本実施の形態の積層型ＴＣＰは、チップＭＦ、ＡＤから発生した熱が主に半田バンプ９を通じて基板に逃げるので、ＴＣＰ１Ａ、１Ｂを積層する場合は、発熱量がより多いチップを下側（基板に近い側）に配置する。上記の例では、フラッシュメモリ搭載マイクロコンピュータを形成したチップＭＦの方がＤＲＡＭオンチップロジックを形成したチップＡＤに比べて機能ブロックの数が多く、発熱量も多いので、チップＡＤの下側にチップＭＦが配置されている。また、接続端子数が多いチップを下側（基板側）に配置することにより、チップの接続端子と外部接続端子とを接続する配線の引き回しが容易になる。
また、このように発熱量が大きい、システムオンチップ化を図った積層型モジュールにおいては、チップＡＤに形成されるＤＲＡＭのメモリセルは、積層型キャパシタ（ＳＴＣ）構造を採用することが好ましい。積層型キャパシタ構造は、プレーナ型キャパシタ構造に比べて熱的リーク電流が少なく、熱的信頼性が高いからである。さらに、積層型キャパシタ構造は、リフレッシュサイクルを長くすることができるので、発熱量を抑えることも可能である。
チップの発熱量が非常に多い場合は、図３７に示すように、積層型ＴＣＰの上部にＡｌのような熱伝導率の高い金属で構成した放熱フィン１６を取り付けてもよい。この場合は、チップＡＤの上部（放熱フィン１６に近い側）に発熱量が多いチップＭＦを配置する。
次に、本発明のパッケージの他の実施の形態について説明する。
前述した製造方法では、ＴＣＰ１ＡとＴＣＰ１Ｂを重ね合わせた後、向かい合ったスルーホール８ａ、８ｂの内部に半田１１を埋め込んだ（図３４、３５参照）が、次のような方法でＴＣＰ１Ａ、１Ｂをワンパッケージ化してもよい。
まず、図３８に示すように、前述した方法に従ってＴＣＰ１ＡとＴＣＰ１Ｂを個別に形成する。次に、図３９に示すように、ＴＣＰ１Ａのスルーホール８ａの内部に半田ペースト１１ｐを埋め込み、ＴＣＰ１Ｂのスルーホール８ｂの内部に半田ペースト１１ｐを埋め込む。半田ペースト１１ｐの埋め込みには、スクリーン印刷法を用いる。
次に、図４０に示すように、テープキャリア２ａ、２ｂを重ね合わせて加熱圧着し、接着剤１０で両者を接合すると共に、半田ペースト１１ｐをリフローしてスルーホール８ａ、８ｂの内部に半田１１を形成する。その後の工程は、前記の製造方法と同じである。
この製造方法は、ＴＣＰ１ＡとＴＣＰ１Ｂが半田ペースト１１ｐの粘着力で仮付けされるため、重ね合わせたＴＣＰ１Ａ、１Ｂを加熱炉などに搬送して両者を加熱圧着するまでの間、向かい合ったスルーホール８ａ、８ｂの位置ずれを防止することができる。
スルーホール８ａ、８ｂの他の形成方法として、テープキャリア２ａ、２ｂを重ね合わせてＴＣＰ１Ａ、１Ｂをワンパッケージ化した後、ドリルを使ってテープキャリア２ａ、２ｂに孔を形成し、次いで孔の内部に無電解メッキ法で導電層を形成してもよい。
また、チップＭＦ、ＡＤの封止は、前記のポッティング方式に代えてトランスファモールド方式で行うこともできる。この場合は、まず図４１に示すように、前述した方法に従ってチップＭＦのバンプ電極４とテープキャリア２ａのリード５ａを電気的に接続し、チップＡＤのバンプ電極４とテープキャリア２ｂのリード５ｂを電気的に接続する。
次に、図４２に示すように、チップＭＦ、ＡＤをモールド樹脂１７で封止する。チップＭＦ、ＡＤを封止するには、テープキャリア２ａ、２ｂをそれぞれモールド金型に装着し、複数個のチップＭＦ、ＡＤをそれぞれ多連で一括して封止する。モールド樹脂１７には、エポキシ系の樹脂を使用する。
図示の例では、チップＭＦ、ＡＤの全面をモールド樹脂１７で被覆しているが、チップＭＦ、ＡＤの裏面をモールド樹脂１７から露出させる構造にしてもよい。その場合、通常のトランスファモールド方式ではなく、シート状に加工した樹脂をテープキャリア２ａ、２ｂの上面に当てて加熱圧着することにより、チップＭＦ、ＡＤの主面および側面に樹脂を流し込むこともできる。ただし、この方式では、テープキャリア２ａ、２ｂの上面から樹脂がはみ出すことがないよう、樹脂の流し込み量を高精度に制御する必要がある。
なお、本発明のパッケージは、チップＭＦ、ＡＤを封止するモールド樹脂１７の厚みが極めて薄いので、チップＭＦ、ＡＤの裏面をモールド樹脂１７から露出させる場合や、チップＭＦ、ＡＤの全面をモールド樹脂１７で被覆する構造で、チップＭＦ、ＡＤの主面と裏面とでモールド樹脂１７の厚さに偏りがある場合には、チップＭＦ、ＡＤとモールド樹脂１７の熱膨張係数に差があるとＴＣＰ１Ａ、１Ｂに反りが発生し、チップクラックや基板実装時の接続不良を引き起こす。従って、モールド樹脂１７は熱膨張係数が低く、チップＭＦ、ＡＤの熱膨張係数に近い材料を選定する必要がある。
次に、切断金型を使用してテープキャリア２ａ、２ｂを個片化し、個々のＴＣＰ１Ａ、１Ｂをエージング検査に付して良品を選別した後、図４３に示すように、向かい合ったスルーホール８ａ、８ｂの位置が正確に一致するようにテープキャリア２ａ、２ｂを重ね合わせて加熱圧着し、接着剤１０で両者を接合する。その後、前述した方法に従ってスルーホール８ａ、８ｂの内部に半田１１を形成し、さらにテープキャリア２ａのスルーホール８ａの一端部に半田バンプ９を形成することにより、積層型ＴＣＰが完成する。あるいは、図４４に示すように、ＴＣＰ１Ａのスルーホール８ａの内部とＴＣＰ１Ｂのスルーホール８ｂの内部にそれぞれ半田１１を充填した後にＴＣＰ１Ａ、１Ｂを積層してワンパッケージ化してもよい。
チップＭＦとチップＡＤは、両者を同時に一括してモールド樹脂１７で封止してもよい。この場合は、まず図４５に示すように、前述した方法に従ってチップＭＦのバンプ電極４とテープキャリア２ａのリード５ａを電気的に接続し、チップＡＤのバンプ電極４とテープキャリア２ｂのリード５ｂを電気的に接続した後、テープキャリア２ａ、２ｂを重ね合わせて加熱圧着し、接着剤１０で両者を接合する。次に、図４６に示すように、チップＭＦ、ＡＤをモールド樹脂１７で同時に封止した後、図４７に示すように、前述した方法に従ってスルーホール８ａ、８ｂの内部に半田１１を形成し、さらにテープキャリア２ａのスルーホール８ａの一端部に半田バンプ９を形成する。
チップＭＦ、ＡＤをモールド樹脂１７で封止する上記の方式によれば、チップＭＦ、ＡＤをポッティング樹脂６で封止する方式に比べて、封止部の外径寸法精度が向上するため、寸法安定性の高い均一な形状の積層型ＴＣＰを製造することができる。また、複数個のチップＭＦ、ＡＤを多連で一括して封止することにより、封止時間を短縮することができる。さらに、モールド樹脂１７の厚みをテープキャリア２ａ、２ｂと同じにすることにより、ＴＣＰ１ＡとＴＣＰ１Ｂの間に隙間ができないので、ＴＣＰ１ＡとＴＣＰ１Ｂの間に水分が溜まるなどの不具合を防止することができ、信頼性の高い積層型ＴＣＰを製造することができる。
本発明の積層型ＴＣＰは、半田バンプ９で外部接続端子を構成する方式に代えて、リード５ａ、５ｂで外部接続端子を構成することもできる。この積層型ＴＣＰの製造方法を図４８〜図５３を用いて説明する。
まず、図４８に示すように、ポリイミド樹脂フィルムからなるテープキャリア２ａ、２ｂを打ち抜いてテープキャリア２ａにデバイスホール３ａを形成し、テープキャリア２ｂにデバイスホール３ｂを形成する。これらのテープキャリア２ａ、２ｂには、前記のようなスルーホール８ａ、８ｂは形成しない。
次に、図４９に示すように、前述した方法に従ってテープキャリア２ａにリード５ａを形成すると共に、テープキャリア２ｂにリード５ｂを形成し、それらの一端部（インナーリード部）の表面にＡｕまたはＳｎのメッキを施した後、テープキャリア２ａの一面にソルダーレジスト７を被着し、テープキャリア２ｂの一面に接着剤１０を被着する。リード５ａ、５ｂは、それらの他端部（アウターリード部）が外部接続端子として利用できるような長さに形成する。
次に、図５０に示すように、前述した方法に従ってチップＭＦのバンプ電極４とテープキャリア２ａのリード５ａを電気的に接続し、チップＡＤのバンプ電極４とテープキャリア２ｂのリード５ｂを電気的に接続した後、チップＭＦ、ＡＤをポッティング樹脂６で封止する。続いて、テープキャリア２ａ、２ｂを個片化し、個々のＴＣＰ１Ａ、１Ｂをエージング検査に付して良品を選別する。
次に、図５１に示すように、前述した方法に従ってテープキャリア２ａ、２ｂを重ね合わせて接合することにより、ＴＣＰ１Ａ、１Ｂをワンパッケージ化した後、図５２に示すように、リード５ａ、５ｂの他端部（アウターリード部）を支持しているテープキャリア２ａ、２ｂを切断除去する。
次に、リード５ａ、５ｂの他端部（アウターリード部）の表面に半田メッキを施した後、図５３に示すように、リード５ａ、５ｂの他端部（アウターリード部）をリード成形金型を使ってガルウィング状に成形する。リード５ａ、５ｂは、同じ金型を使って同時に成形する。
このようにして製造された積層型ＴＣＰをプリント配線基板に実装するには、図５４に示すように、上記リード５ａ、５ｂの他端部（アウターリード部）をプリント配線基板１４の電極１５上に重ね合わせた後、半田メッキをリフローする。その際、２つのチップＭＦ、ＡＤの共通する接続端子に接続されたリード５ａ、５ｂは、プリント配線基板１４の同じ電極１５に接続する。すなわち、この積層型ＴＣＰは、２つのチップＭＦ、ＡＤの共通する接続端子をリード５ａ、５ｂを通じて電気的に接続し、このリード５ａ、５ｂを介して外部（プリント配線基板）に共通に引き出す構造になっている。
図示の積層型ＴＣＰは、チップＭＦ、ＡＤの主面を上に向けて配置しているが、下に向けて配置してもよい。また、チップＭＦ、ＡＤをポッティング樹脂６で封止しているが、図５５に示すように、チップＭＦ、ＡＤをモールド樹脂１７で封止してもよい。
外部接続端子をリード５ａ、５ｂで構成する上記の積層型ＴＣＰによれば、外部接続端子を半田バンプ９で構成する前記の積層型ＴＣＰに比べて、製造工程を簡略化することができるので、積層型ＴＣＰの製造コストを低減することができる。また、テープキャリア２ａ、２ｂにスルーホール５ａ、５ｂを設けなくともよいので、リード５ａ、５ｂの引き回しが容易になると共に、テープキャリア２ａ、２ｂの製造コストを低減することもできる。
さらに、テープキャリア２ａのリード５ａとテープキャリア２ｂのリード５ｂを同じ金型で同時に成形することにより、外部接続端子の形成に要する時間を短縮することができる。また、リード５ａ、５ｂの他端部（アウターリード部）をプリント配線基板１４の電極１５上に重ね合わせて接続することにより、プリント配線基板１４の表面に占める電極１５の面積を小さくすることができると共に、積層型ＴＣＰの実装（リード５ａ、５ｂと電極１５の接続）を１回で行うことができる。
外部接続端子を構成する上記リード５ａ、５ｂは、２つの金型を使って個別に成形してもよい。この場合も、図５６（チップＭＦ、ＡＤをポッティング樹脂６で封止した構造）および図５７（チップＭＦ、ＡＤをモールド樹脂１７で封止した構造）に示すように、２つのチップＭＦ、ＡＤの共通する接続端子に接続されたリード５ａ、５ｂをプリント配線基板１４の同じ電極１５に接続する。
図５８に示す積層型ＴＣＰは、下層のＴＣＰ１Ａに形成したリード５ａの他端部（アウターリード部）をガルウィング状に成形して外部接続端子を構成し、ＴＣＰ１ＡとＴＣＰ１Ｂとの電気的な接続は、テープキャリア２ａ、２ｂに形成したスルーホール８ａ、８ｂの内部に埋め込んだ半田１１を通じて行っている。
ガルウィング状に成形したリードで外部接続端子を構成する上記の構造は、積層型ＴＣＰとプリント配線基板との熱膨張係数差に起因して両者の接続部に加わる応力がフレキシブルなリードの変形によって吸収・緩和されるため、半田バンプで外部接続端子を構成する構造に比べて、基板との接続信頼性が高い。
本発明のパッケージは、図５９に示すように、ＴＣＰ１ＡとＴＣＰ１Ｂをワンパッケージ化せず、個別にプリント配線基板１４に実装することもできる。この場合は、ＴＣＰ１Ａ、１Ｂをワンパッケージ化した積層型ＴＣＰに比べて実装密度は低下するが、ＴＣＰ１Ａ、１Ｂを積層してワンパッケージ化する工程が不要となるので、パッケージの製造コストを低減することができる。
本発明の積層型ＴＣＰは、半田バンプ９やリード５ａ、５ｂで外部接続端子を構成する方式に代えて、図６０に示すように、ＰＧＡ(Pin Grid Array)型パッケージで使用されるピン１８で外部接続端子を構成することもできる。ピン１８の表面にはＳｎ（錫）などのメッキが施され、スルーホール８ａ、８ｂの内部においてリード５ａおよび／またはリード５ｂと電気的に接続される。
また、本発明の積層型ＴＣＰは、異方導電性フィルムを使ってチップＭＦとリード５ａおよびチップＡＤとリード５ｂを接続することもできる。
異方導電性フィルムを使って積層型ＴＣＰを製造するには、まず、図６１に示すように、前述した方法に従ってテープキャリア２ａにデバイスホール３ａ、スルーホール８ａおよびリード５ａを形成し、テープキャリア２ｂにデバイスホール３ｂ、スルーホール８ａおよびリード５ｂを形成した後、テープキャリア２ａの一面にソルダーレジスト７を被着し、テープキャリア２ｂの一面に接着剤１０を被着する。
次に、図６２に示すように、あらかじめテープキャリア２ａのデバイスホール３ａとほぼ同じ寸法に裁断しておいた異方導電性フィルム１９ａをデバイスホール３ａの内部に突出するリード５ａの一端部（インナーリード部）の上に位置決めする。同様に、あらかじめテープキャリア２ｂのデバイスホール３ｂとほぼ同じ寸法に裁断しておいた異方導電性フィルムを１９ｂをデバイスホール３ｂの内部に突出するリード５ｂの一端部（インナーリード部）の上に位置決めする。
次に、図６３に示すように、バンプ電極４が形成されたチップＭＦの主面を下向きにして異方導電性フィルム１９ａの上に位置決めした後、異方導電性フィルム１９ａを加熱加圧することにより、異方導電性フィルム１９ａ中の導電粒子を介してバンプ電極４とリード５ａを電気的に接続する。同様に、バンプ電極４が形成されたチップＡＤの主面を下向きにして異方導電性フィルム１９ｂの上に位置決めした後、異方導電性フィルム１９ｂを加熱加圧することにより、異方導電性フィルム１９ｂ中の導電粒子を介してバンプ電極４とリード５ｂを電気的に接続する。続いて、テープキャリア２ａ、２ｂを個片化し、個々のＴＣＰ１Ａ、１Ｂをエージング検査に付して良品を選別する。
次に、図６４に示すように、前述した方法に従ってテープキャリア２ａ、２ｂを重ね合わせてＴＣＰ１Ａ、１Ｂをワンパッケージ化した後、図６５に示すように、スルーホール８ａ、８ｂの内部に半田１１を充填し、さらにスルーホール８ａの一端部に半田バンプ９を形成する。
上述した本発明の各種積層型ＴＣＰは、チップＭＦとチップＡＤを組み合わせる場合だけでなく、前述したチップＭＦＡ＋チップＤ、チップＭＦＡ＋チップＡＤ、チップＭＦ＋チップＤなどの構成例にも適用できることは勿論である。また、本発明の積層型ＴＣＰは、３個以上のチップを積層する場合にも適用することができる。
図６６に示す積層型ＴＣＰは、マイクロコンピュータとフラッシュメモリを形成したチップＭＦをＴＣＰ１Ａに封止すると共に、ＤＲＡＭのみを形成した２個のチップＤ1、Ｄ2を２個のＴＣＰ１Ｃ、ＴＣＰ１Ｄに封止し、これら３個のＴＣＰ１Ａ、１Ｃ、１Ｄを上下方向に重ね合わせて一体に接合した積層型ＴＣＰ構造を有している。
最下層のＴＣＰ１Ａに封止されたチップＭＦは、テープキャリア２ａのデバイスホール３ａ内にその主面（素子形成面）を上に向けて配置されており、その主面の周辺部に形成されたバンプ電極４を介して、テープキャリア２ａの一面に形成されたリード５ａの一端（インナーリード部）と電気的に接続されている。チップＭＦは、モールド樹脂１７で封止されている。テープキャリア２ａの一面に形成されたリード５ａは、図６７に示すようなパターンを有している。
ＴＣＰ１Ａの上部には、チップＤ1を封止したＴＣＰ１Ｃが積層されており、さらにその上部にはチップＤ2を封止したＴＣＰ１Ｄが積層されている。ＴＣＰ１Ｃに封止されたチップＤ1は、テープキャリア２ｃの中央部に開孔されたデバイスホール３ｃ内にその主面を上に向けて配置されており、その主面の中央部に形成されたバンプ電極４を介して、テープキャリア２ｃの一面に形成されたリード５ｃの一端（インナーリード部）と電気的に接続されている。同様に、ＴＣＰ１Ｄに封止されたチップＤ２は、テープキャリア２ｄの中央部に開孔されたデバイスホール３ｄ内にその主面を上に向けて配置されており、その主面の中央部に形成されたバンプ電極４を介して、テープキャリア２ｄの一面に形成されたリード５ｄの一端（インナーリード部）と電気的に接続されている。これらのチップＤ1、Ｄ2もモールド樹脂１７で封止されている。テープキャリア２ｃの一面に形成されたリード５ｃは、図６８に示すようなパターンを有しており、テープキャリア２ｄの一面に形成されたリード５ｄは、図６９に示すようなパターンを有している。
この積層型ＴＣＰは、上記３つのチップＭＦ、Ｄ1、Ｄ2の共通する（すなわち同一機能を有する）接続端子（ピン）をテープキャリア２ａ、２ｃ、２ｄの同じ位置に配置されたスルーホール８ａ、８ｃ、８ｄを通じて電気的に接続し、テープキャリア２ａに形成されたリード５ａの他端部（アウターリード部）を通じて外部（プリント配線基板）に共通に引き出す構造になっている。外部接続端子は、リードの他、前述した半田バンプやピンなどで構成できることは勿論である。
図６７には、チップＭＦに形成された接続端子の番号（１〜１４４）とテープキャリア２ａに形成されたスルーホール８ａの番号（１〜１４４）とが付してある。また、図６８には、チップＤ1に形成された接続端子の番号（１〜４６）とテープキャリア２ｃに形成されたスルーホール８ｃの番号（１〜１４４）とが付してあり、図６９には、チップＤ２に形成された接続端子の番号（１〜４６）とテープキャリア２ｄに形成されたスルーホール８ｄの番号（１〜１４４）とが付してある。テープキャリア２ａ、２ｃ、２ｄの同じ位置に配置されたスルーホール８ａ、８ｃ、８ｄには、同じ番号が付してある。
チップＤ1、Ｄ2の面積がいずれもチップＭＦの面積の半分以下である場合は、図７０に示すように、チップＤ1、Ｄ2を横に並べて配置し、チップＤ1、Ｄ2の共通する接続端子を共通のリード５ｅで接続することができる。このようにすると、２個のチップＭＦ、ＡＤを搭載した前記の積層型ＴＣＰと同様、超薄型のパッケージを実現することができる。
本発明のパッケージは、上記した構造に限定されるものではなく、その細部に種々の設計変更を加えることができる。例えば図７１に示すように、ＴＣＰ１Ａに封止されたチップＭＦとテープキャリア２ａに形成されたリード５ａをＡｕのワイヤ２０で電気的に接続する構造を採用することもできる。
また、積層型ＴＣＰ構造以外にも、例えば図７２に示すように、チップＭＦとチップＡＤをワンパッケージ化せず、個別にＱＦＰ(Quad Flat package)型のパッケージに封止してプリント配線基板１４に実装することもできる。
本発明のパッケージは、マルチメディア機器、情報家電などの機器、システム、例えば図７３に示すようなカーナビゲーションシステム、図７４に示すようなＣＤ−ＲＯＭ（Compact Disk ROM）駆動装置、図７５に示すようなゲーム機器、図７６に示すようなＰＤＡ（Personal Digital Assistance）、図７７に示すような移動体通信機器などに用いられ、以下において、それぞれの概要を説明する。
図７３は、カーナビゲーションシステムの内部構成例を示す機能ブロック図である。このカーナビゲーションシステムは、制御部と、この制御部に接続された表示部、ＧＰＳおよびＣＤ−ＲＯＭとから構成されている。制御部は、メインＣＰＵ、プログラムＥＰＲＯＭ（４Ｍ）、ワークＲＡＭ（ＳＲＡＭ：１Ｍ）、Ｉ／Ｏ制御回路、ＡＲＴＯＰ、画像用ＲＡＭ（ＤＲＡＭ：４Ｍ）、ＣＧ(Computer Graphics)用ＲＯＭ（マスクＲＯＭ：４Ｍ）、ゲートアレイなどからなり、また表示部はスレーブマイクロコンピュータ、ＴＦＴなどから構成されている。
このカーナビゲーションシステムにおいて、制御部のメインＣＰＵは、プログラムＥＰＲＯＭに格納されている制御プログラムに従って制御する。まず、制御部は、衛星と地上局との間で車の位置を測定するＧＰＳによる位置情報と、ＣＤ−ＲＯＭに格納されている地図情報とをＩ／Ｏ制御回路、ゲートアレイを介してそれぞれ入力し、これらの情報をワークＲＡＭに格納する。
そして、ＣＧ用ＲＯＭに格納されている処理プログラムに従い、ワークＲＡＭに格納されている位置情報と地図情報とに基づいて車の位置を地図上に配置する処理などをＡＲＴＯＰにより行い、この画像情報を画像用ＲＡＭに格納する。その後、画像用ＲＡＭに格納されている画像情報を表示部に渡し、表示部においては、スレーブマイクロコンピュータの制御に基づいてＴＦＴによる画面上に画像情報を表示させることにより、車の位置が地図上に配置された画像を表示させることができる。
このカーナビゲーションシステムにおいては、メインＣＰＵをプロセッサ、プログラムＥＰＲＯＭをフラッシュメモリ、ＡＲＴＯＰなどをＡＳＩＣによるロジック回路で構成することにより、このブロック部分に本実施の形態のチップＭＦＡを使用し、また画像用ＲＡＭをＤＲＡＭ、ゲートアレイをＡＳＩＣによるロジック回路で構成することにより、このブロック部分に本実施の形態のチップＡＤを使用することができる。また単に、メインＣＰＵ、プログラムＥＰＲＯＭの部分にチップＭＦ、画像用ＲＡＭの部分にチップＤを使用することなどもできる。
図７４は、ＣＤ−ＲＯＭ駆動装置の内部構成例を示す機能ブロック図である。このＣＤ−ＲＯＭ駆動装置は、フラッシュメモリを含むマイクロコンピュータと、このマイクロコンピュータに双方向で接続されたプリサーボ回路、信号処理回路、ＲＯＭデコーダ、ホストＩ／Ｆと、プリサーボ回路、信号処理回路にそれぞれ双方向で接続されたピックアップ、ＳＲＡＭと、ＲＯＭデコーダに接続されたＤ／Ａと、ホストＩ／Ｆに接続されたバッファＲＡＭとなどから構成されている。
また、信号処理回路にはＣＤ−ＲＯＭを駆動するモータＭが接続され、またＣＤ−ＲＯＭの信号はピックアップにより読み取られる。このモータの回転はプリサーボ回路、信号処理回路の信号により制御される。さらに、Ｄ／Ａにはスピーカが接続されている。また、このＣＤ−ＲＯＭ駆動装置はホストＩ／Ｆを介してホストコンピュータに接続されるようになっている。
このＣＤ−ＲＯＭ駆動装置においては、マイクロコンピュータの制御に基づいて、ＣＤ−ＲＯＭの信号をピックアップにより読み取り、この読み取り情報の処理を信号処理回路により行い、この処理された情報をＳＲＡＭに格納する。さらに、ＳＲＡＭに格納されている情報をＲＯＭデコーダによりデコードして、Ｄ／Ａを介してアナログ信号に変換した後にスピーカから出力することができると共に、バッファＲＡＭに一時的に格納した後にホストＩ／Ｆを介してホストコンピュータに出力することができる。
このＣＤ−ＲＯＭ駆動装置においては、フラッシュメモリを含むマイクロコンピュータ、信号処理回路などのブロック部分に本実施の形態のチップＭＦＡを使用し、またバッファＲＡＭ、ホストＩ／Ｆのブロック部分に本実施の形態のチップＡＤを使用することができる。また単に、フラッシュメモリを含むマイクロコンピュータの部分にチップＭＦ、バッファＲＡＭの部分にチップＤを使用することなどもできる。
図７５は、ゲーム機器の内部構成例を示す機能ブロック図である。このゲーム機器は、本体制御部と、本体制御部に接続されたスピーカ、ＣＤ−ＲＯＭ、ＲＯＭカセット、ＣＲＴが接続された表示ＲＡＭ（ＳＤＲＡＭ：４Ｍ）、バッファＲＡＭ（ＤＲＡＭ：４Ｍ）およびキーボードとから構成されている。本体制御部は、メインＣＰＵ、システムＲＯＭ（マスクＲＯＭ：１６Ｍ）、ＤＲＡＭ（ＳＤＲＡＭ：４Ｍ）、ＲＡＭ（ＳＲＡＭ：２５６ｋ）、サウンドプロセッサ、グラフィックプロセッサ、画像圧縮プロセッサ、Ｉ／Ｏ制御回路などから構成されている。
このゲーム機器において、本体制御部のメインＣＰＵは、システムＲＯＭに格納されている制御プログラムに従って制御する。ＣＤ−ＲＯＭ、ＲＯＭカセットに格納されている画像・音声情報と、キーボードからの指示情報とをＩ／Ｏ制御回路を介してそれぞれ入力し、これらの情報をＤＲＡＭ、ＲＡＭに格納する。
そして、ＤＲＡＭ、ＲＡＭに格納されている情報をサウンドプロセッサ、グラフィックプロセッサを用いてそれぞれオーディオ、ビデオ信号に処理して、オーディオ信号はスピーカーから音声として出力し、またビデオ信号は表示ＲＡＭに一時的に格納した後にＣＲＴの画面上に画像として表示させることができる。この際に、ビデオ信号は画像圧縮プロセッサにより情報量が圧縮されてバッファＲＡＭに格納されて用いられる。
このゲーム機器においては、メインＣＰＵ、システムＲＯＭ、サウンドプロセッサ、グラフィックプロセッサなどのブロック部分に本実施の形態のチップＭＦＡを使用し、またＤＲＡＭ、画像圧縮プロセッサなどのブロック部分に本実施の形態のチップＡＤを使用することができる。また単に、メインＣＰＵ、システムＲＯＭの部分にチップＭＦ、ＤＲＡＭ、ＲＡＭ、バッファＲＡＭなどの部分にチップＤを使用することなどもできる。
図７６は、ＰＤＡの内部構成例を示す機能ブロック図である。このＰＤＡは、グラフィック制御回路、手書き入力回路、メモリ制御回路、セキュリティ管理回路、通信制御回路からなるフラッシュメモリを含むマイクロコンピュータと、このマイクロコンピュータのグラフィック制御回路に接続されたＬＣＤ、手書き入力回路に接続されたＡ／Ｄを介したディジタイザ、メモリ制御回路に接続されたシステムメモリ（マスクＲＯＭ：１６Ｍ）、セキュリティ管理回路に接続されたＩＣカード、通信制御回路に接続されたＩＲ−ＩＦ、ＲＳ−２３２Ｃ、ＰＣＭＣＩＡ制御回路を介したＰＣＭＣＩＡカードとから構成されている。このマイクロコンピュータは、通信制御回路からネットワークを介してＰＨＳ、ＧＳＭ、ＡＤＣなどに接続されるようになっている。
このＰＤＡにおいては、システムメモリに格納されている制御プログラムに従ってメモリ制御回路により制御し、ディジタイザを用いて書かれた情報をＡ／Ｄによりディジタル信号に変換した後、手書き入力回路に格納する。この手書き入力回路に格納されている情報は、グラフィック制御回路を用いて信号処理した後にＬＣＤの画面上に表示させることができる。他に、外部との通信情報、セキュリティ管理情報などもグラフィック制御回路を介してＬＣＤの画面上に表示させることができる。
さらに、ＰＨＳ、ＧＳＭ、ＡＤＣなどとの通信は、ネットワークを介して通信制御回路の制御により行うことができ、またＩＲ−ＩＦ、ＲＳ−２３２Ｃ、ＰＣＭＣＩＡ制御回路を介したＰＣＭＣＩＡカードなどからの情報もマイクロコンピュータに取り込むことができる。また、ＩＣカードの情報は、セキュリティ管理回路によるセキュリティ管理のために用いられる。
このＰＤＡにおいては、グラフィック制御回路、手書き入力回路、メモリ制御回路、セキュリティ管理回路、通信制御回路からなるフラッシュメモリを含むマイクロコンピュータのブロック部分に本実施の形態のチップＭＦＡを使用することができる。また単に、グラフィック制御回路、手書き入力回路などの部分にチップＤを使用することなどもできる。
図７７は、移動体通信機器の内部構成例を示す機能ブロック図である。この移動体通信機器は、フラッシュメモリを含むＣＰＵと、このＣＰＵに接続されたＣＨコーデック、ＬＣＤコントローラ／ドライバ、ＩＣカードと、ＣＨコーデックに接続され、モデムを介して接続されたＲＦ／ＩＦ、スピーチコーデックと、ＬＣＤコントローラ／ドライバに接続されたＬＣＤとから構成され、ＲＦ／ＩＦにはアンテナ、スピーチコーデックにはスピーカ、マイクがそれぞれ接続されている。
この移動体通信機器において、ＣＰＵのフラッシュメモリに格納されているプログラムにより制御し、信号の受信時には、アンテナからの信号をＲＦ／ＩＦを介して受信して、モデムを用いて変調する。そして、変調した信号をＣＨコーデック、スピーチコーデックを用いて音声信号に変換し、スピーカから音声として出力することができる。
また、信号の送信時には、受信時とは逆に、マイクからの音声信号をスピーチコーデック、ＣＨコーデックを用いて変換し、モデムを用いて復調した後に、ＲＦ／ＩＦを介してアンテナから送信することができる。
この移動体通信機器においては、ＣＰＵ、ＣＨコーデックなどのブロック部分に本実施の形態のチップＭＦＡを使用し、またＬＣＤコントローラ／ドライバなどの部分に本実施の形態のチップＡＤを使用することができる。また単に、ＣＰＵの部分にチップＭＦを使用することなどもできる。
以上のように、本実施の形態のチップＭＦ、チップＭＦＡ、チップＡＤ、チップＤなどの組み合わせにより構成される半導体集積回路装置は、カーナビゲーションシステム、ＣＤ−ＲＯＭ駆動装置、ゲーム機器、ＰＤＡ、移動体通信機器などのマルチメディア機器、情報家電などの機器、システムなどに広く適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明にかかる半導体集積回路装置は、ＭＣＭ的なアプローチから、ＣＰＵを含むマイクロコンピュータにフラッシュメモリ、さらにＡＳＩＣなどのロジック回路を形成した第１のチップと、ＤＲＡＭ、さらにＡＳＩＣなどのロジック回路を形成した１つまたは複数の第２のチップとなどの複数種類の半導体チップを互いに信号の入出力が可能に同一のパッケージの内部に収納したパッケージ構造において、機能ブロック構成による回路的にも、外部接続端子数の低減、２種類のチップの１パッケージ化による実装面積の縮小を図り、コストダウンを可能とすることができる半導体集積回路装置に有用であり、さらにこの半導体集積回路装置を用いたマルチメディア機器、情報家電などの機器、システムなどに広く適用することができる。
１Ａ、１Ｂ ＴＣＰ
２ａ、２ｂ、２ｃ、２ｄ テープキャリア
３ａ、３ｂ デバイスホール
４ バンプ電極
５ａ、５ｂ リード
６ ポッティング樹脂
７ ソルダーレジスト
８ａ、８ｂ、８ｃ、８ｄ スルーホール
９ 半田バンプ
１０ 接着剤
１１ 半田
１１ｐ 半田ペースト
１２ａ、１２ｂ Ｃｕ箔ホール
１４ プリント配線基板
１５ 電極
１６ 放熱フィン
１７ モールド樹脂
１８ ピン
１９ａ、１９ｂ 異方導電性フィルム
２０ ワイヤ
１００ 半導体基板
１０１ ｐ型ウエル
１０２ フィールド酸化膜
１０３ トンネル酸化膜
１０４ フローティングゲート
１０５ 第２ゲート絶縁膜（ＯＮＯ膜）
１０６、１０７ ゲート酸化膜
１０８ ゲート電極
１０９ コントロールゲート
１１０、１１１ ゲート電極
１１２ ｎ＋型半導体領域
１１３ ｎ−型半導体領域
１１４ サイドウォールスペーサ
１１５ ｎ＋型半導体領域
１１６ 酸化シリコン膜
１１７ プラグ
１１８ ｎ型半導体領域
１１９ 酸化シリコン膜
１２０ 下部電極
１２１ 容量絶縁膜
１２２ 上部電極
１２３ 酸化シリコン膜
１２４ メタル配線
１２５ 酸化シリコン膜
１２６ メタル配線
１３０ ゲート酸化膜
Ａ ロジック回路
ＡＤ チップ
ＢＬ ビット線
Ｄ チップ
Ｆ フラッシュメモリ
Ｍ マイクロコンピュータ
ＭＦ チップ
ＭＦＡ チップ

Claims (8)

  1. 第１パッケージと、前記第１パッケージの上面上に積層された第２パッケージと、前記第１パッケージの下面に形成された複数の外部接続端子とを含む半導体集積回路装置であって、
    前記第１パッケージは、複数の第１機能ブロック、前記複数の第１機能ブロックと電気的に接続される複数の第１信号端子、および前記複数の第１信号端子にそれぞれ形成された複数の第１バンプ電極を有する第１チップを備えており、
    前記第２パッケージは、複数の第２機能ブロック、前記複数の第２機能ブロックと電気的に接続される複数の第２信号端子、および前記複数の第２信号端子にそれぞれ形成された複数の第２バンプ電極を有する第２チップを備えており、
    前記第１チップの外形寸法は、前記第２チップの外形寸法よりも小さく、
    断面視において、前記第２チップの前記複数の第２バンプ電極のそれぞれは、前記第１チップの外側に位置しており、
    前記複数の外部接続端子のうちの第１セットは、前記第１チップの前記複数の第１信号端子のうちの第１セット、および前記第２チップの前記複数の第２信号端子のうちの第１セットと、第１配線を介して電気的に接続されており、
    前記複数の外部接続端子のうちの第２セットは、前記第１チップの前記複数の第１信号端子のうちの第２セットのみと、第２配線を介して電気的に接続されており、
    前記複数の外部接続端子のうちの第３セットは、前記第２チップの前記複数の第２信号端子のうちの第２セットのみと、第３配線を介して電気的に接続されていることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１チップはＤＲＡＭを有し、
    前記第２チップはマイクロコンピュータを有し、
    前記第２チップは、前記第１チップに対して読み出し動作、書き込み動作、あるいはリフレッシュ動作を行い、
    前記第２チップの機能ブロックの数は、前記第１チップの機能ブロックの数よりも多く、
    前記複数の第２信号端子の数は、前記複数の第１信号端子の数よりも多いことを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記複数の外部接続端子の第１セットは、前記第１チップの前記複数の第１信号端子のうちのアドレス端子と、前記第２チップの前記複数の第２信号端子のうちのアドレス端子に電気的に接続されていることを特徴とする半導体集積回路装置。
  4. 請求項２記載の半導体集積回路装置において、
    前記複数の外部接続端子の第２セットは、前記第１チップの前記複数の第１信号端子のうちのシリアルデータ出力と電気的に接続されていることを特徴とする半導体集積回路装置。
  5. 請求項３または４記載の半導体集積回路装置において、
    前記第２チップの内部構成は、プロセッサ、フラッシュメモリ、ダイレクトメモリアクセスコントローラ、バスステートコントローラ、割り込みコントローラ、シリアルコミュニケーションインタフェース、およびフェーズルックトループ回路から構成されていることを特徴とする半導体集積回路装置。
  6. 請求項３、４または５記載の半導体集積回路装置において、
    前記第１チップの内部構成は、電源回路、複数のＤＲＡＭバンク、メインアンプ、ロウアドレスバッファ、カラムアドレスバッファ、および制御論理／タイミング発生回路から構成されていることを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記第１チップのメモリセルは、積層型キャパシタ構造からなることを特徴とする半導体集積回路装置。
  8. 請求項２記載の半導体集積回路装置において、
    前記第２パッケージは、前記第１パッケージと対向する下面と、前記下面とは反対側の上面とを有し、
    前記第２パッケージの上面には、放熱フィンが取り付けられていることを特徴とする半導体集積回路装置。
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