JP2003124432A - 半導体装置及びその半導体装置を組み込んだ電子装置 - Google Patents

半導体装置及びその半導体装置を組み込んだ電子装置

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隆文 菊池
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Abstract

(57)【要約】 【課題】 シンクロナス・ダイナミックメモリとフラッ
シュメモリを単一の封止体内に組み込んだ小型で安価な
半導体装置の提供。 【解決手段】 配線基板の主面にフラッシュメモリチッ
プとシンクロナス・ダイナミックメモリチップ（ＳＤＲ
ＡＭチップ）を並列状態で固定するとともに、前記フラ
ッシュメモリチップ上に他のＳＤＲＡＭチップを固定す
る。各半導体チップの電極はそれぞれ露出し、これら電
極はワイヤを介して配線基板の電極に接続されている。
配線基板の主面側は前記半導体チップやワイヤを被うよ
うに絶縁性樹脂からなる封止体が形成されている。この
封止体は一括封止によって形成された一括封止体をダイ
シングで切断して形成されるため、封止体の側面は切断
面になっている。配線基板の裏面にはバンプ電極がアレ
イ状に設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
半導体装置を組み込んだ電子装置に係わり、例えば、メ
モリ半導体チップ（メモリチップ）を複数組み込んだシ
ステムメモリモジュール（System Memory Module）と、
このシステムメモリモジュールを組み込んだ電子装置、
例えば個人向け携帯型情報通信機器（ＰＤＡ：Personal
Digital Assistant）等の電子装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】携帯型情報処理端末機器（ＰＤＡ）や携
帯電話のような電子装置では、更なる小型化、高機能化
が要求されている。またこれらの機器において、その通
信情報の増大により、より一層大容量のメモリーモジュ
ール（システムメモリモジュール）の組み込みが望まれ
ている。このような多機能・高密度化に適応する半導体
装置のパッケージ形態として、ＢＧＡ（Ball Grid Arra
y ）やＣＳＰ（Chip Saiz Package ）等のパッケージ構
造が知られている。
【０００３】これらＢＧＡやＣＳＰ等の製造における一
手法として、配線基板（基板）を用意した後、配線基板
の主面の所定箇所に半導体チップ（半導体素子）を搭載
するとともに、この半導体チップの電極と配線基板の主
面の配線を導電性のワイヤで接続し、その後配線基板の
主面側を絶縁性の封止樹脂で被い、さらに配線基板の裏
面に各配線に接続される突起電極（バンプ電極）を設け
て半導体装置を製造する方法が知られている。
【０００４】また、半導体装置の製造方法において、半
導体装置の小型化を図る技術として一括モールド法 (bl
ock molding method) が知られている。一括モールド法
とは、複数の製品形成領域を有する配線基板の各製品形
成領域上に半導体チップを実装した後に、前記複数の製
品形成領域を被う大きなキャビティを有するモールド金
型（成形型）内に前記配線基板を配置して、前記複数の
製品形成領域を封止樹脂によって一括で封止した後に、
ダイシング装置によって封止体と配線基板を一括に切断
し個片化する工程を有する半導体装置の製造方法であ
る。前記一括モールド法については例えば特開平２００
０−１２５７８号公報（U.S. Patent No.6,200,121）に
記載されている。
【０００５】
【発明が解決しようとする課題】携帯型情報処理端末機
器（ＰＤＡ）には、機器内に各種の半導体装置（ＩＣ）
が組み込まれている。例えば、中央制御装置（ＣＰＵ：
Central Processing Unit ）、特定用途型集積回路（Ａ
ＳＩＣ）、メモリとしてのシンクロナス・ダイナミック
メモリ（ＳＤＲＡＭ：Syncronus Dynamic Random Acces
s Memory），フラッシュメモリ（Flash memory）等が実
装基板（配線基板）に搭載されている。そして、その多
くがそれぞれ単品として実装基板に搭載されている。こ
のため、これら半導体装置全体の実装面積が増大し、Ｐ
ＤＡ等の電子装置の小型化を妨げている。また、電子装
置における半導体装置の個別実装は各半導体装置の外部
電極端子間を繋ぐ配線長が長くなる嫌いがあり、信号伝
達速度の低下等を来すおそれがある。
【０００６】一方、メモリーにおいて、スタティックメ
モリ（ＳＲＡＭ：Static Random Access Memory ）とフ
ラッシュメモリ（フラッシュ不揮発性メモリ）を単一の
封止体（パッケージ）内に組み込んだ例（ＭＣＰ：Mult
i Chip Package）は各社から製品化されているが、ＳＤ
ＲＡＭとフラッシュメモリを単一に組み込んだ例はこれ
までない。これは、これまでに製品化されているＭＣＰ
の主な用途は携帯電話用メモリであり、携帯電話では消
費電力がＳＤＲＡＭに比べて小さいＳＲＡＭが使われる
ためである。しかし、ＰＤＡでは、より大容量のメモリ
を必要とするため、ＳＲＡＭではなく、ＳＤＲＡＭが使
われている。
【０００７】本発明の目的は、シンクロナス・ダイナミ
ックメモリ等のダイナミックメモリとフラッシュメモリ
を単一の封止体内に組み込んだ小型で安価な半導体装置
を提供することにある。
【０００８】本発明の他の目的は、高速動作や小型化が
可能な電子装置を提供することにある。
【０００９】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１１】（１）主面と、前記主面上に形成される絶
縁膜と、前記主面上に形成される複数の電極とを有し、
前記主面の裏側となる裏面に外部電極端子が形成される
配線基板と、主面及び裏面を有しており、前記主面上に
形成された１乃至複数の半導体素子及び複数の電極を有
しており、前記裏面を前記配線基板の主面に向き合わせ
て接着材を介して固定される半導体チップと、前記配線
基板主面の電極と前記半導体チップの電極とを接続する
導電性のワイヤと、前記半導体チップ、前記配線基板の
主面及び前記電極を被う封止体とを有する半導体装置で
あって、前記配線基板には、前記半導体チップとして、
ダイナミックメモリが組み込まれた一つ以上のダイナミ
ックメモリチップと、フラッシュメモリが組み込まれた
一つ以上のフラッシュメモリチップが固定され、前記封
止体および配線基板は、ダイシングによって切断された
側面を有することを特徴とする。
【００１２】具体的には、前記配線基板の主面にはいず
れも長方形となるフラッシュメモリチップ及びダイナミ
ックメモリチップがそれぞれ表面の複数の電極を露出さ
せる状態で、かつそれぞれの長辺同士が対面するように
並んで固定され、前記フラッシュメモリチップは短辺の
縁に沿って複数の電極が配列され、前記フラッシュメモ
リチップ上に前記フラッシュメモリチップよりも短いダ
イナミックメモリチップが前記フラッシュメモリチップ
の両短辺の複数の電極を露出させる状態で固定され、前
記配線基板の主面に固定される前記ダイナミックメモリ
チップと前記フラッシュメモリチップ上の前記ダイナミ
ックメモリチップは同一寸法で同一構造となっている。
【００１３】また、複数の前記ダイナミックメモリチッ
プ間ではアドレス／データバスは共通電極に接続され、
前記ダイナミックメモリチップと前記フラッシュメモリ
チップ間ではアドレス／データバスは分離され相互に異
なる電極に接続されている。
【００１４】また、前記フラッシュメモリチップの電極
は両方の短辺の縁に沿ってそれぞれ一列に並んで配置さ
れ、前記ダイナミックメモリチップの電極は長辺に沿っ
て並んで配置され、前記フラッシュメモリチップの一方
の短辺の電極列においてはデータ用電極よりもアドレス
用電極が多く、前記フラッシュメモリチップの他方の短
辺の電極列においてはアドレス用電極よりもデータ用電
極が多くなり、前記ダイナミックメモリチップの電極列
におけるアドレス用電極及びデータ用電極の分布は、前
記フラッシュメモリチップの一方の短辺よりの半分の電
極列ではデータ用電極よりもアドレス用電極が多く、前
記フラッシュメモリチップの他方の短辺よりの半分の電
極列ではアドレス用電極よりもデータ用電極が多くなっ
ている。
【００１５】さらに、前記ダイナミックメモリチップと
前記フラッシュメモリチップとの間では電源が分離され
ている。
【００１６】前記（１）の手段によれば、（ａ）シンク
ロナス・ダイナミックメモリ等のダイナミックメモリと
フラッシュメモリを単一の封止体内に組み込むことがで
きることから、半導体装置の小型化が達成でき、かつ半
導体装置のコスト低減も達成できる。
【００１７】（ｂ）上記（１）から、配線長の短縮化も
可能になり、半導体装置の動作速度の高速化が達成でき
る。
【００１８】（ｃ）複数のダイナミックメモリチップ間
ではアドレス／データバスは共通電極に接続され、ダイ
ナミックメモリチップとフラッシュメモリチップ間では
アドレス／データバスは分離され相互に異なる電極に接
続されていることから、特性測定が容易になる。
【００１９】（ｄ）ダイナミックメモリチップ及びフラ
ッシュメモリチップのアドレス用電極及びデータ用電極
は、ダイナミックメモリチップとフラッシュメモリチッ
プで同一領域側にそれぞれ配置されていることから、実
装基板における配線のレイアウト設計が容易になる。
【００２０】（ｅ）ダイナミックメモリチップとフラッ
シュメモリチップとの間では電源が分離されていること
から、ノイズが軽減される。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２２】（実施形態１）図１乃至図３６は本発明の
一実施形態（実施形態１）であるＢＧＡ型半導体装置
（システムメモリモジュール）に係わる図である。図１
乃至図６は半導体装置の構造に係わる図であり、図７乃
至図１４は半導体装置の底面の各バンプ電極の機能や配
列また半導体チップの電極配列等を説明する図である。
【００２３】本実施形態１の半導体装置（システムメモ
リモジュール）１は、図１乃至図７に示すような構造と
なっている。図１は封止体の一部を切り欠いた半導体装
置の平面図、図２は半導体装置の平面図、図３は半導体
装置の側面図、図４は半導体装置の底面図である。
【００２４】本実施形態１では、システムメモリモジュ
ールとして、単一の封止体内に、１個のフラッシュメモ
リチップと２個のダイナミックメモリチップを組み込ん
だ例について説明する。前記フラッシュメモリチップは
３２Ｍｂｉｔのフラッシュメモリを組み込んだ半導体チ
ップであり、前記ダイナミックメモリチップは６４Ｍｂ
ｉｔのシンクロナス・ダイナミックメモリを組み込んだ
シンクロナス・ダイナミックメモリチップである。図１
は３個の半導体チップの配置状態と、これら半導体チッ
プの電極と配線基板の電極とを結ぶ導電性のワイヤを示
す模式図である。
【００２５】半導体装置（システムメモリモジュール）
１は、図１乃至図４に示すように、外観的には、四角形
平板状の配線基板２（図１，図３，図４参照）と、この
配線基板２の主面（図３では上面）上に重なる配線基板
２と同一外形寸法の封止体（パッケージ）３と、配線基
板２の主面に対して反対面となる裏面（図３では下面）
に設けられた複数の突起電極（バンプ電極）４とを有す
る。バンプ電極４は整列配置（アレイ状）されている。
【００２６】本実施形態１では、バンプ電極４は四角形
の配線基板２の縦，横の辺に沿って３列並ぶ枠状アレイ
構成となり、各辺に沿って並ぶ最外周のバンプ電極４は
それぞれ１５個となり、全体のバンプ電極４の数（ピン
数）は１４４ピンになっている。また、パッケージ３は
一定厚さの絶縁性樹脂からなるとともに、その周面は製
造時一括封止によって形成された一括封止体をダイシン
グによって切断されて形成されることから、ダイシング
による切断面となっている。パッケージ３の周面はダイ
シング時のプレードの形状によっても変わるが、一定厚
さのブレードで切断した場合には、図３に示すように、
切断面、即ちパッケージ３の周面は配線基板２の主面に
対して垂直な面になる。
【００２７】本実施形態１のシステムメモリモジュール
１は、図１に示すように、配線基板２の主面に、いずれ
も長方形となるフラッシュメモリチップ５とシンクロナ
ス・ダイナミックメモリチップ（ＳＤＲＡＭチップ）６
を、それぞれ表面の複数の電極７ｆ，７ｄを露出させる
状態で、かつそれぞれの長辺同士が対面するように平行
に並んで固定されている。また、フラッシュメモリチッ
プ５上には他のＳＤＲＡＭチップ６が固定されている。
この積層固定によってシステムメモリモジュール１の小
型化が図れる。
【００２８】フラッシュメモリチップ５は短辺の縁に沿
って一列に複数の電極７ｆが配列される構造となるとと
もに、フラッシュメモリチップ５の長辺はＳＤＲＡＭチ
ップ６の長辺よりも長く、フラッシュメモリチップ５上
にＳＤＲＡＭチップ６を固定した場合、フラッシュメモ
リチップ５の両短辺の電極７ｆをＳＤＲＡＭチップ６か
ら外して露出できるようになっている。
【００２９】従って、フラッシュメモリチップ５の両短
辺に配列された各電極７ｆと、配線基板２の主面に設け
られる電極７ｐは導電性のワイヤ９で接続できることに
なる。
【００３０】配線基板２の主面に固定されるＳＤＲＡＭ
チップ６と、フラッシュメモリチップ５上に固定される
ＳＤＲＡＭチップ６は同一寸法で同一構造となってい
る。また、ＳＤＲＡＭチップ６においては電極７ｄは長
辺に沿って並んで配置されている。即ち、ＳＤＲＡＭチ
ップ６の電極７ｄは、ＳＤＲＡＭチップ６の一方の短辺
の中央から他方の短辺の中央に向かって１列に並ぶセン
ターライン配置構成になっている。ＳＤＲＡＭチップ６
の固定領域の両側の配線基板２の主面には、ＳＤＲＡＭ
チップ６の縁に沿うように電極７ｐが設けられている。
【００３１】センターライン配置構成の電極７ｄにはワ
イヤ９の一端がそれぞれ接続される。これらワイヤ９は
左右に振り分けられて他の一端は、ＳＤＲＡＭチップ６
の両側に配置された配線基板２の主面の電極７ｐに接続
されている。ＳＤＲＡＭチップ６とフラッシュメモリチ
ップ５との間のワイヤ接続用の電極７ｐは、図１では２
列で示してあるが、実際は細長い電極７ｐの両端部分に
左右のＳＤＲＡＭチップ６の電極７ｄから延在するワイ
ヤ９の先端が接続されるものである（図５参照）。ワイ
ヤボンディングにおいて、半導体チップの電極に接続さ
れる部分を第１ボンディング点とすると、配線基板の電
極に接続される部分は第２ボンディング点となる。図１
では配線基板２の電極７ｐはこの第２ボンディング点を
示すものである。
【００３２】本実施形態１のシステムメモリモジュール
１は、３２Ｍｂｉｔのフラッシュメモリチップ５と、２
個の６４ＭｂｉｔのＳＤＲＡＭチップ６を単一のパッケ
ージ３内に組み込んだ構造となり、外形寸法は縦１３ｍ
ｍ、横１３ｍｍ、高さ１．５ｍｍとなる。また、バンプ
電極４は直径０．３５ｍｍの半田ボールが使用され、配
線基板２からの突出長さは約０．２５ｍｍとなる。ま
た、バンプ電極４のピッチは０．８ｍｍとなっている。
【００３３】図５及び図６により具体的なシステムメモ
リモジュール１の断面を示す。図５は図１のＡ−Ａ線に
沿う拡大断面図、図６は図１のＢ−Ｂ線に沿う拡大断面
図である。
【００３４】配線基板２は、図５及び図６に示すよう
に、所定パターンの配線７が配線基板１の主面、裏面、
１乃至複数の中層に設けられ、かつ上下の配線７は貫通
孔（スルーホール）に充填された導体７ａ（配線）によ
って電気的に接続される多層構造からなり、例えば、厚
さ０．２ｍｍ程度の４層ＢＴ（bismaleimide triazin
e）基板となっている。また、配線７は配線基板１の主
面においてはワイヤ９を接続するための電極７ｐを構成
するとともに、裏面においてはバンプ電極４を固定する
ための台座となる電極７ｃが設けられている。
【００３５】ワイヤを接続するための電極７ｐは、既に
説明したように配線基板２の主面に２個の半導体チップ
が搭載されるため、これら半導体チップを搭載するため
のチップ搭載領域の周囲に配置される。
【００３６】配線基板２の主面（上面）及び裏面には配
線等を被うようにそれぞれ所定パターンに絶縁膜（ソル
ダーレジスト）１０，１１が形成されている。配線基板
主面の電極７ｐはワイヤボンディングが可能となるよう
に露出し、配線基板裏面の電極７ｃはバンプ電極４を固
定するため露出する構造になっている。このため、配線
基板２の主面側の絶縁膜１０，１１は一定幅除去されて
開口溝１２が形成され、この開口溝１２の底に電極７ｐ
が露出する構造となっている（図１参照）。
【００３７】左右のＳＤＲＡＭチップ６の間の配線基板
２の主面に設けられる開口溝１２ａは、開口溝１２ａの
左右のＳＤＲＡＭチップ６の電極７ｄに一端が接続され
るワイヤ９の他端が共に接続されるように両者の第２ボ
ンディング点が露出するようになっている。即ち、この
開口溝１２ａ内にはその延在方向に沿って２列にワイヤ
ボンディングの第２ボンディング点が配列される。この
第２ボンディング点は、実際には単一の長い電極７ｐの
両端部分が第２ボンディング点となる。
【００３８】また、配線基板２の主面上の絶縁膜１０上
には、図５及び図６に示すように、接着材１３を介して
長方形のフラッシュメモリチップ５及びＳＤＲＡＭチッ
プ６がそれぞれの長辺を対向させて平行に固定されてい
る。また、フラッシュメモリチップ５の上には前記同様
の接着材１４を介してＳＤＲＡＭチップ６が固定されて
いる。配線基板２に直接固定される直付けのＳＤＲＡＭ
チップ６及びフラッシュメモリチップ５上に固定される
積層のＳＤＲＡＭチップ６はいずれも同じ寸法で同じ機
能のＳＤＲＡＭであり、例えば、６４ＭｂｉｔのＳＤＲ
ＡＭである。また、前記接着材１３，１４は、非導電性
ペースト、例えば絶縁性のエポキシ樹脂ペーストが用い
られている。接着後は前記接着材１３，１４は、例えば
１５０℃程度の温度で硬化処理（ベーキング）されて確
実に半導体チップを固定するようになる。
【００３９】フラッシュメモリチップ５及びＳＤＲＡＭ
チップ６は共に長方形となる。ＳＤＲＡＭチップ６の
幅、即ち短辺はフラッシュメモリチップ５の幅（短辺）
よりは僅かに短くなっている。また、フラッシュメモリ
チップ５の長辺はＳＤＲＡＭチップ６の長辺よりも長く
なり、フラッシュメモリチップ５の中心にＳＤＲＡＭチ
ップ６の中心が一致するように重ねると、フラッシュメ
モリチップ５の両端の短辺部分はＳＤＲＡＭチップ６か
ら外れ、短辺に設けられた電極７ｆはワイヤボンディン
グが充分可能な程度露出するようになっている。
【００４０】そこで、図１及び図６に示すように、ワイ
ヤボンディングが可能になるように、フラッシュメモリ
チップ５の短辺側の電極７ｆが露出するようにＳＤＲＡ
Ｍチップ６はフラッシュメモリチップ５上に接着材１４
を介して固定されている。また、ＳＤＲＡＭチップ６の
電極は、ＳＤＲＡＭチップ６の長辺方向に沿いかつ中央
に沿って１列に配置されている（センターライン配置構
成：図１参照）。
【００４１】ここで、フラッシュメモリチップ５におい
ては、短辺に沿って電極７ｆが配列される理由について
説明する。フラッシュメモリではＳＤＲＡＭと異なり高
速動作を考慮する必要がない。そのため、チップ内の配
線長を長くしワイヤボンディングの際のワイヤ長を短く
するために、半導体チップの周辺に電極（パッド）を設
けることができる。周辺パッドの場合、半導体チップが
長方形の場合、パッド数が少ないときパッドを長辺（長
辺パッド）か短辺（短辺パッド）のいずれかに設けるこ
とができる。
【００４２】長辺パッドとすると、短辺パッドとした場
合に比べて配線基板における配線の引き回しが非常に複
雑となる。そのため、他の理由もあるが短辺パッドが採
用されやすい。本実施形態１でもこの短辺パッド配列の
フラッシュメモリチップを採用している。
【００４３】一方、配線基板２に並列に固定されたフラ
ッシュメモリチップ５及びＳＤＲＡＭチップ６と、前記
フラッシュメモリチップ５上に固定されたＳＤＲＡＭチ
ップ６のそれぞれの電極７ｆ，７ｄと配線基板２の電極
は導電性のワイヤ、例えば金線で接続されている。即
ち、フラッシュメモリチップ５及び２個のＳＤＲＡＭチ
ップ６の電極７ｆ，７ｄと配線基板２の電極７ｐは導電
性のワイヤ９によって接続されている（図１，図５，図
６参照）。
【００４４】また、これら３個の半導体チップ及びワイ
ヤ９等は、配線基板主面全体に形成された封止体（パッ
ケージ）３で被われている。パッケージ３は絶縁性樹脂
で形成されている。また、本実施形態１の半導体装置の
製造方法では、一枚の大きい配線基板の各製品形成領域
に３個の半導体チップをそれぞれ搭載し、その後、トラ
ンスファモールディング装置によって配線基板の主面側
に一定の厚さに絶縁性樹脂による一括封止体を形成し、
最終的に配線基板と一括封止体を各製品形成領域の界面
で切断（ダイシング）して形成することから、パッケー
ジ３の側面はダイシングによる切断面となるとともに、
配線基板２の主面に垂直な面となっている。
【００４５】他方、配線基板２の主面の反対面となる裏
面（図５，図６では下面）には突起電極（バンプ電極）
４が複数形成されている。バンプ電極４は電極７ｃに重
ねて形成される半田ボールによる半田バンプ電極であ
る。半田ボールとしては、例えば、直径０．３５ｍｍの
半田ボールが使用され、バンプ電極４は配線基板２の裏
面から約０．２５ｍｍ突出するようになる。前記バンプ
電極４は前述のように枠状アレイ構成となっている。
【００４６】つぎに、図７乃至図１４を参照しながらシ
ステムメモリモジュール１の各バンプ電極４の機能や配
列及び半導体チップの電極配列等について説明する。図
７はシステムメモリモジュール１のバンプ電極４の配列
とその機能を示す模式図であり、パッケージ３の上から
透視した図である。
【００４７】図９はシステムメモリモジュール１におけ
る３個の半導体チップの配置状態とピン配列（番号）を
示す模式図である。また、図１０はフラッシュメモリチ
ップ５の電極配列（番号）を示す模式的平面図であり、
図１１はフラッシュメモリチップの各電極（パッド）の
機能を示す図表である。図１１には、フラッシュメモリ
チップ５の１から７２に至る各電極の名称が記載されて
いる。また、図１２はＳＤＲＡＭチップ６の電極配列
（端子番号）を示す模式的平面図であり、図１３はＳＤ
ＲＡＭチップ６の１から４７に至る各電極（端子）の機
能（端子名）を示す図表である。
【００４８】図１０に示すように、ＳＤＲＡＭチップ６
は細長く延在する形状であり、一方の短辺の中央側（図
の上側）から他方の短辺の中央側（図の下側）に向かっ
てパッド１〜バッド７２で示される電極が１列に並んで
配列されている。この電極列は中間で配列間隔が大きく
なり、上下で２分される電極群となる。なお、ここで、
説明の便宜上、パッド１〜パッド３６をＡ領域とし、パ
ッド３７〜パッド７２をＢ領域とする。
【００４９】図１１はパッド１〜パッド７２のパッド名
称（パッドの機能を示す名称）を示す図表であり、Ｖc
c，Ｖss，ＶccＱ及びＶssＱ等の電源端子、Ａ０〜Ａ１
３等のアドレス端子、ＤＱ０〜ＤＱ１５，ＤＱＭＵ，Ｄ
ＱＭＬ等のデータ端子、ＣＳ，ＣＫＥ，ＲＡＳ，ＣＬ
Ｋ，ＣＡＳ，ＷＥ等の制御端子が記載されている。
【００５０】一方の短辺寄りのＡ領域（パッド１〜パッ
ド３６）にはアドレス用電極としてＡ０〜Ａ１３が配置
され、他方の短辺寄りのＢ領域（パッド３７〜パッド７
２）にはデータ用電極ＤＱ０〜ＤＱ１５が配置されてい
る。
【００５１】従って、Ａ領域ではデータ用電極よりもア
ドレス用電極が多くなり、Ｂ領域ではアドレス用電極よ
りもデータ用電極が多くなっている。また、図１からも
分かるように、配線基板２の電極７ｐはフラッシュメモ
リチップ５及びＳＤＲＡＭチップ６の各電極に近接対応
するように各チップの周囲に配置されていることから、
Ａ領域側の配線基板２の電極７ｐにおいてもデータ用電
極よりもアドレス用電極が多くなり、Ｂ領域側の配線基
板２の電極７ｐにおいてもアドレス用電極よりもデータ
用電極が多くなっている。
【００５２】また、このようなＡ・Ｂ領域でのアドレス
用電極及びデータ用電極の分布はフラッシュメモリチッ
プ５においても同様である。図１２はフラッシュメモリ
チップ５におけるパッド１〜パッド４７のパッド名称
（パッドの機能を示す名称）を示す図表であり、Ｖcc，
Ｖss，ＶccＱ及びＶssＱ等の電源端子、Ａ０〜Ａ２０等
のアドレス端子、ＤＱ０〜ＤＱ１５等のデータ端子、／
ＷＥ，／ＲＥＳＥＴ，ＷＰ＃／ＡＣＣ，ＲＤＹ／ＢＵＳ
Ｙ，／ＣＥ，／ＯＥ，／ＢＹＴＥ等の制御端子が記載さ
れている。
【００５３】フラッシュメモリチップ５は長方形の各短
辺の縁に沿って電極７ｆをそれぞれ一列配置した構造と
なり、図で示す上辺（Ａ領域）にはパッド１〜パッド２
３の電極７ｆが配列され、下辺（Ｂ領域）にはパッド２
４〜パッド４７の電極７ｆが配列されている。一方の短
辺の縁（Ａ領域）にはアドレス用電極としてＡ１〜Ａ１
５，Ａ１７〜Ａ２０が配置され、他方の短辺寄りのＢ領
域（パッド２４〜パッド４７）ではデータ用電極ＤＱ０
〜ＤＱ１５が配置され、Ａ領域ではデータ用電極よりも
アドレス用電極が多くなり、Ｂ領域ではアドレス用電極
よりもデータ用電極が多くなっている。フラッシュメモ
リチップ５のＡ領域側にＳＤＲＡＭチップ６のＡ領域が
位置し、フラッシュメモリチップ５のＢ領域側にＳＤＲ
ＡＭチップ６のＢ領域が位置する。
【００５４】これらの関係を図１４（ａ），（ｂ）に示
す。このように領域を分けてピンを配置することによっ
て配線基板２の電極７ｐの引回しが容易になるととも
に、配線長を低減することができる。また、クロック端
子は、図７の番地Ｈ１４に配置し、後述するが、隣り合
って並ぶ前記二つのダイナミックメモリチップの間の前
記配線基板主面にワイヤが接続されるクロック電極が配
置され、このクロック電極と前記二つのダイナミックメ
モリチップのクロック電極はワイヤによって接続され
る。また、配線基板主面のクロック電極は単一または並
んで二つ配置され、前記二つのダイナミックメモリチッ
プのクロック電極に一端が接続されるワイヤの他端が前
記単一のクロック電極に接続され、または２本のワイヤ
が別々に前記並んで二つ配置されるクロック電極に接続
される構造となる。
【００５５】このようなクロック端子やクロック電極の
配列によって、二つのダイナミックメモリチップのクロ
ック信号の配線長は全く等しくなるため、配線抵抗によ
る信号遅延量も等しくなり、二つのダイナミックメモリ
チップの同時動作を可能とする。また、二つのダイナミ
ックメモリチップのクロック電極から等距離且つ最短距
離に前記配線基板主面のクロック電極を配置し、裏面の
バンプ電極においても基板中央であるＨ行上にクロック
端子を配置し、これらを最短距離で接続しているため、
クロック信号線の配線抵抗は最小になり、ダイナミック
メモリチップの高速動作が可能となる。
【００５６】また、図７にシステムメモリモジュール１
の裏面のバンプ電極４の各名称を示し、図８にこれらバ
ンプ電極４の配列状態を図表で示す。アドレス用電極及
びデータ用電極の端子名称で、先頭にＳＤを付けたもの
はＳＤＲＡＭチップ６に係わるものであり、先頭にＦを
付けたものはフラッシュメモリチップ５の外部電極端子
である。また、Ｎ．Ｃはノンコンタクトピンであり使用
に供しない電極である。
【００５７】また、本実施形態１においては、前記各図
からも分かるように、ＳＤＲＡＭチップ６とフラッシュ
メモリチップ５との間では電源が分離されていることか
ら、ノイズの発生を抑えることができる。
【００５８】また、本実施形態１においては、前記各図
からも分かるように、ＳＤＲＡＭチップ６とフラッシュ
メモリチップ５のアドレス／データピンが相互に近くに
配置されていることから、システムメモリモジュール１
を実装する実装基板の配線の引回しが容易になる。
【００５９】つぎに、図１５乃至図２８を参照しながら
本実施形態１のシステムメモリモジュール（半導体装
置）１の製造について説明する。
【００６０】システムメモリモジュール１は、図１５の
フローチャートに示すように、作業開始後、チップボン
ディング（Ｓ１０１）、ワイヤボンディング（Ｓ１０
２）、プラズマクリーニング（Ｓ１０３）、一括モール
ド（Ｓ１０４）、半田バンプ形成（突起電極形成：Ｓ１
０５）、洗浄（Ｓ１０６）、切断（Ｓ１０７）の各工程
を経て製造される。
【００６１】図１６〜図１８は本実施形態１のシステム
メモリモジュール１の製造に用いる配線基板２ａに関わ
る図であり、図１６は配線基板２ａの平面図である。ま
た、図１７〜図２１は配線基板２ａにおける製品形成領
域に係わる図である。
【００６２】図１６に示すように、配線基板２ａは例え
ば長方形からなるとともに、配線基板２ａの半導体チッ
プを搭載する面となる主面には、複数の製品形成領域２
１が所定の間隔を置いて行列状に配置されている。例え
ば、製品形成領域２１は、配線基板２ａの長辺方向に沿
って１１個配列され、短辺方向に沿って４個配列され、
１１列４行配置になっている。
【００６３】また、図１６において配線基板２ａの上側
長辺に所定間隔で示される矩形部分２２は、パッケージ
３を形成する際のトランスファモールディング装置にお
ける樹脂を注入するゲート位置を示すものである。ゲー
ト位置を密に配置することにより、一括封止時、封止樹
脂の未充填部の発生を防止することができる。また、配
線基板２ａの両側、即ち、長辺縁には円形あるいは長孔
となるガイド孔２３ａ〜２３ｇが設けられ、システムメ
モリモジュール１の製造時、搬送や位置決時に使用され
る。
【００６４】図１６では製品形成領域２１は空白な四角
形領域（正方形に近似）で示してあるが、その構造等は
図１７〜図２１に示すような構成になっている。図１７
は製品形成領域２１の主面側の配線パターン（第１層の
配線パターン）を透視的に示す平面図、図１８は製品形
成部分の模式的断面図、図１９は第２層の配線パターン
を示す透視図、図２０は第３層の配線パターンを示す透
視図、図２１は第４層（基板裏面）の配線パターンを示
す透視図である。
【００６５】配線基板２ａの表裏面（主面及び裏面）
は、図１８に示すように、絶縁膜（ソルダーレジスト）
１０，１１で被われているが、図１７では絶縁膜１０，
１１は省略してある。
【００６６】配線基板２ａは、図１８に示すように、所
定パターンの配線７が配線基板２の主面、裏面、１乃至
複数の中層に設けられ、かつ上下の配線７は貫通孔（ス
ルーホール）に充填された導体７ａ（配線）によって電
気的に接続される多層構造からなり、例えば、ＢＴ基板
構成になっている。また、配線７は配線基板２の主面に
おいてはワイヤ９を接続するための電極７ｐを構成する
とともに、裏面においてはバンプ電極４を固定するため
の台座となる電極７ｃが設けられている。配線７は隣接
する製品形成領域２１の配線７に繋がっている。
【００６７】図１７に示すように、配線基板２ａの各製
品形成領域２１には、並列に二つチップ搭載領域２５
ｆ，２５ｄが設けられている。チップ搭載領域２５ｆに
はフラッシュメモリチップ５が固定される領域であり、
チップ搭載領域２５ｄはＳＤＲＡＭチップ６が固定され
る領域である。いずれも長方形となるフラッシュメモリ
チップ５及びＳＤＲＡＭチップ６は、その長辺が配線基
板２ａの短辺に沿って延在するようになっている。そし
て、これらチップ搭載領域２５ｆ，２５ｄの長辺側の両
側には、それぞれ開口溝１２が設けられるとともに、チ
ップ搭載領域２５ｆの短辺側にも開口溝１２が設けられ
ている。この開口溝１２は絶縁膜を一定の幅除去した構
造であり、この開口溝１２内には配線７の一部である電
極７ｐが露出する（図１６参照）。
【００６８】両チップ搭載領域２５ｆ，２５ｄ間の開口
溝１２ａは左右２つのチップ搭載領域２５ｆ，２５ｄに
搭載される半導体チップとの間で接続されるワイヤボン
ディング用の電極７ｐが共に位置するように幅広の１本
の開口溝１２ａとなる。即ち、この開口溝１２ａ内には
その延在方向に沿って２列にワイヤボンディングの第２
ボンディング点が配列される。この第２ボンディング点
は、図１７に示すように、実際には単一の長い電極７ｐ
の両端部分が第２ボンディング点とされる。
【００６９】また、図１７及び図１９〜図２１において
示す小丸はスルーホールであり、かつ導体７ａが充填さ
れた部分であり、絶縁層を挟んだ上下の配線を電気的に
接続する部分である。図２１に示す大きな丸の部分は配
線基板２ａの裏面のバンプ電極４を形成するための台座
となる電極７ｃである。これら電極７ｃは製品形成領域
２１の各辺に沿って３列ずつ配列され、かつ最外周は１
５個となり、合計１４４個数配列されている。このパタ
ーンは図４及び図７のようパターンとなっている。
【００７０】本実施形態１では配線が４層となるＢＴ基
板が使用される。各層の配線パターンは図１７及び図１
９〜図２１のようになっている。即ち、図１７は配線基
板２ａの主面であり第１の配線パターンを示すものであ
る。図１９は第２の配線パターン、図２０は第３の配線
パターン、図２１は配線基板２ａの裏面である第４の配
線パターンである。配線基板２ａの主面及び裏面は絶縁
膜１０，１１が設けられているが、これらの図では省略
してある。配線基板２ａの主面ではワイヤが接続される
電極７ｐが露出し、裏面ではバンプ電極４を形成するた
めの台座となる電極７ｃが露出する。各層の配線は前述
した導体７ａによって電気的に接続されている。
【００７１】つぎに、このような配線基板２ａに対し
て、各チップ搭載領域２５ｆ，２５ｄに半導体チップを
接着材を介して接続する（チップボンディング：Ｓ１０
１）。また、半導体チップの各電極と配線基板２ａの各
電極を導電性のワイヤで接続する（Ｓ１０２）。図２２
は半導体チップとしてフラッシュメモリチップ５及びＳ
ＤＲＡＭチップ６を固定し、かつワイヤボンディングが
終了した製品形成領域２１の平面図である。また、図２
３はチップボンディング及びワイヤボンディングが終了
した製品形成部分の模式図であり、開口溝１２，を省略
し、かつワイヤの接続点を第１・第２ボンディング点で
示した図である。
【００７２】図２２に示すように、配線基板２の主面の
チップ搭載領域２５ｆ，２５ｄ（図１７参照）には、そ
れぞれフラッシュメモリチップ５及びＳＤＲＡＭチップ
６が図示しない接着材（例えば、エポキシ樹脂系のペー
スト）によって固定されるとともに、フラッシュメモリ
チップ５上にはＳＤＲＡＭチップ６が図示しない接着材
によって固定されている。二つのＳＤＲＡＭチップ６は
同品種であり、例えば６４Ｍｂｉｔのシンクロナス・ダ
イナミックメモリを組み込んだ半導体チップである。フ
ラッシュメモリチップ５及びＳＤＲＡＭチップ６はいず
れも長方形となるが、ＳＤＲＡＭチップ６はフラッシュ
メモリチップ５よりも長辺が短く、フラッシュメモリチ
ップ５の中心にＳＤＲＡＭチップ６の中心を合わせるよ
うにしてＳＤＲＡＭチップ６をフラッシュメモリチップ
５に固定すると、フラッシュメモリチップ５の両短辺の
電極７ｆはＳＤＲＡＭチップ６に被われることなく露出
する。また、ＳＤＲＡＭチップ６の上面の電極７ｄも露
出する。
【００７３】そこで、露出した電極７ｆ，７ｄと配線基
板２ａの電極７ｐを常用のワイヤボンディング装置によ
ってワイヤボンディングする。左右のＳＤＲＡＭチップ
６の間の開口溝１２ａの底に露出する電極７ｐは細長い
ので、その両端部分（第２ボンディング点）に左右のＳ
ＤＲＡＭチップ６に繋がるワイヤ９を接続する。
【００７４】つぎに、図示はしないが、後工程の封止
（樹脂によるモールド）において、一括封止体と配線基
板２ａの主面側の表面との密着性を高めるため、プラズ
マクリーニングが配線基板２ａの主面全域に亘って行わ
れる（Ｓ１０３）。これにより、配線基板２ａの主面の
絶縁膜１０を始めとする表面、半導体チップやワイヤ９
等の表面が清浄化されることになる。
【００７５】つぎに、トランスファモールディング装置
によって一括封止（一括モールド）を行って配線基板２
ａの主面側に単一の一括封止体３０を形成する（Ｓ１０
４）。この一括封止体３０は、図２４〜図２６に示すよ
うに、配線基板２ａの製品形成領域２１から外れた周縁
を除いて一体に形成される。即ち、１１列４行の製品形
成領域２１は完全に一括封止体３０で被われる。この一
括封止体３０は半導体チップ及びワイヤを完全に被うよ
うな厚さとなるとともに、一定の厚さになっている。一
括封止体３０は絶縁性のエポキシ樹脂によって形成され
る。本実施形態１ではゲート位置を密に配置することに
よって、成形金型のキャビティ（モールド空間）全域に
均一に充填される。
【００７６】つぎに、図２７に示すように、配線基板２
ａの裏面に配置された電極７ｃ（図１８参照）の表面上
に突起電極（突起電極）４を例えばボール供給法で形成
する。例えば、半田ボールを供給して半田バンプ電極を
形成する（Ｓ１０５）。
【００７７】つぎに一括封止体３０が形成された配線基
板２ａを洗浄する（Ｓ１０６）。
【００７８】つぎに、図２８に示すように、一括封止方
式で形成した一括封止体３０がダイシングシート３１と
向かい合う状態でダイシングシート３１に配線基板２ａ
を接着固定し、その後、図示しないダイシング装置で一
括封止体３０及び配線基板２ａを各製品形成領域２１毎
に切断して分割する（Ｓ１０７）。この分割によって配
線基板２ａは配線基板２となり、一括封止体３０は封止
体（パッケージ）３となる。ついで、ダイシングシート
３１と一括封止体３０を分離することによって、図１〜
図４に示すようなシステムメモリモジュール（半導体装
置）１を多数製造することができる。システムメモリモ
ジュール１の側面、即ち、周面はダイシングによって切
断された面となる。この面は配線基板２の主面に対して
略垂直な面になる。
【００７９】本実施形態１のシステムメモリモジュール
１は、例えば、携帯型情報処理端末機器（ＰＤＡ）のメ
モリとして組み込まれる。図２９は本実施形態１のシス
テムメモリモジュール１を組み込んだ携帯型情報処理端
末機器（ＰＤＡ）の機能構成を示すブロック図である。
ＰＤＡは、外観的には、入力手段としてのキー（Ｊｏｇ
Ｋｅｙ）４１、表示装置としての液晶表示パネル４２、
音声出力装置としてのスピーカー４３を有し、内部には
図示しない実装基板に搭載するＣＰＵ４４、内部メモリ
４５、電池（パッテリー）４６等を有している。内部メ
モリ４５として本実施形態１のシステムメモリモジュー
ル１が使用されている。
【００８０】キー（ＪｏｇＫｅｙ）４１はＣＰＵ４４に
接続され、キー操作による情報がＣＰＵ４４に伝えられ
る。液晶表示パネル４２は液晶コントローラ５１を介し
てＣＰＵ４４に接続され、ＣＰＵ４４によって所定の情
報を表示するようになっている。また、液晶表示パネル
４２はタッチパネル構成となり、タッチ情報はＣＰＵ４
４に伝えられる。また、ＣＰＵ４４はＵＳＢインターフ
ェイスによってパーソナルコンピュータ等に接続可能に
なっている。
【００８１】スピーカー４３は増幅器（ＡＭＰ）５２及
び変復調器（ＣＯＤＥＣ）５３を介してＣＰＵ４４に接
続されている。さらに、ＣＰＵ４４にはＩｒＤＡ（Infr
aredData Association ：赤外線データ通信）５４，Ｍ
ＭＣ（Multi Media Card）５５、ＣＦ（メモリ：コンパ
クトフラッシュ（登録商標））５６が接続されている。
ＩｒＤＡ５４は赤外線データ通信用インターフェースと
なり、ＭＭＣ５５は外付けメモリとなり、ＣＦ５６は同
様に外付けのメモリとなる。
【００８２】本実施形態１のシステムメモリモジュール
１は、全てのＣＰＵに接続可能として汎用性を向上させ
るため、アドレスバスを分離する構成を採用している。
【００８３】即ち、ＳＤＲＡＭはアドレスの入力が特殊
なマルチプレックス方式を採用しているのに対し、フラ
ッシュメモリはリニアに入力でき、ＣＰＵのアドレスに
直接つなぐことができる。このように、アドレス入力方
式が異なるため、接続するＣＰＵによって、ＳＤＲＡＭ
とフラッシュメモリのアドレス接続先が異なる可能性が
ある。そのような様々なＣＰＵに対して、モジュール内
でアドレスバスを結線してしまうと、接続できるＣＰＵ
が限られてしまうが、アドレスバスを分離しておくこと
で全てのＣＰＵに接続可能となり、汎用性が向上する。
【００８４】図３０はＣＰＵ４４に接続した場合の結線
図である。この場合には、ＳＤＲＡＭのＡ０〜Ａ１３
（ＳＤＡ０〜ＳＤＡ１３）は、ＣＰＵ４４のＡ２〜Ａ１
５に接続される。一方、フラッシュメモリのＡ０〜Ａ２
０（ＦＡ０〜ＦＡ２０）は、ＣＰＵ４４のＡ２〜Ａ２２
に接続される。この例は所定のＣＰＵを想定した結線で
ある。従って、接続するＣＰＵが予め決まっている場合
には、モジュール内部でアドレスバスを結線しても良
い。これにより、実装基板の配線の引回しはスムーズに
なり、ピン数も少なくて済む。
【００８５】また、本実施形態１のシステムメモリモジ
ュール１においては、データ（Ｉ／Ｏ）バスを分離して
いる。即ち、システムメモリモジュール１においてＳＤ
ＲＡＭとフラッシュメモリをモジュール内で結線した場
合、単一のＣＰＵにしか接続できないが、分離しておく
ことで複数のＣＰＵ（使用目的が異なる）への接続が可
能となる。
【００８６】例えば、図３１はＳＤＲＡＭとフラッシュ
メモリのデータバスをモジュール内で分離する例であ
る。例として、携帯電話においてＳＤＲＡＭを接続する
ベースバンド用プロセッサー６０と、フラッシュメモリ
を接続するアプリケーションプロセッサー６１があった
場合、アドレスバスとデータバスを分離しておくこと
で、それぞれのＣＰＵに接続可能となり、ＳＤＲＡＭと
フラッシュメモリを別々に、パラレルに動作させること
も可能となる。
【００８７】ただし、接続するＣＰＵが一つである場合
には、データバスをモジュール内部で結線させても良
い。それによって、実装基板の配線の引回しはスムーズ
になり、ピン数も少なくて済む。
【００８８】ここで、アドレスバス及びデータバスの分
離・共通の組合せ例について説明する。図３２はＳＤＲ
ＡＭ及びフラッシュメモリにおいてアドレス・データバ
ス共通の構成を示すブロック図である。本例では接続先
ＣＰＵが制限され、複数のＣＰＵへの接続も不可とな
る。
【００８９】図３３はＳＤＲＡＭ及びフラッシュメモリ
においてアドレスバス分離、データバス共通の構成を示
すブロック図である。本例では接続先ＣＰＵの制限はな
いが、複数のＣＰＵへの接続も不可となる。
【００９０】図３４はＳＤＲＡＭ及びフラッシュメモリ
においてアドレス・データバス分離（セパレート）の構
成を示すブロック図である。本例では接続先ＣＰＵの制
限はなく、かつ複数のＣＰＵへの接続も可能となる。
【００９１】本実施形態１のシステムメモリモジュール
１は、図３５に示すように、アドレス・データバス分離
構成となっている。本実施形態１ではＳＤＲＡＭとフラ
ッシュメモリのアドレスバス、データバスをそれぞれセ
パレートに外部に出している。これにより、ＳＤＲＡＭ
とフラッシュメモリ各々のテストが容易になる。また、
実際に使用する際にも、ＳＤＲＡＭ、フラッシュメモリ
をパラレルに動かすことが可能になる。
【００９２】アドレスバスをセパレートにするもう一つ
のメリットとして、異なったバス幅（１６ｂｉｔ／３２
ｂｉｔ）のＣＰＵにそれぞれ接続可能になり、汎用性が
高くなる。即ち、ＣＰＵのバス幅が異なるとメモリアド
レスの接続先が異なるため汎用性が高くなる。
【００９３】また、本実施形態１では共通バス化を考慮
したピン配置（バンプ電極配置）になっている。ＳＤＲ
ＡＭとフラッシュメモリのアドレスバス、データバスを
それぞれセパレートに外部に出力するが、その際、バス
の共通化を考慮した配置になっている。図３６は本実施
形態１のシステムメモリモジュールにおけるセパレート
バスから共通バスへの切替えを行う手法を示す模式図で
ある。図３６に示すように、共通となり得るピン（バン
プ電極４）同士を隣接して配置してあることから、使用
者の要求に応じてセパレートバスと共通バスとの使い分
けが可能になる。図３６の下方の図では共通化したい場
合、隣接するバンプ電極４同士を直線で示すように接続
している。この接続は実装基板側で行う。このような手
法を採用することで、セパレートバスでありながら、共
通バスとしても用いることが可能になる。
【００９４】また、本実施形態１では電源の分離がなさ
れている。システムメモリモジュール１は、単一電源で
動作するが、ＳＤＲＡＭ、フラッシュメモリの電源、グ
ランドはそれぞれ別にして外部に出す。即ち、電源、グ
ランドもＳＤＲＡＭのコア電源、グランド（Ｖcc−Ｓ
Ｄ，Ｖss−ＳＤ）、Ｉ／Ｏ電源、グランド（Ｖcc−Ｑ，
Ｖss−Ｑ）、Ｆｌａｓｈ電源、グランド（Ｖcc−Ｆ，Ｖ
ss−Ｆ）でそれぞれ別にする。このような構成によれ
ば、ＭＣＭ内で結線した場合に比べて、配線距離が長く
なるため、ノイズ耐性の向上が図れる。また、動作電圧
の異なる半導体チップを用いた場合には、バーンイン等
のテストの際に半導体チップ単位のテストが可能にな
り、テストの容易化を図ることができる。
【００９５】本実施形態１によれば以下の効果を有す
る。（１）パッケージ３の側面はダイシングによって切
断された切断面を有し、内部に１個のフラッシュメモリ
チップ５と、２個のシンクロナス・ダイナミックメモリ
チップ６を封止した一括封止方式採用のＢＧＡ型のシス
テムメモリモジュールであり、フラッシュメモリチップ
５の上にシンクロナス・ダイナミックメモリチップ６を
搭載した構造となっていることから、システムメモリモ
ジュール１の小型化が達成できる。
【００９６】（２）一括封止方式の採用によってシステ
ムメモリモジュール１の製造コストの低減が達成でき
る。
【００９７】（３）フラッシュメモリチップ５及びＳＤ
ＲＡＭチップ６において、これら半導体チップをチップ
の長辺方向で二分した場合、一方の短辺側の領域、例え
ばＡ領域ではデータ用電極よりもアドレス用電極が多く
なり、他方の短辺側の領域、例えばＢ領域ではアドレス
用電極よりもデータ用電極が多くなっている。このよう
に領域を別けてピンを配置することによって配線基板２
の電極７ｐの引回しが容易になるとともに、配線長を低
減することができる。
【００９８】（４）クロック端子は、二つのダイナミッ
クメモリチップのクロック電極から裏面のバンプ電極に
おけるクロック端子までを最短距離で接続するような配
置になることから、システムメモリモジュール１の高速
動作が達成できる。
【００９９】（５）システムメモリモジュール１は電源
の分離がなされている。この結果、配線距離が長くなる
ため、ノイズ耐性の向上が図れる。また、動作電圧の異
なる半導体チップを用いた場合には、バーンイン等のテ
ストの際に半導体チップ単位のテストが可能になり、テ
ストの容易化を図ることができる。
【０１００】（６）ＳＤＲＡＭチップ６とフラッシュメ
モリチップ５のアドレス／データピンが相互に近くに配
置されていることから、システムメモリモジュール１を
実装する実装基板の配線の引回しが容易になる。
【０１０１】（７）システムメモリモジュール１は、ア
ドレスバス分離構成となっていることから、全てのＣＰ
Ｕに接続可能となり汎用性が向上する。
【０１０２】（８）システムメモリモジュール１は、デ
ータ（Ｉ／Ｏ）バス分離構成となっていることから、使
用目的が異なる複数のＣＰＵへの接続が可能となり、Ｓ
ＤＲＡＭとフラッシュメモリを別々にパラレルに動作さ
せることが可能となる。
【０１０３】（９）高速動作や小型化が可能なシステム
メモリモジュール１を組み込んだ携帯型情報処理端末機
器等の電子装置は高速動作が可能になるとともに、小型
化が図れる。
【０１０４】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。即ち、
半導体チップの組み合わせは前記実施形態に限定される
ものではなく、例えば、図３７（ａ）に示すように、配
線基板２の主面に並列に２個のフラッシュメモリチップ
５を固定するとともにこれらフラッシュメモリチップ５
上にそれぞれＳＤＲＡＭチップ６を搭載する構造、図３
７（ｂ）に示すように、配線基板２の主面に１個のフラ
ッシュメモリチップ５と２個のＳＤＲＡＭチップ６をそ
れぞれ固定する構造、図３７（ｃ）に示すように、配線
基板２の主面にフラッシュメモリチップ５及びＳＤＲＡ
Ｍチップ６並びにＳＲＡＭを組み込んだＳＲＡＭチップ
８をそれぞれ１個固定する構造等他の構成であってもよ
い。
【０１０５】本発明は少なくとも配線基板の主面に各種
構成の半導体チップを搭載し、かつ各半導体チップの電
極と配線基板の電極をワイヤで接続し、かつ配線基板の
主面を一括封止によって形成する封止体を有し、配線基
板の裏面に外部電極端子を有する構成のシステムメモリ
モジュール等の半導体装置の製造に適用することができ
る。
【０１０６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１０７】（１）ダイナミックメモリ（シンクロナス
・ダイナミックメモリとフラッシュメモリを単一の封止
体内に組み込んだ小型で安価な半導体装置を提供するこ
とができる。
【０１０８】（２）システムメモリモジュールを組み込
んだ高速動作や小型化が可能な電子装置を提供すること
ができる。
【０１０９】（３）ＳＤＲＡＭ及びフラッシュメモリの
アドレスバス及びデータバスをセパレート（分離）に出
力することによりテスト容易化、汎用性向上を図ること
ができる。
【０１１０】（４）ＳＤＲＡＭチップとフラッシュメモ
リチップとの間では電源が分離されていることから、ノ
イズの発生を抑えることができる。
【０１１１】（５）システムメモリモジュールを組み込
んだ高速動作や小型化が可能な携帯型情報処理端末機器
を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である一部
を取り除いたシステムメモリモジュールの模式的平面図
である。
【図２】本実施形態１の半導体装置の製造方法によって
製造されたシステムメモリモジュールの平面図である。
【図３】本実施形態１によるシステムメモリモジュール
の側面図である。
【図４】本実施形態１によるシステムメモリモジュール
の底面図である。
【図５】図１のＡ−Ａ線に沿う拡大断面図である。
【図６】図１のＢ−Ｂ線に沿う拡大断面図である。
【図７】本実施形態１のシステムメモリモジュールのバ
ンプ電極アレイと機能を示す模式図である。
【図８】前記バンプ電極アレイにおける電極の機能を示
す模式図である。
【図９】本実施形態１のシステムメモリモジュールにお
ける３個の半導体チップの配置状態を示す模式図であ
る。
【図１０】本実施形態１のシステムメモリモジュールに
組み込まれるフラッシュメモリチップの電極配列を示す
模式的平面図である。
【図１１】前記フラッシュメモリチップの各電極の機能
を示す図表である。
【図１２】本実施形態１のシステムメモリモジュールに
組み込まれるダイナミックメモリチップの電極配列を示
す模式的平面図である。
【図１３】前記ダイナミックメモリチップの各電極の機
能を示す図表である。
【図１４】ダイナミックメモリチップ及びフラッシュメ
モリチップの電極の機能分布を示す模式図である。
【図１５】本実施形態１の半導体装置の製造方法を示す
フローチャートである。
【図１６】本実施形態１の半導体装置の製造方法で使用
する配線基板（基板）の平面図である。
【図１７】前記基板の製品形成領域の主面側の第１層の
配線パターンを示す模式的平面図である。
【図１８】前記製品形成部分の模式的断面図である。
【図１９】前記基板の製品形成部分の第２層の配線パタ
ーンを示す透視図である。
【図２０】前記基板の製品形成部分の第３層の配線パタ
ーンを示す透視図である。
【図２１】前記基板の製品形成部分の裏面（第４層）の
配線パターンを示す透視図である。
【図２２】本実施形態１の半導体装置の製造方法におい
て半導体チップを搭載し、かつ半導体チップの電極と基
板の電極をワイヤで接続した状態を示す製品形成部分の
模式的平面図である。
【図２３】前記チップボンディング及びワイヤボンディ
ングが終了した製品形成部分の模式図である。
【図２４】本実施形態１の半導体装置の製造方法におい
て主面に一括モールドによって一括封止体が形成された
基板の平面図である。
【図２５】前記一括モールドされた基板の正面図であ
る。
【図２６】前記一括モールドされた基板の側面図であ
る。
【図２７】本実施形態１の半導体装置の製造方法におい
て半田バンプ電極を形成した基板を示す断面図である。
【図２８】本実施形態１の半導体装置の製造方法におい
てダイシングシートに一括封止体側を貼り付けた基板を
一括封止体共々分割した状態を示す模式的断面図であ
る。
【図２９】本実施形態１のシステムメモリモジュールを
組み込んだ携帯型情報処理端末機器（ＰＤＡ）の機能構
成を示すブロック図である。
【図３０】本実施形態１のシステムメモリモジュールと
ＣＰＵの接続状態を示すブロック図である。
【図３１】ＳＤＲＡＭとフラッシュメモリのデータバス
をモジュール内で分離する構成を示すブロック図であ
る。
【図３２】ＳＤＲＡＭ及びフラッシュメモリにおいてア
ドレス・データバス共通の構成を示すブロック図であ
る。
【図３３】ＳＤＲＡＭ及びフラッシュメモリにおいてア
ドレスバス分離、データバス共通の構成を示すブロック
図である。
【図３４】ＳＤＲＡＭ及びフラッシュメモリにおいてア
ドレス・データバス分離の構成を示すブロック図であ
る。
【図３５】６４Ｍbit ＳＤＲＡＭと３２Ｍbit フラッシ
ュメモリのモジュールのブロック図である。
【図３６】本実施形態１のシステムメモリモジュールに
おけるセパレートバスから共通バスへの切替えを行う手
法を示す模式図である。
【図３７】本発明の他の実施形態を示すシステムメモリ
モジュールのブロック図である。
【符号の説明】
１…半導体装置（システムメモリモジュール）、２，２
ａ…配線基板、３…封止体（パッケージ）、４…突起電
極（バンプ電極）、５…フラッシュメモリチップ、６…
シンクロナス・ダイナミックメモリチップ（ＳＤＲＡＭ
チップ）、７…配線、７ａ…導体、７ｃ，７ｄ，７ｆ，
７ｐ…電極、８…ＳＲＡＭチップ、９…ワイヤ、１０，
１１…絶縁膜（ソルダーレジスト）、１２，１２ａ…開
口溝、１３，１４…接着材、２０…製品形成領域、２２
…矩形部分、２３ａ〜２３ｇ…ガイド孔、２５ｆ，２５
ｄ…チップ搭載領域、３０…一括封止体、３１…ダイシ
ングシート、４１…キー（ＪｏｇＫｅｙ）、４２…液晶
表示パネル、４３…スピーカー、４４…ＣＰＵ、４５…
内部メモリ、４６…電池（パッテリー）、５２…増幅器
（ＡＭＰ）、５３…変復調器（ＣＯＤＥＣ）、５６…Ｃ
Ｆ（メモリ：コンパクトフラッシュ）、６０…ベースバ
ンド用プロセッサー、６１…アプリケーションプロセッ
サー。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉田 憲彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 白川 清一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】主面と、前記主面上に形成される絶縁膜
    と、前記主面上に形成される複数の電極とを有し、前記
    主面の裏側となる裏面に外部電極端子が形成される配線
    基板と、 主面及び裏面を有しており、前記主面上に形成された１
    乃至複数の半導体素子及び複数の電極を有しており、前
    記裏面を前記配線基板の主面に向き合わせて接着材を介
    して固定される半導体チップと、 前記配線基板主面の電極と前記半導体チップの電極とを
    接続する導電性のワイヤと、 前記半導体チップ、前記配線基板の主面及び前記電極を
    被う封止体とを有する半導体装置であって、 前記配線基板には、前記半導体チップとして、ダイナミ
    ックメモリが組み込まれた一つ以上のダイナミックメモ
    リチップと、フラッシュメモリが組み込まれた一つ以上
    のフラッシュメモリチップが固定されることを特徴とす
    る半導体装置。
  2. 【請求項２】前記配線基板の主面には複数の半導体チッ
    プがそれぞれ表面の複数の電極を露出させる状態で重ね
    て固定されていることを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】前記配線基板の主面に短辺の縁に沿って複
    数の電極が配列される長方形のフラッシュメモリチップ
    が固定され、このフラッシュメモリチップ上に前記フラ
    ッシュメモリチップよりも短いダイナミックメモリチッ
    プが前記フラッシュメモリチップの両短辺の複数の電極
    を露出させる状態で固定されていることを特徴とする請
    求項２に記載の半導体装置。
  4. 【請求項４】前記配線基板の主面にはいずれも長方形と
    なるフラッシュメモリチップ及びダイナミックメモリチ
    ップがそれぞれ表面の複数の電極を露出させる状態で、
    かつそれぞれの長辺同士が対面するように並んで固定さ
    れていることを特徴とする請求項１に記載の半導体装
    置。
  5. 【請求項５】前記配線基板の主面にはいずれも長方形と
    なるフラッシュメモリチップ及びダイナミックメモリチ
    ップがそれぞれ表面の複数の電極を露出させる状態で、
    かつそれぞれの長辺同士が対面するように並んで固定さ
    れ、 前記フラッシュメモリチップは短辺の縁に沿って複数の
    電極が配列され、 前記フラッシュメモリチップ上に前記フラッシュメモリ
    チップよりも短いダイナミックメモリチップが前記フラ
    ッシュメモリチップの両短辺の複数の電極を露出させる
    状態で固定され、 前記配線基板の主面に固定される前記ダイナミックメモ
    リチップと前記フラッシュメモリチップ上の前記ダイナ
    ミックメモリチップは同一寸法で同一構造となっている
    ことを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】前記ダイナミックメモリチップの電極は長
    辺に沿って並んで配置されていることを特徴とする請求
    項５に記載の半導体装置。
  7. 【請求項７】隣り合って並ぶ前記二つのダイナミックメ
    モリチップの間の前記配線基板主面にワイヤが接続され
    るクロック電極が配置され、このクロック電極と前記二
    つのダイナミックメモリチップのクロック電極はワイヤ
    によって接続されていることを特徴とする請求項１に記
    載の半導体装置。
  8. 【請求項８】前記配線基板主面のクロック電極は単一ま
    たは並んで二つ配置され、前記二つのダイナミックメモ
    リチップのクロック電極に一端が接続されるワイヤの他
    端が前記単一のクロック電極に接続され、または２本の
    ワイヤが別々に前記並んで二つ配置されるクロック電極
    に接続されていることを特徴とする請求項７に記載の半
    導体装置。
  9. 【請求項９】複数の前記ダイナミックメモリチップ間で
    はアドレス／データバスは共通電極に接続され、前記ダ
    イナミックメモリチップと前記フラッシュメモリチップ
    間ではアドレス／データバスは分離され相互に異なる電
    極に接続されていることを特徴とする請求項１に記載の
    半導体装置。
  10. 【請求項１０】前記配線基板の主面における第１の領域
    はデータ用電極よりもアドレス用電極が多い領域であ
    り、第２の領域はアドレス用電極よりもデータ用電極が
    多い領域であり、かつ前記第１・第２の領域に一部が近
    接配置される各半導体チップのアドレス用電極及びデー
    タ用電極の分布も前記配線基板における分布に対応して
    いることを特徴とする請求項１に記載の半導体装置。
  11. 【請求項１１】前記フラッシュメモリチップの電極は両
    方の短辺の縁に沿ってそれぞれ一列に並んで配置され、 前記ダイナミックメモリチップの電極は長辺に沿って並
    んで配置され、 前記フラッシュメモリチップの一方の短辺の電極列にお
    いてはデータ用電極よりもアドレス用電極が多く、前記
    フラッシュメモリチップの他方の短辺の電極列において
    はアドレス用電極よりもデータ用電極が多くなり、 前記ダイナミックメモリチップの電極列におけるアドレ
    ス用電極及びデータ用電極の分布は、前記フラッシュメ
    モリチップの一方の短辺よりの半分の電極列ではデータ
    用電極よりもアドレス用電極が多く、 前記フラッシュメモリチップの他方の短辺よりの半分の
    電極列ではアドレス用電極よりもデータ用電極が多くな
    っていることを特徴とする請求項１０に記載の半導体装
    置。
  12. 【請求項１２】前記ダイナミックメモリチップと前記フ
    ラッシュメモリチップとの間では電源が分離されている
    ことを特徴とする請求項１に記載の半導体装置。
  13. 【請求項１３】前記ダイナミックメモリはシンクロナス
    ・ダイナミックメモリであることを特徴とする請求項１
    に記載の半導体装置。
  14. 【請求項１４】入力手段と、 前記入力手段によって入力された信号に基づいて各種処
    理を行う中央制御装置と、 前記中央制御装置に接続され情報を記憶する半導体装置
    と、 前記中央制御装置に接続され中央制御装置の制御のもと
    に画像を表示する表示手段と、 前記中央制御装置に接続され中央制御装置の制御のもと
    に音声を出力する音声表示手段と、 前記各手段を駆動するための電池とを有する電子装置で
    あって、 前記半導体装置は、 主面と、前記主面上に形成される絶縁膜と、前記主面上
    に形成される複数の電極とを有し、前記主面の裏側とな
    る裏面に外部電極端子が形成される配線基板と、 主面及び裏面を有しており、前記主面上に形成された１
    乃至複数の半導体素子及び複数の電極を有しており、前
    記裏面を前記配線基板の主面に向き合わせて接着材を介
    して固定される半導体チップと、 前記配線基板主面の電極と前記半導体チップの電極とを
    接続する導電性のワイヤと、 前記半導体チップ、前記配線基板の主面及び前記電極を
    被う封止体とを有する半導体装置であり、 前記配線基板には、前記半導体チップとして、ダイナミ
    ックメモリが組み込まれた一つ以上のダイナミックメモ
    リチップと、フラッシュメモリが組み込まれた一つ以上
    のフラッシュメモリチップが固定されることを特徴とす
    る電子装置。
  15. 【請求項１５】前記半導体装置において、前記配線基板
    の主面には複数の半導体チップがそれぞれ表面の複数の
    電極を露出させる状態で重ねて固定されていることを特
    徴とする請求項１４に記載の電子装置。
  16. 【請求項１６】前記半導体装置において、 前記配線基板の主面にはいずれも長方形となるフラッシ
    ュメモリチップ及びダイナミックメモリチップがそれぞ
    れ表面の複数の電極を露出させる状態で、かつそれぞれ
    の長辺同士が対面するように並んで固定され、 前記フラッシュメモリチップは短辺の縁に沿って複数の
    電極が配列され、 前記フラッシュメモリチップ上に前記フラッシュメモリ
    チップよりも短いダイナミックメモリチップが前記フラ
    ッシュメモリチップの両短辺の複数の電極を露出させる
    状態で固定され、 前記露出した電極と前記配線基板の複数の前記電極は前
    記ワイヤで接続され、 前記配線基板の主面に固定される前記ダイナミックメモ
    リチップと前記フラッシュメモリチップ上の前記ダイナ
    ミックメモリチップは同一寸法で同一構造となっている
    ことを特徴とする請求項１４に記載の電子装置。
  17. 【請求項１７】前記半導体装置において、隣り合って並
    ぶ前記二つのダイナミックメモリチップの間の前記配線
    基板主面にワイヤが接続されるクロック電極が配置さ
    れ、このクロック電極と前記二つのダイナミックメモリ
    チップのクロック電極はワイヤによって接続されている
    ことを特徴とする請求項１４に記載の電子装置。
  18. 【請求項１８】前記半導体装置において、複数の前記ダ
    イナミックメモリチップ間ではアドレス／データバスは
    共通電極に接続され、前記ダイナミックメモリチップと
    前記フラッシュメモリチップ間ではアドレス／データバ
    スは分離され相互に異なる電極に接続されていることを
    特徴とする請求項１４に記載の電子装置。
  19. 【請求項１９】前記半導体装置において、前記配線基板
    の主面における第１の領域はデータ用電極よりもアドレ
    ス用電極が多い領域であり、第２の領域はアドレス用電
    極よりもデータ用電極が多い領域であり、かつ前記第１
    ・第２の領域に一部が近接配置される各半導体チップの
    アドレス用電極及びデータ用電極の分布も前記配線基板
    における分布に対応していることを特徴とする請求項１
    ４に記載の電子装置。
  20. 【請求項２０】前記半導体装置において、 前記フラッシュメモリチップの電極は両方の短辺の縁に
    沿ってそれぞれ一列に並んで配置され、 前記ダイナミックメモリチップの電極は長辺に沿って並
    んで配置され、 前記フラッシュメモリチップの一方の短辺の電極列にお
    いてはデータ用電極よりもアドレス用電極が多く、前記
    フラッシュメモリチップの他方の短辺の電極列において
    はアドレス用電極よりもデータ用電極が多くなり、 前記ダイナミックメモリチップの電極列におけるアドレ
    ス用電極及びデータ用電極の分布は、前記フラッシュメ
    モリチップの一方の短辺よりの半分の電極列ではデータ
    用電極よりもアドレス用電極が多く、 前記フラッシュメモリチップの他方の短辺よりの半分の
    電極列ではアドレス用電極よりもデータ用電極が多くな
    っていることを特徴とする請求項１９に記載の電子装
    置。
  21. 【請求項２１】前記半導体装置において、前記ダイナミ
    ックメモリチップと前記フラッシュメモリチップとの間
    では電源が分離されていることを特徴とする請求項１４
    に記載の電子装置。
  22. 【請求項２２】前記半導体装置において、前記ダイナミ
    ックメモリチップはシンクロナス・ダイナミックメモリ
    チップであることを特徴とする請求項１４に記載の電子
    装置。
  23. 【請求項２３】前記電子装置は携帯型情報処理端末機器
    を構成していることを特徴とする請求項１４に記載の電
    子装置。
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