JP3127889B2 - 半導体パッケージの製造方法およびその成形用金型 - Google Patents

半導体パッケージの製造方法およびその成形用金型

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はたとえばTBGA
(tapeBGA;ball grid array )、PBGA(plasti
cBGA)、FPBGA(fine pitchBGA)あるいは
CSP(chip size package)等の半導体パッケージの
製造方法およびその成形用金型に関する。
【0002】
【従来の技術】半導体装置のうち、たとえばPBGAや
CSP等のようにボールグリッドによる表面実装タイプ
の半導体パッケージが、電子機器の小型、薄型、軽量化
の要求から近年盛んに採用されるようになっている。こ
の種の半導体パッケージは、たとえば特開平9ー252
065号公報や特開平9−36155号公報に示される
ように、ガラエポ基板(ガラス繊維入りエポキシ樹脂基
板;絶縁基板)またはポリイミドテープ(絶縁テープ)
等の長尺な絶縁フレーム上に多数の半導体素子(半導体
チップ)を配列して実装し、一つまたは複数個の半導体
素子毎に封止樹脂で樹脂封止し、外部との接続用のボー
ルバンプをフレームの裏面に付設したものを、ポンチと
ダイとからなる切断金型で切断することによって製造さ
れていた。
【0003】上述した従来の半導体パッケージの製造時
において、絶縁フレーム上に配列した半導体素子の樹脂
封止は、上述したように一つまたは複数個の半導体素子
を半導体パッケージとして樹脂封止する複数のキャビテ
ィを有する成形用金型を用いて行われている。上述した
成形用金型では、一つの半導体パッケージを構成するキ
ャビティに対して一つのゲートを設けるとともに、この
ゲートに対し溶融樹脂を供給するポットがランナを介し
て接続されている。
【0004】従来の半導体パッケージを樹脂封止する成
形用金型では、各キャビティのコーナ部あるいはキャビ
ティの一辺のセンタ部等に、たとえば1〜2mm程度の
幅でゲートを設けていた。
【0005】また、たとえば特開平6ー244313号
公報に示すように、複数の半導体素子を一方向に並んで
連設させ、これらの半導体素子を外部接続用のリード材
とともに一括して樹脂封止するようにしたSOJ型の半
導体パッケージも提案されている。そして、この半導体
パッケージでは、一方向に並べた半導体素子を、分割領
域に相当する封止樹脂の肉厚を薄くし、全体にわたって
一括して樹脂封止することが記載されている。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た特開昭9−252065号公報、特開平9−3615
5号公報に記載されている半導体パッケージによれば、
製造時において絶縁フレーム上に半導体素子を配列する
際に、ポンチとダイとによる切断代を設ける必要があ
り、絶縁フレームに無駄な部分が多く生じるばかりでな
く、切断部位にチッピングを生じたり、切断屑による汚
れを生じたりすることがあった。そして、このような従
来の半導体パッケージの製造にあたっては、絶縁フレー
ム上に多数の半導体素子を並べ、これらを一括して樹脂
封止することができないものであった。
【0007】また、上述した半導体パッケージにおいて
製造コストは、従来一般的であった金属製リードフレー
ムを用いたQFPやTSOPのような半導体パッケージ
に比べて、資材コスト(特にガラエポ基板、ポリイミド
テープ等の基材の資材コスト)が大きく相違しているこ
とによって、かなりコスト高となっている。したがっ
て、BGA、CSP等の半導体パッケージでは、上述し
た基材の使用効率を向上させることにより資材コストを
低減することが重要課題となっている。たとえば上述し
た従来例では、基材の使用効率(製品として有効な領
域)は約50%程度のものが多い。
【0008】このような成形用金型構造を簡素化し、ま
た絶縁フレーム基材の使用効率を向上させるために、後
で述べるように、本発明者らは絶縁フレーム上に多数の
半導体素子をマトリックス状に実装し、これらを全面に
わたって一連に樹脂封止することにより面方向に連続す
る平らな面をもった板状のパッケージパネルを形成し、
このパッケージパネルを切断することにより半導体パッ
ケージを製造する方法を考えている。
【0009】しかし、上述した絶縁フレーム上に実装し
た多数の半導体素子を一括して樹脂封止することによ
り、面方向に連続する封止樹脂を成形するにあたって、
従来から知られている成形用金型をそのまま採用するこ
とができなかった。すなわち、前述した従来の半導体パ
ッケージの成形用金型では、キャビティ(半導体パッケ
ージ)のサイズが、ゲートの接続部に対して大き過ぎる
ことから、封止樹脂の充填時にキャビティ内の全面にわ
たって樹脂を充填することが難しく、未充填部分が生じ
たり、ボイドを生じたりするという不具合がある。ま
た、樹脂の射出圧力を高圧にして充填した場合、ワイヤ
流れを生じたりするおそれもあった。
【0010】また、上述した従来の成形用金型におい
て、キャビティに対してゲートを数カ所に設けた場合に
おいても、それぞれのゲートから流入した樹脂どおしが
合流する部分において、ボイドの発生、樹脂フローマー
ク痕などの外観面での不具合が発生している。さらに、
各ゲートから流入した樹脂の合流部分でワイヤ流れによ
るワイヤショートが発生するおそれもあった。
【0011】また、PBGA、CSP等の半導体パッケ
ージは、パッケージの標準化が充分に確立しておらず、
製品のバリエーションが多岐にわたっている。このた
め、従来の成形用金型において、各キャビティに樹脂封
止を行うにあたって製品品質を維持するためには、半導
体パッケージの配列に合わせてその都度ゲート位置の設
計を行う必要がある。したがって、絶縁フレームサイズ
が同じであっても、半導体パッケージの配列、半導体素
子のサイズ、取り数等が異なると、金型を共通に使用す
ることは不可能であった。
【0012】したがって、上述した従来から知られてい
る成形用金型では、この金型を含めた専用の設備を半導
体パッケージの種類毎に準備しなければならず、多大な
設備投資が必要であり、汎用性を有する半導体パッケー
ジの製造方法および設備の開発が要請されている。
【0013】一方、特開平6ー244313号公報に記
載された半導体パッケージでは、上述した通り、一列に
並べた半導体素子の連結部において切断により分割する
部分に薄肉部を形成し、さらに封止樹脂の該当部分も薄
肉部を形成している。したがって、半導体素子の連結部
への切削加工が必要となり、加工性の面で問題となるば
かりでなく、樹脂封止時に全面にわたっての樹脂の充填
を確実に行うことが難しいという問題があった。
【0014】このような樹脂封止時の問題は、前記薄肉
部に相当する部分を成形するために封止金型のキャビテ
ィ内に突部が形成されるため、樹脂の流れが遮られるこ
とにより、樹脂の充填を確実に行えない場合があるから
である。また、この特開平6ー244313号公報に記
載された半導体パッケージは基本的にSOJ型のもので
あって、各半導体パッケージの両側部に外部接続用のリ
ード材を張り出させて形成することが必要であり、この
ため半導体素子を一列に並べて連設しているだけのもの
で、一括して樹脂封止することにより形成できる半導体
パッケージの大きさや数量に限界がある。
【0015】本発明はこのような事情に鑑みてなされた
ものであり、封止樹脂により全面にわたって一連に樹脂
封止することにより面方向に連続する平らな面をもち複
数の半導体パッケージを形成する板状のパッケージパネ
ルを、封止樹脂の未充填箇所がなく、またワイヤ流れ、
倒れ等のワイヤへの不具合をなくし、さらに絶縁フレー
ムのサイズが同じであれば、製造する半導体パッケージ
の大きさが異なっても封入金型を共用化することができ
る半導体パッケージの製造方法およびその成形用金型を
得ることを目的とする。
【0016】
【課題を解決するための手段】このような目的に応える
ために本発明の請求項1に係る半導体パッケージの製造
方法は、配線パターンが形成された絶縁フレームの主面
上にマトリックス状に実装した複数の半導体素子をトラ
ンスファ成形により樹脂封止し、切断することにより、
複数の半導体パッケージを形成する半導体パッケージの
製造方法であって、前記複数の半導体素子を実装した前
記配線パターンが形成された絶縁フレームを成形用金型
の一つのキャビティ内に配置し、前記成形用金型に設け
た複数のポットから溶融樹脂を複数のランナを介して供
給し、前記一つのキャビティの長辺部分にその長さとほ
ぼ等しい長さで設けたゲートを介して前記溶融樹脂を充
填することにより、封止樹脂面が面方向に連続する平坦
面をもった板状のパッケージパネルを成形し、このパッ
ケージパネルを前記半導体パッケージ毎にブレードによ
り切断することを特徴とする。
【0017】ここで、前記半導体素子を実装する絶縁フ
レームとしては、絶縁基板または絶縁テープのいずれか
を用いる。
【0018】また、本発明の請求項3または請求項4に
係る半導体パッケージの成形用金型は、配線パターンが
形成された絶縁フレームの主面上にマトリックス状に実
装した複数の半導体素子をトランスファ成形により樹脂
封止することにより、封止樹脂面が面方向に連続する平
坦面をもち複数の半導体パッケージを構成する板状のパ
ッケージパネルを製造する半導体パッケージの成形用金
型であって、前記半導体素子を実装した絶縁フレームを
配置する矩形の一つのキャビティと、このキャビティ内
に複数のランナおよびゲートを介して溶融樹脂を供給す
る複数のポットとを備え、前記ゲートを、前記一つのキ
ャビティの長辺部分に沿ってその長さとほぼ等しくかつ
長さ方向に連続した平行な隙間によって形成したことを
特徴とする。
【0019】また、本発明の請求項5に係る半導体パッ
ケージの成形用金型は、前記キャビティのゲートと反対
側の長辺部分にダミーキャビティを設けたことを特徴と
する。ここで、上述した成形用金型は、キャビティとダ
ミーキャビティとの間に、前記キャビティの長辺部分に
沿ってその長さとほぼ等しくかつ長さ方向に連続した平
行な隙間を設けている。
【0020】請求項1に係る発明によれば、成形用金型
のキャビティサイズの長辺部分の長さと同じ長さをもつ
ゲートから溶融樹脂を一辺の全域からキャビティ内に流
入させることができるから、溶融樹脂をキャビティ内に
全面にわたってほぼ均一に流動させて充填することがで
き、複数の半導体パッケージを形成する板状のパッケー
ジパネルの樹脂封止を確実に行える。
【0021】また、上述したゲートによれば、このゲー
ト部分に一旦蓄えた溶融樹脂に射出圧力を作用させるこ
とにより、キャビティの長辺部分の全域からキャビティ
内の全面にわたってほぼ均一に注入して充填することが
できる。したがって、絶縁フレーム上の半導体素子の配
置による影響を受けることがなくキャビティ内への溶融
樹脂の充填を均一に行えるから、絶縁フレームのサイズ
を統一すれば、異なる半導体パッケージの製造工程に成
形用金型を共用化することができる。
【0022】また、請求項3に係る発明によれば、ゲー
トに対してその幅方向に分配させて接続した複数のラン
ナから溶融樹脂を流入させ、一旦蓄えてからキャビティ
内に長辺部分の全域から全面にわたって均等に注入させ
ることができる。
【0023】さらに、請求項5または請求項6に係る発
明によれば、キャビティ内にゲートから充填する溶融樹
脂が、ダミーキャビティ内に入るからダミーキャビティ
側からの跳ね返りがなく円滑に流れるため、キャビティ
内の全面にわたっての溶融樹脂のほぼ均一な充填をより
確実に行える。
【0024】ポットは、キャビティの長辺部分に沿って
ほぼ等しい長尺なゲートに対して複数個を並設するとよ
いが、これに限らず、サイズによっては一個のポットを
ゲートに対して設けてもよい。また、上述したポットか
ら供給する樹脂としては、熱硬化性樹脂、特にロングゲ
ルタイプの熱硬化性樹脂を用いるとよい。
【0025】
【発明の実施の形態】図1ないし図6は本発明に係る半
導体パッケージの製造方法およびその成形用金型の一つ
の実施の形態を示すものである。これらの図において、
本発明を特徴づける半導体パッケージ10は、図4に示
すように、ポリイミドテープ等による絶縁フレーム11
の主面上に実装した半導体素子12と、これらをトラン
スファ成形により樹脂封止することにより絶縁フレーム
11の主面の全面を面方向に連続する平らな面をもつよ
うに覆う封止樹脂13と、半導体素子12を外部に接続
するように前記絶縁フレーム11の裏面に形成した複数
のボールバンプ14とから構成されている。
【0026】ここで、上述した半導体パッケージ10に
よれば、半導体パッケージ10の外周面すなわち四つの
側面を、主面に垂直な切断面10aにより形成してい
る。なお、図4中15は前記絶縁フレーム11上に所要
の配線パターンで形成された銅箔、16はこの銅箔15
と前記半導体素子12の電極とを接続するワイヤ、17
は半導体素子12を絶縁フレーム11の主面上に搭載す
るための接着剤である。
【0027】このような半導体パッケージ10の製造方
法を、図5および図6を用いて説明する。絶縁フレーム
11の主面上に、図4および図5(a)に示すように銅
箔15、接着剤17を介して多数の半導体素子12をマ
トリックス状に配列して実装する。
【0028】このとき、隣接する半導体素子12間の間
隔は従来のパッケージ構造のように切断代を必要とする
ものとは異なり、たとえばワイヤ7による配線が行える
等のように半導体パッケージ10を構成するに充分な封
止樹脂の厚みが両側に得られる程度の間隔であればよ
い。なお、絶縁フレーム11上の配線パターンと半導体
素子12との接続をバンプで行うフェースダウンタイプ
では、それぞれのパッケージ10における半導体素子1
2の側部を樹脂封止するに必要な間隔をおいて配列する
ことができる。
【0029】上述した絶縁フレーム11上の多数の半導
体素子を、図5(b)に示すように、半導体素子12,
12間を仕切ることなく表面が平らな面をもつように封
止樹脂13により一括して樹脂封止する。この結果、周
縁部にわずかに絶縁フレーム11が露呈するが、全体と
して面方向に連続する平らな面をもった板状のパッケー
ジパネル18を形成することができる。
【0030】次に、この樹脂封止することによって得ら
れた板状のパッケージパネル18において、絶縁フレー
ム11の裏面で各半導体素子12に対応する位置に、半
田ボールを搭載することによりボールバンプ14を設け
る。
【0031】そして、このように板状に形成したパッケ
ージパネル18を、ダイシング装置の作業台上にマウン
トし、円形ブレード19により、図5(c)中一点鎖線
で示すような切断線に沿って、半導体素子12,12間
をダイシング切断することにより、個々の半導体パッケ
ージ10に個片化される。そして、各半導体パッケージ
10では、その四つの側面が主面に対して垂直な切断面
10aとなる。
【0032】ここで、このようなパッケージパネル18
の切断は、図6に示すように、円形ブレード19の回転
により砥粒加工切断を行うダイシング装置を用いて行
う。このような円形ブレード19の切断刃の刃幅は約1
50μm程度であり、従来のパンチとダイとによる切断
金型のような切断代は必要ない。なお、図6では切断線
を二本の線によって積極的に図示しているが、実際には
切断幅はほとんど必要ない。
【0033】なお、上述したパッケージパネル18のダ
イシング切断時には冷却水が供給される。この冷却水に
よってフラックス洗浄が行われることになる。このこと
は、従来の半導体パッケージの製造工程において、切断
工程とは別に必要であったフラックス洗浄工程を、切断
工程と同時に行えるということを意味する。その後は、
各半導体パッケージ10に捺印等が行われ、製品とな
る。
【0034】上述した構成による半導体パッケージ10
の製造方法によれば、面方向に連続する平らな面をもっ
た板状のパッケージパネル18を樹脂封止によって形成
し、この板状のパッケージパネル18を半導体パッケー
ジ10毎に切断手段(円形ブレード19)により切断す
るだけで、四側面が主面に垂直な切断面となるように製
造された半導体パッケージ10を、簡単にしかも確実に
個片化して形成することができる。
【0035】上述した半導体パッケージ10の製造工程
において、絶縁フレーム11の主面上にマトリックス状
に実装した多数の半導体素子12をトランスファ成形に
より樹脂封止することにより、面方向に連続する平らな
面をもち複数の半導体パッケージ10を構成する板状の
パッケージパネル18を製造するにあたって、以下のよ
うな成形用金型20を用いている。
【0036】半導体パッケージ10の成形用金型20
は、図1(a),(b)に示すような構造を有する。こ
れらの図において、成形用金型20は上型21と下型2
2とを備え、これらの上型21と下型22とによって、
前記板状パッケージパネル18における封止樹脂13の
樹脂封止を行うキャビティ23が形成されている。な
お、図1(a)に示すように、下型22のキャビティ2
3bが、前記絶縁フレーム11を配置する部分であり、
上型21のキャビティ23aが前記絶縁フレーム11上
に実装した半導体素子12を配置するとともにこれらを
覆う封止樹脂13を成形する部分である。
【0037】前記上型21と下型22の図1(a)中右
側部分には、上型センタブロック24と下型センタブロ
ック25とが設けられている。なお、半導体パッケージ
10の樹脂封止装置では、一般的に上述したセンタブロ
ック24,25の図中右側にも、前述したと同様の上型
21と下型22とを配置し、前記ポット27からの溶融
樹脂を充填するように構成されるが、ここでの説明は省
略する。
【0038】前記下型センタブロック25には、樹脂2
6を装填するポット27と、このポット27内の樹脂2
6に加圧力を与えるプランジャ28とが設けられてい
る。また、前記上型センタブロック24の前記ポット2
7に対向する位置にはカル29が設けられている。この
カル29の両側には前記キャビティ23側に溶融樹脂2
6を流し込む流路となるランナ30が形成され、このラ
ンナ30は前記キャビティ23への注入口であるゲート
31に接続されている。
【0039】本発明によれば、上述した板状パッケージ
パネル18を樹脂封止によって形成するように面方向
(幅方向および奥行き方向)に広がりをもつキャビティ
23に対して溶融樹脂26を全面にわたって均一に流入
させて充填するために、キャビティ23の長辺部分に沿
ってその長さとほぼ等しくかつ長さ方向に連続する平行
な隙間31aを有するゲート31を設けている。
【0040】このようなゲート31を用いると、ポット
27からカル29、ランナ30を介して供給されてくる
溶融樹脂26を一旦蓄え、射出圧力がこの溶融樹脂26
に作用すると同時にキャビティ23の長辺部分の全域か
らキャビティ23内にほぼ均一に注入され、キャビティ
23の全面にわたってほぼ均一に充填することができ
る。したがって、絶縁フレーム11上の半導体素子12
の配置による影響を受けることがなくキャビティ23内
への溶融樹脂26の充填を均一に行える。本発明に係る
成型用金型20によれば、絶縁フレーム11のサイズを
統一すれば、半導体素子の数や大きさが異なっている半
導体パッケージの製造にあたっても、この成形用金型2
0を共用化することができる。
【0041】また、本発明によれば、図1(b)に示す
ように、このゲート31の長手方向(幅方向)に対して
複数のランナ30を分配して接続している。なお、この
実施の形態によれば、複数個のポット27とこれに対向
する複数個のカル29とを前記ゲート31の長手方向に
沿って等間隔に配設し、それぞれのポット27(カル2
9)から二本ずつのランナ30,30を前記ゲート31
の長手方向に対して等配させた状態で連結している。
【0042】このように複数のランナ30をゲート31
の長手方向に対してほぼ等配させた位置に連結すること
により、長尺なゲート31の全体にわたっての溶融樹脂
26の注入をほぼ均一に行なえ、このゲート31からの
キャビティ23への均一な注入を適切に行うことが可能
となる。
【0043】したがって、従来の成形用金型においてた
とえば複数のゲートをキャビティに設けるにあたって、
絶縁フレーム11上の半導体素子12間に対向する位置
にゲートを設けたりした場合に、半導体素子12間の間
隙での樹脂の充填が進み、半導体素子12の上面には樹
脂の未充填といった不具合を発生するおそれがあった
が、本発明のような長尺なゲート31ではこのような問
題は発生しない。また、上述した本発明によれば、溶融
樹脂26の充填をパッケージパネル18の幅方向の全面
にわたって均一に充填することができるから、従来問題
であった封入樹脂26のキャビティ23内への未充填や
ワイヤ流れ、ワイヤの倒れ等のワイヤ16への不具合を
低減することができる。
【0044】さらに、この実施の形態では、上述したキ
ャビティ23の長尺なゲート31と反対側の長辺部分
に、ダミーキャビティ32を設けている。前記キャビテ
ィ23とこのダミーキャビティ32との間には、前記キ
ャビティ23の長辺部分に沿ってその長さとほぼ等しく
かつ長さ方向に連続する平行な隙間を設けている。
【0045】このようなダミーキャビティ32を設ける
と、キャビティ23内にゲート31から充填する溶融樹
脂26が、充填時においてダミーキャビティ32内に入
るから、このダミーキャビティ32側からの跳ね返りが
なく円滑に流れるため、キャビティ23内の全面にわた
っての溶融樹脂26のほぼ均一な充填をより確実に行え
る。したがって、樹脂封止時において、絶縁フレーム1
1上に実装した半導体素子12やワイヤ16によって樹
脂の流れが遮られたり、未充填、あるいはワイヤ流れ等
の問題はない。このようなダミーキャビティ32がない
とゲート31の対向辺部分に先に到達した樹脂が跳ね返
って樹脂の充填が遅れている部分に逆流し、正規の流れ
と衝突したところでワイヤ変形やボイドが発生すること
を避けられないもので、ダミーキャビティ32を設ける
とこのような問題を解消することができる。
【0046】なお、上述した成形用金型20による樹脂
封止は、図2および図3に示すように行われる。図2
(a)に示すように、上、下型21,22(センタブロ
ック24,25を含む)を型開きし、キャビティ23内
に半導体素子12を実装した絶縁フレーム11を配置
し、またポット27部分に固形または顆粒タイプの樹脂
26を入れる。
【0047】そして、図2(b)に示すように、上、下
型21,22を型締めし、この状態で前記ポット27に
装填した固形の樹脂26を図示しない加熱源で加熱した
状態でプランジャ28を押し上げると、図2(c)に示
すように、溶融した樹脂26は前記カル29に流入し、
さらにこのカル29からランナ30を経てゲート31に
達する。
【0048】この溶融樹脂26は、長尺なゲート31の
隙間31aに流れを阻止される状態となり、長辺方向に
拡がり一旦蓄えられたような状態を経て、所定の射出圧
力が作用することにより、キャビティ23内に長辺部分
から一斉に注入されて、図2(d)および図3(b)に
示すようにキャビティ23の全面にわたってほぼ均一に
充填されることになる。
【0049】以上のような本発明に係る半導体パッケー
ジの製造方法によれば、従来と同じ大きさの絶縁フレー
ム11上に半導体素子12を実装するにあたって、余分
な切断代を設ける必要がないから、従来よりも高密度に
実装することができる。そして、このような構成では、
板状のパッケージパネル18から多数の半導体パッケー
ジ10を形成することができるものであり、多数個取り
による量産効果を発揮させることができる。
【0050】従来は絶縁フレーム11上に3列18行の
マトリックス配列で半導体素子12を設けていたのに対
し、本発明によれば、同じ大きさの絶縁フレーム11上
に5列27行のマトリックス配列で半導体素子12を並
べて実装することができる。このことは本発明によれ
ば、従来のような切断代は不要であり、比較的高価な絶
縁フレーム11の材料費を無駄なく使用することができ
ることを意味する。
【0051】このような本発明によれば、従来と同じ大
きさの絶縁フレーム11から約2〜3倍程度多くの半導
体パッケージ10が得られることが試作により確認され
ている。また、従来のように一つまたは複数個の半導体
素子12毎に封止樹脂13を樹脂封止する場合に比べ
て、樹脂封止処理がきわめて簡単に行なえ、しかも樹脂
封止用の金型も簡単な構造でよい。
【0052】なお、本発明は上述した実施の形態で説明
した構造には限定されず、各部の形状、構造等を適宜変
形、変更し得ることはいうまでもない。たとえば上述し
た実施の形態では、面方向に連続する平らな面をもった
板状のパッケージパネル18を所定の大きさに切断する
ために、ダイシング装置の円形ブレード19を用いた
が、本発明はこれに限定されず、切断手段としてレーザ
加工や放電加工等を利用してもよい。
【0053】また、上述した実施の形態では、絶縁フレ
ーム11としてポリイミドテープ等の絶縁テープを用い
た場合を例示したが、本発明はこれに限定されず、ガラ
エポ基板等の絶縁基板を用いてもよい。さらに、上述し
た実施の形態では、樹脂封止をトランスファ成形によっ
て行っているが、これに限定されない。
【0054】また、上述した実施の形態では、半導体パ
ッケージの四側面を主面に垂直な切断面とした場合を説
明したが、この切断面の角部に面取りが形成されるよう
に、樹脂封止によって得られる封止樹脂13の表面にお
いて、円形ブレード等の切断手段による切断線部分に浅
いV溝、その他の凹溝を形成し、切断したときに面取り
が残るように構成してもよい。要するに、切断によって
得られる半導体パッケージにおいて、四側面のほとんど
が主面に実質的に垂直な切断面であって、余分な切断代
がなく、結果として半導体素子を絶縁フレーム上に高密
度に実装できる構成であればよい。
【0055】また、上述した実施の形態では、成型用金
型20において、キャビティ23の長辺部分にほぼ等し
い長さをもつ長尺なゲート31を設けているが、本発明
はこれに限らず、長辺部分の長さと短辺部分の長さとの
比率が小さいときには、短辺部分に沿ってその長さとほ
ぼ等しくかつ長さ方向に連続した平行な隙間をもつゲー
トを設け、このゲートから樹脂を充填することにより絶
縁フレーム11上に実装した半導体素子12の樹脂封止
を行ってもよい。
【0056】
【実施例】絶縁フレーム11上に実装した半導体素子1
2を樹脂封止する封止樹脂13として、たとえばエポキ
シ系樹脂のような熱硬化性樹脂を用いる。特に、ロング
ゲルタイプの熱硬化性樹脂を用いると、樹脂のキャビテ
ィ23内への充填時間や熱硬化時間を長くすることがで
きるから、面方向に拡がりをもった絶縁フレーム11の
全面にわたって一連に樹脂封止することがよい一層確実
に行える。
【0057】
【発明の効果】以上説明したように本発明(請求項1)
に係る半導体パッケージの製造方法によれば、複数の半
導体パッケージを形成する板状パッケージパネルにおい
て、面方向に連続する平らな面をもつ封止樹脂を樹脂封
止するための成形用金型におけるキャビティの長辺部分
にほぼ等しい長さで設けた長尺なゲートから溶融樹脂を
注入することができるから、たとえばロングゲルタイプ
の熱硬化性樹脂等による溶融樹脂を一辺の全域からキャ
ビティ内に全面にわたってほぼ均一に流動させて充填す
ることができる。
【0058】そして、このような本発明によれば、溶融
樹脂の充填をパッケージパネルの幅方向の全面にわたっ
て均一に充填することができるから、従来問題であった
封入樹脂のキャビティ内への未充填やボイド、あるいは
ワイヤ流れ、ワイヤの倒れ等のワイヤへの不具合を低減
することができる。
【0059】さらに、このような本発明によれば、上述
した長尺なゲートに一旦蓄えた溶融樹脂に射出圧力を作
用させることにより、キャビティの長辺部分の全域から
キャビティ内の全面にわたってほぼ均一に注入して充填
することができる。したがって、絶縁フレーム上の半導
体素子の配置による影響を受けることがなくキャビティ
内への溶融樹脂の充填を均一に行えるから、絶縁フレー
ムのサイズを統一すれば、異なる半導体パッケージの製
造工程に成形用金型を共用化し、半導体パッケージの製
造コストを低減することができる。
【0060】また、本発明(請求項3)に係る半導体パ
ッケージの成形用金型によれば、キャビティの長辺部分
に沿って設けた長尺なゲートとその幅方向に対して分配
して接続した複数のランナとによって、ゲートに対して
複数のランナから溶融樹脂をほぼ均等に流入させ、一旦
蓄えてからキャビティ内に長辺部分の全域から全面にわ
たって均一に注入させることができる。これによって、
キャビティ内への溶融樹脂の充填をキャビティ全面に対
してほぼ均一に行える。
【0061】さらに、本発明(請求項5または請求項
6)に係る半導体パッケージの成形用金型によれば、キ
ャビティ内にゲートから供給される溶融樹脂が、長尺な
ゲートの反対側に設けたダミーキャビティ内に入るか
ら、ダミーキャビティ側からの跳ね返りがなく円滑に流
れるため、キャビティ内の全面にわたっての溶融樹脂の
ほぼ均一な充填をより一層確実に行える。
【図面の簡単な説明】
【図1】 (a),(b)は本発明に係る半導体パッケ
ージの製造方法およびその成形用金型の一つの実施の形
態を示し、成形用金型の要部平面図およびそのI−I線
断面図である。
【図2】 (a),(b),(c),(d)は図1
(b)に示す成形用金型における溶融樹脂の充填過程を
説明する断面図である。
【図3】 (a),(b)は図1(a)に示す成形用金
型における溶融樹脂の充填過程を説明する平面図であ
る。
【図4】 本発明で製造する半導体パッケージを例示す
る断面図である。
【図5】 (a),(b),(c)は本発明に係る製造
方法により半導体パッケージを形成するパッケージパネ
ルの製造工程を説明する説明図である。
【図6】 本発明に係る半導体パッケージの製造方法に
おいて、パッケージパネルの切断によって半導体パッケ
ージを得る状態を説明する斜視図である。
【符号の説明】
10…半導体パッケージ、11…絶縁フレーム、12…
半導体素子、13…封止樹脂、14…ボールバンプ、1
8…パッケージパネル、19…円形ブレード(切断手
段)、20…成形用金型、21…上型、22…下型、2
3(23a,23b)…キャビティ、24…上型センタ
ブロック、25…下型センタブロック、26…溶融樹
脂、27…ポット、28…プランジャ、29…カル、3
0…ランナ、31…ゲート、32…ダミーキャビティ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/56 B29C 45/02 B29C 45/14 B29C 45/26

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 配線パターンが形成された絶縁フレーム
    の主面上にマトリックス状に実装した複数の半導体素子
    をトランスファ成形により樹脂封止し、切断することに
    より、複数の半導体パッケージを形成する半導体パッケ
    ージの製造方法であって、 前記複数の半導体素子を実装した前記配線パターンが形
    成された絶縁フレームを成形用金型の一つのキャビティ
    内に配置し、 前記成形用金型に設けた複数のポットから溶融樹脂を
    数のランナを介して供給し、 前記一つのキャビティの長辺部分にその長さとほぼ等し
    い長さで設けたゲートを介して前記溶融樹脂を充填する
    ことにより、封止樹脂面が面方向に連続する平坦面をも
    った板状のパッケージパネルを成形し、 このパッケージパネルを前記半導体パッケージ毎にブレ
    ードにより切断することを特徴とする半導体パッケージ
    の製造方法。
  2. 【請求項2】 請求項1に記載の半導体パッケージの製
    造方法において、 前記絶縁フレームとして、絶縁基板または絶縁テープの
    いずれかを用いたことを特徴とする半導体パッケージの
    製造方法。
  3. 【請求項3】 配線パターンが形成された絶縁フレーム
    の主面上にマトリックス状に実装した複数の半導体素子
    をトランスファ成形により樹脂封止することにより、
    止樹脂面が面方向に連続する平坦面をもち複数の半導体
    パッケージを構成する板状のパッケージパネルを製造す
    る半導体パッケージの成形用金型であって、 前記半導体素子を実装した絶縁フレームを配置する矩形
    一つのキャビティと、 このキャビティ内に複数のランナおよびゲートを介して
    溶融樹脂を供給する複数のポットとを備え、 前記ゲートを、前記一つのキャビティの長辺部分に沿っ
    てその長さとほぼ等しくかつ長さ方向に連続した平行な
    隙間によって形成したことを特徴とする半導体パッケー
    ジの成形用金型。
  4. 【請求項4】 請求項3に記載の半導体パッケージの成
    形用金型において、 前記溶融樹脂を供給するポットが複数個であることを特
    徴とする半導体パッケージの成形用金型。
  5. 【請求項5】 請求項3または請求項4に記載の半導体
    パッケージの成形用金型において、 前記キャビティのゲートと反対側の長辺部分にダミーキ
    ャビティを設け このキャビティとダミーキャビティとの間に、前記キャ
    ビティの長辺部分に沿ってその長さとほぼ等しくかつ長
    さ方向に連続した平行な隙間を設けた ことを特徴とする
    半導体パッケージの成形用金型。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0971401B1 (en) * 1998-07-10 2010-06-09 Apic Yamada Corporation Method of manufacturing semiconductor devices and a resin molding machine therefor
JP3914654B2 (ja) * 1999-03-17 2007-05-16 株式会社ルネサステクノロジ 半導体装置
US6544816B1 (en) * 1999-08-20 2003-04-08 Texas Instruments Incorporated Method of encapsulating thin semiconductor chip-scale packages
JP3827497B2 (ja) * 1999-11-29 2006-09-27 株式会社ルネサステクノロジ 半導体装置の製造方法
US6257857B1 (en) * 2000-01-31 2001-07-10 Advanced Semiconductor Engineering, Inc. Molding apparatus for flexible substrate based package
DE10014380A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Vorrichtung zum Verpacken von elektronischen Bauteilen
US6656769B2 (en) 2000-05-08 2003-12-02 Micron Technology, Inc. Method and apparatus for distributing mold material in a mold for packaging microelectronic devices
JP3701542B2 (ja) * 2000-05-10 2005-09-28 シャープ株式会社 半導体装置およびその製造方法
FR2809229B1 (fr) * 2000-05-22 2002-12-13 St Microelectronics Sa Moule d'injection anti-bavure d'un materiau d'encapsulation d'une puce de circuits integres
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
JP3621034B2 (ja) 2000-10-02 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3619773B2 (ja) 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4658353B2 (ja) * 2001-03-01 2011-03-23 ルネサスエレクトロニクス株式会社 樹脂モールド金型及び樹脂モールドパッケージの製造方法
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
JP4963148B2 (ja) 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3977049B2 (ja) 2001-10-18 2007-09-19 株式会社ルネサステクノロジ 半導体装置及びその半導体装置を組み込んだ電子装置
US20030118680A1 (en) * 2001-12-20 2003-06-26 Chief Lin Jig structure for an integrated circuit package
TW533560B (en) * 2002-01-07 2003-05-21 Advanced Semiconductor Eng Semiconductor package mold
US7114939B2 (en) * 2002-04-11 2006-10-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Encapsulating brittle substrates using transfer molding
NL1022323C2 (nl) * 2003-01-08 2004-07-09 Fico Bv Inrichting en werkwijze voor het met omhulmateriaal omhullen van een op een drager bevestigde elektronische component.
JP4430898B2 (ja) * 2003-07-24 2010-03-10 パナソニック株式会社 隔壁転写用型、プラズマディスプレイパネル、および転写隔壁形成方法
JP4426880B2 (ja) * 2004-03-12 2010-03-03 Towa株式会社 樹脂封止装置及び樹脂封止方法
JP2004186707A (ja) * 2004-03-16 2004-07-02 Renesas Technology Corp 半導体装置の製造方法
US7212699B2 (en) * 2005-03-25 2007-05-01 Hewlett-Packard Development Company, L.P. Fabricating a photonic die
US7762186B2 (en) * 2005-04-19 2010-07-27 Asml Netherlands B.V. Imprint lithography
KR100991625B1 (ko) 2005-11-25 2010-11-04 다이-이치 세이코 가부시키가이샤 수지 밀봉 장치 및 수지 밀봉 방법
WO2008015895A1 (fr) * 2006-08-04 2008-02-07 Towa Corporation Dispositif de coupe et procédé de coupe
US7618249B2 (en) * 2006-09-22 2009-11-17 Asm Technology Singapore Pte Ltd. Memory card molding apparatus and process
JP4872605B2 (ja) * 2006-10-31 2012-02-08 株式会社デンソー 半導体装置の製造方法
JP5428903B2 (ja) * 2010-02-03 2014-02-26 第一精工株式会社 樹脂封止金型装置
US9129978B1 (en) * 2014-06-24 2015-09-08 Stats Chippac Ltd. Integrated circuit packaging system with void prevention mechanism and method of manufacture thereof
KR102412611B1 (ko) 2015-08-03 2022-06-23 삼성전자주식회사 인쇄회로기판(pcb)과 그 제조방법, 및 그 pcb를 이용한 반도체 패키지 제조방법
JP6647151B2 (ja) * 2016-06-15 2020-02-14 株式会社 日立パワーデバイス 半導体装置およびその製造方法並びに半導体モジュールおよび電力変換装置
JP2018202794A (ja) * 2017-06-08 2018-12-27 株式会社黒岩 樹脂成形品の成形方法
JP7134930B2 (ja) * 2019-08-21 2022-09-12 Towa株式会社 成形型、樹脂成形装置及び樹脂成形品の製造方法
JP6845903B1 (ja) 2019-09-18 2021-03-24 Towa株式会社 成形型、樹脂成形装置及び樹脂成形品の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2724491B2 (ja) 1989-02-01 1998-03-09 株式会社日立製作所 成形装置
JPH03290217A (ja) 1990-03-15 1991-12-19 Fujitsu Miyagi Electron:Kk 樹脂封止用金型装置
US5169586A (en) * 1990-05-21 1992-12-08 Nec Corporation Method of manufacturing resin-sealed type semiconductor device
JPH04132234A (ja) * 1990-09-25 1992-05-06 Nec Corp 樹脂封止型半導体集積回路の樹脂封止装置
JPH04147814A (ja) * 1990-10-11 1992-05-21 Daiichi Seiko Kk 樹脂封入成形用金型
JP3142398B2 (ja) * 1992-11-06 2001-03-07 三菱電機株式会社 携帯用半導体装置及びその製造方法
JPH06244313A (ja) 1993-02-18 1994-09-02 Matsushita Electric Ind Co Ltd 半導体パッケージ及び実装方法
JP2524955B2 (ja) * 1993-04-22 1996-08-14 トーワ株式会社 電子部品の樹脂封止成形方法及び装置
US5460502A (en) * 1993-09-15 1995-10-24 Majercak; Michael L. Plunger apparatus used in a resin molding device for encapsulating electronic components
JP3305842B2 (ja) * 1993-12-15 2002-07-24 住友ベークライト株式会社 半導体部品の樹脂封止方法、半導体封止装置および樹脂封止半導体部品
JPH08139218A (ja) * 1994-11-08 1996-05-31 Hitachi Ltd 混成集積回路装置およびその製造方法
JPH08241901A (ja) * 1995-03-03 1996-09-17 Nitto Denko Corp 半導体パッケージの製造方法
JPH08264577A (ja) * 1995-03-24 1996-10-11 Nitto Denko Corp 半導体パッケージの製造方法およびこれに用いられる金型
NL9500238A (nl) * 1995-02-09 1996-09-02 Fico Bv Omhulinrichting met compensatie-element.
JPH0936155A (ja) 1995-07-18 1997-02-07 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP3170199B2 (ja) 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
JP2982730B2 (ja) * 1997-01-27 1999-11-29 株式会社日立製作所 半導体装置の製造方法
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
US6173490B1 (en) * 1997-08-20 2001-01-16 National Semiconductor Corporation Method for forming a panel of packaged integrated circuits
US5886398A (en) * 1997-09-26 1999-03-23 Lsi Logic Corporation Molded laminate package with integral mold gate
US6033202A (en) * 1998-03-27 2000-03-07 Lucent Technologies Inc. Mold for non - photolithographic fabrication of microstructures
US6245595B1 (en) * 1999-07-22 2001-06-12 National Semiconductor Corporation Techniques for wafer level molding of underfill encapsulant

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