JP2007095964A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】モールド時の品質を向上させる半導体装置の製造方法を提供する。
【解決手段】複数の半導体チップ１それぞれの角部が樹脂成形金型のゲート側を向くように多数個取り基板７を金型上に配置して一括モールドを行うことにより、樹脂注入時、封止用樹脂８の流動方向１２に対して略４５°傾いた半導体チップ１の辺に沿って封止用樹脂８が流れるため、チップ配列方向のチップ間でもレジン流動が滞留することなくチップ間に封止用樹脂８が回り込むことが可能になる。その結果、チップ間にボイドが形成されることを防止でき、半導体装置（ＢＧＡ）の品質を向上させることができる。
【選択図】 図９

Description

本発明は、半導体装置の製造方法に関し、特に、複数の素子搭載領域を一括して樹脂モールディングする方法に適用して有効な技術に関する。
複数の素子搭載領域に区画された基板に対し、各々の素子搭載領域内に半導体素子を搭載し、その素子搭載面側を少なくとも２つ以上の素子搭載領域を一括に覆う状態で樹脂封止した後、複数の素子搭載領域を区画する区画ラインに沿って基板を分割する技術がある（例えば、特許文献１参照）。
特開２０００−１２４１６３号公報（図２）
樹脂封止型の半導体装置のうち、配線を有した基板に複数の半導体チップを搭載し、これを樹脂モールディングによって封止して組み立てる半導体装置において、その製造効率を向上させるために一括モールドと呼ばれるモールド方法が考案されている。
前記一括モールド（ＭＡＰ（Mold Array Package）ともいう）は、例えば、素子搭載領域（１つの半導体装置を形成する領域）が複数個区画形成された多数個取り基板を用い、多数個取り基板上の複数の素子搭載領域それぞれに半導体チップを搭載した後、樹脂成形金型の１つのキャビティによって複数の素子搭載領域を一括に覆った状態で樹脂モールディングするものである。
一括モールド後は、モールディングによって形成された封止部をダイシング装置を用いてパッケージダイシングして個片化することにより半導体装置となる。
一括モールドでは、図１２の比較例に示すように多数個取り基板２０上に半導体チップ１を搭載する際にチップ配列方向に対して各半導体チップ１の辺が平行又は直角になるように並べて搭載する。
このような状態で、ワイヤボンディング後、一括モールドを行うと、図１３の比較例に示すように半導体チップ１がレジン流動に対して壁となって封止用樹脂８の流れを妨害し、チップ配列方向のチップ間に封止用樹脂８が回り込まず、ボイド２１が形成される。
これにより、半導体装置の封止体の表面や側面（パッケージダイシング後の側面）にボイド２１が露出し、半導体装置の品質を低下させることが問題となる。
また、半導体チップ１を基板に搭載する際にチップ配列方向に対して各半導体チップ１の辺が平行又は直角になるように搭載した場合、図１４の比較例に示すように、ワイヤ４のワイヤリング方向もレジン流動に対して直角となるため、樹脂が流れていく際にワイヤ４が抵抗となる。
これにより、ワイヤ流れによるワイヤ変形が発生する。その結果、半導体装置の品質を低下させることが問題となる。
本発明の目的は、半導体装置の品質を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、樹脂成形金型の第１の金型上に、それぞれの半導体チップの角部が樹脂成形金型のゲート側を向くように多数個取り基板を配置し、その後、樹脂成形金型のキャビティによって多数個取り基板の複数の素子搭載領域を一括して覆う工程と、キャビティによって複数の素子搭載領域を一括して覆った状態で、キャビティにゲートから封止用樹脂を注入して半導体チップを樹脂封止する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
複数の半導体チップそれぞれの角部が樹脂成形金型のゲート側を向くように多数個取り基板を金型上に配置して一括モールドを行うことにより、樹脂注入時、樹脂の流動方向に対して略４５°傾いた半導体チップの辺に沿って樹脂が流れるため、チップ配列方向のチップ間でも樹脂が回り込むことが可能になる。その結果、チップ間にボイドが形成されることを防止でき、半導体装置の品質を向上させることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の構造の一例を示す側面図、図３は図１に示す半導体装置の構造の一例を示す裏面図、図４は図１に示す半導体装置の構造の一例を示す断面図である。また、図５は図１に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す平面図、図６は図１に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図、図７は図１に示す半導体装置の組み立てにおける樹脂成形金型への基板配置後の構造の一例を示す部分平面図である。さらに、図８は図１に示す半導体装置の組み立てにおける一括モールディング時の構造の一例を示す部分断面図、図９は図８に示す一括モールディングにおける樹脂注入時のレジン流動状態の一例を示す部分平面図、図１０は図９に示すレジン流動状態の一例を拡大して示す拡大平面図、図１１は図１に示す半導体装置の組み立てにおけるパッケージダイシング時の基板配置方向の一例を示す部分平面図である。
図１〜図４に示す本実施の形態の半導体装置は、ＢＧＡ（Ball Grid Array)９と呼ばれ、その外部接続用の端子である複数の半田ボール３が、樹脂基板であるパッケージ基板２の裏面２ｂ上にアレイ状に配列されているものである。
また、ＢＧＡ９は、図５に示すような複数のデバイス領域（素子搭載領域）７ａが形成された配線基板である多数個取り基板７を用いて、前記複数のデバイス領域７ａを一括に覆う状態で樹脂モールドし（以降、これを一括モールドという）、さらに、樹脂モールディング後にパッケージダイシングによって個片化されて形成されたものである。
ＢＧＡ９の詳細構造について説明すると、樹脂基板であるパッケージ基板２と、パッケージ基板２上に搭載された半導体チップ１と、半導体チップ１の主面１ｂに形成された表面電極であるパッド１ａとこれに対応するパッケージ基板２の接続端子（端子）２ｃとを接続する導電性のワイヤ４と、半導体チップ１及びワイヤ４を封止し、かつパッケージ基板２の主面２ａ側に形成された樹脂製の封止体６とからなる。さらに、図２及び図３に示すように、パッケージ基板２の裏面２ｂには、半導体チップ１のパッド１ａとワイヤ４を介して電気的に接続され、かつ外部端子としてアレイ状に配列された複数の半田ボール３が設けられている。
また、図４に示すように、ＢＧＡ９では、パッケージ基板２のチップ搭載面である主面２ａとその反対側の裏面２ｂとの両面に、例えば、ポリイミド樹脂等からなる絶縁膜であるソルダレジスト２ｇが形成されており、かつ、パッケージ基板２は、その内部にもガラス入りエポキシ樹脂などの基材２ｈを有している。
なお、樹脂封止工程で一括モールドに用いられる図９に示す封止用樹脂８は、例えば、熱硬化性のエポキシ樹脂等であり、これによって一括した樹脂封止体が形成され、さらに、その後のパッケージダイシングによって個片化されて個々の封止体６が形成される。
また、パッケージ基板２には、その裏面２ｂ上に、半田ボール３が取り付けられる電極である複数のバンプランド２ｅが形成され、さらに、内部の基材２ｈにはこのバンプランド２ｅに対応してスルーホール２ｆが形成されている。
また、図４に示すように、半導体チップ１は、例えば、シリコンなどによって形成され、かつその主面１ｂに半導体集積回路が形成されるとともに、主面１ｂの周縁部には表面電極である複数のパッド１ａが形成されている。
さらに、半導体チップ１は、接着材であるダイボンド材５によってパッケージ基板２の主面２ａのほぼ中央付近に固着されている。すなわち、半導体チップ１の裏面１ｃとパッケージ基板２の主面２ａとがダイボンド材５を介して接続されている。
また、ワイヤボンディングによって接続される導電性のワイヤ４は、例えば、金線などであり、半導体チップ１のパッド１ａとこれに対応するパッケージ基板２の接続端子２ｃとを接続している。
さらに、外部接続用の電極である複数の半田ボール３が、パッケージ基板２の裏面２ｂの各バンプランド２ｅに取り付けられ、その中央部を除いた状態で複数行／複数列によって構成されてアレイ状に配列されている。
次に、本実施の形態における半導体装置（ＢＧＡ９）の製造方法について説明する。
なお、本実施の形態のＢＧＡ９の製造方法は、複数のデバイス領域（素子搭載領域）７ａがマトリクス配列で形成された図５に示す樹脂基板である多数個取り基板７を用い、この多数個取り基板７に形成された複数の同サイズのデバイス領域７ａを一括に覆った状態で樹脂モールディングし、その後、パッケージダイシングによって個片化してＢＧＡ９を製造するものである。
まず、図５に示すように、複数のデバイス領域７ａがマトリクス配列で形成された多数個取り基板７を準備する。なお、多数個取り基板７には、図８に示すようにその基材２ｈの表裏面に複数の配線部２ｄが形成されており、さらに配線部２ｄを部分的に覆う絶縁膜であるソルダレジスト２ｇが表裏面に設けられている。
また、多数個取り基板７には、図７に示す成形金型のゲート１０ｄに対応して、複数のゲートメタル部７ｃが基板の長手方向の片側の一辺の縁部に形成されている。さらに、複数のデバイス領域７ａは、複数の半導体チップ１の縦・横の配列方向と、搭載されるそれぞれの半導体チップ１の各辺とが略４５°を成すようにマトリクス配列で形成されている。言い換えると、多数個取り基板７の各辺と、搭載されるそれぞれの半導体チップ１の各辺とが略４５°を成すようにマトリクス配列で形成されている。
その後、複数のデバイス領域７ａに半導体チップ１を搭載するダイボンディングを行う。その際、各デバイス領域７ａは、半導体チップ１の配列方向と、搭載される半導体チップ１の各辺とが略４５°を成すように形成されているため、ダイボンディング後は、半導体チップ１の配列方向と半導体チップ１の各辺との成す角度が略４５°となっている。
言い換えると、各デバイス領域７ａは多数個取り基板７の各辺と、搭載される半導体チップ１の各辺とが略４５°を成すようにマトリクス配列で形成されているため、ダイボンディング後は、多数個取り基板７の各辺と半導体チップ１の各辺との成す角度が略４５°となっている。
このような向きで多数個取り基板７上に半導体チップ１を搭載することにより、図５に示すように、各半導体チップ１の角部が多数個取り基板７の複数のゲートメタル部７ｃが設けられた辺側を向いて配置された状態となる。
なお、本実施の形態のダイボンディングでは、各半導体チップ１のそれぞれの辺と隣接する領域は、空きスペースとなっている。
その後、図４及び図６に示すように、各半導体チップ１のパッド１ａとこれに対応する多数個取り基板７の端子とをワイヤ４で電気的に接続するワイヤボンディングを行う。
ワイヤボンディング終了後、一括モールディングによる樹脂封止を行う。
その際、まず、図８に示すような一対を成す下金型（第１の金型）１０ｂと上金型（第２の金型）１０ａを備えた樹脂成形金型１０の下金型１０ｂ上に、図７に示すように、それぞれの半導体チップ１の角部が下金型１０ｂのゲート１０ｄ側を向くように多数個取り基板７を配置する。なお、ゲート１０ｄの配列方向と多数個取り基板７の長手方向とが平行になるように多数個取り基板７を配置することで、各半導体チップ１の角部がゲート１０ｄ側を向いた状態に配置される。
これにより、各ゲート１０ｄから流出する封止用樹脂８（図９参照）の流出方向と、各半導体チップ１の辺とが成す角度を略４５°にすることができる。
また、複数のゲート１０ｄの配列方向と各ゲート１０ｄの延在方向とが略直角を成すように各ゲート１０ｄが設けられていることにより、樹脂成形金型１０のゲート１０ｄの延在方向と各半導体チップ１の辺とが成す角度をさらに４５°に近づけることが可能になる。
なお、下金型１０ｂには、各ゲート１０ｄと連通するランナ１０ｆやカル１０ｅが設けられている。
その後、図８に示すように、樹脂成形金型１０の上金型１０ａのキャビティ１０ｃによって多数個取り基板７の複数のデバイス領域７ａを一括して覆い、続いて、この状態でキャビティ１０ｃにゲート１０ｄから封止用樹脂８を注入して半導体チップ１及びワイヤ４等を樹脂封止する。
その際、複数の半導体チップ１それぞれの角部が樹脂成形金型１０のゲート１０ｄ側を向くように、好ましくは、半導体チップ１の配列方向と各半導体チップ１の各辺との成す角度が略４５°であることにより、各ゲート１０ｄから流出する封止用樹脂８（図９参照）の流出方向と、各半導体チップ１の辺とが成す角度を略４５°にすることができる。
これにより、図９に示すように、キャビティ１０ｃへの樹脂注入時、封止用樹脂８の流動方向１２に対して略４５°傾いた半導体チップ１の辺に沿って封止用樹脂８が流れるため、封止用樹脂８の流動の先端部の波の形が平坦化され、チップ配列方向のチップ間においてもレジン流動が滞留することなくチップ間に封止用樹脂８が回り込むことが可能になる。その結果、チップ間に図１３の比較例に示すようなボイド２１が形成されることを防止できる。
また、図１０に示すように、レジン流動に対してワイヤリングの方向が直角とならないため、ワイヤ変形に対してマージンを保つことができる。
樹脂モールディング終了後、マーキングを行う。マーキングでは、多数個取り基板７上で封止体６が４５°回転した状態で形成されていてもそのまま封止体６上にマーキングを行うことが可能である。
マーキング後、パッケージダイシングを行って個片化する。その際、図１１に示すように、多数個取り基板７をステージ１１上に配置し、その後、ステージ１１を４５°回転させた後、ダイシングによって個片化を行う。すなわち、ステージ１１を４５°回転させて、ステージ１１のＸ軸−Ｙ軸系と多数個取り基板７のダイシングライン７ｂとの平行・直角を合わせた後、パッケージダイシングによる個片化を行う。
以上により、ＢＧＡ９の組み立て完了となる。
本実施の形態の半導体装置の製造方法によれば、複数の半導体チップ１それぞれの角部が樹脂成形金型１０のゲート１０ｄ側を向くように多数個取り基板７を下金型１０ｂ上に配置して一括モールドを行うことにより、樹脂注入時、樹脂の流動方向１２に対して略４５°傾いた半導体チップ１の辺に沿って封止用樹脂８が流れるため、チップ配列方向のチ
ップ間でもレジン流動が滞留することなくチップ間に樹脂が回り込むことが可能になる。
その結果、チップ間に、図１３の比較例に示すようなボイド２１が形成されることを防止でき、ＢＧＡ９の表面や側面に前記ボイド２１が露出することを無くせる。これにより、ＢＧＡ９の品質を向上させることができる。
また、レジン流動に対してワイヤリングの方向が直角とならないため、ワイヤ変形に対してマージンを保つことができる。その結果、ワイヤ変形を低減することができ、ＢＧＡ９の品質を向上させることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、多数個取り基板７上での半導体チップ１の配列方向と各半導体チップ１の各辺との成す角度が略４５°の場合がより好ましいことを説明したが、前記角度は、４５°以外の３０°や６０°等であってもよく、樹脂封止の際に、複数の半導体チップ１それぞれの角部が樹脂成形金型１０のゲート１０ｄ側を向くように配置されていればよい。
また、前記実施の形態では、ダイボンディングの際に、半導体チップ１の各辺の隣接する領域が空きスペースの場合を説明したが、前記空きスペースに半導体チップ１を搭載してもよく、これにより、同一の大きさの多数個取り基板７においてさらに半導体装置の取り数を増やすことができる。
また、前記実施の形態では、第１の金型が下金型１０ｂで、第２の金型が上金型１０ａの場合を説明したが、第１の金型を上金型１０ａとし、第２の金型を下金型１０ｂとしてもよい。その場合には下金型１０ｂ（第２の金型）にキャビティ１０ｃが形成されていればよい。
本発明は、一括モールドを行う半導体製造技術に好適である。
本発明の実施の形態の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を示す平面図である。 図１に示す半導体装置の構造の一例を示す側面図である。 図１に示す半導体装置の構造の一例を示す裏面図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおける樹脂成形金型への基板配置後の構造の一例を示す部分平面図である。 図１に示す半導体装置の組み立てにおける一括モールディング時の構造の一例を示す部分断面図である。 図８に示す一括モールディングにおける樹脂注入時のレジン流動状態の一例を示す部分平面図である。 図９に示すレジン流動状態の一例を拡大して示す拡大平面図である。 図１に示す半導体装置の組み立てにおけるパッケージダイシング時の基板配置方向の一例を示す部分平面図である。 比較例の半導体装置の組み立てにおけるダイボンディング後の構造を示す平面図である。 比較例の一括モールディングにおける樹脂注入時のレジン流動状態を示す部分平面図である。 比較例のレジン流動状態を示す拡大平面図である。
符号の説明
１ 半導体チップ
１ａ パッド（表面電極）
１ｂ 主面
１ｃ 裏面
２ パッケージ基板
２ａ 主面
２ｂ 裏面
２ｃ 接続端子（端子）
２ｄ 配線部
２ｅ バンプランド
２ｆ スルーホール
２ｇ ソルダレジスト
２ｈ 基材
３ 半田ボール
４ ワイヤ
５ ダイボンド材
６ 封止体
７ 多数個取り基板
７ａ デバイス領域（素子搭載領域）
７ｂ ダイシングライン
７ｃ ゲートメタル部
８ 封止用樹脂
９ ＢＧＡ（半導体装置）
１０ 樹脂成形金型
１０ａ 上金型（第２の金型）
１０ｂ 下金型（第１の金型）
１０ｃ キャビティ
１０ｄ ゲート
１０ｅ カル
１０ｆ ランナ
１１ ステージ
１２ 流動方向
２０ 多数個取り基板
２１ ボイド

Claims (5)

  1. （ａ）複数の素子搭載領域が形成された多数個取り基板を準備する工程と、
    （ｂ）前記複数の素子搭載領域に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの表面電極とこれに対応する前記多数個取り基板の端子とを電気的に接続する工程と、
    （ｄ）一対を成す第１の金型と第２の金型を備えた樹脂成形金型の前記第１の金型上に、それぞれの半導体チップの角部が前記樹脂成形金型のゲート側を向くように前記多数個取り基板を配置し、その後、前記樹脂成形金型の前記第２の金型のキャビティによって前記多数個取り基板の前記複数の素子搭載領域を一括して覆う工程と、
    （ｅ）前記キャビティによって前記複数の素子搭載領域を一括して覆った状態で、前記キャビティに前記ゲートから封止用樹脂を注入して前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
  2. （ａ）複数の素子搭載領域が形成された多数個取り基板を準備する工程と、
    （ｂ）前記複数の素子搭載領域に、複数の半導体チップの配列方向とそれぞれの半導体チップの辺とが４５°を成すように各半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの表面電極とこれに対応する前記多数個取り基板の端子とを電気的に接続する工程と、
    （ｄ）一対を成す第１の金型と第２の金型を備えた樹脂成形金型の前記第１の金型上に、それぞれの半導体チップの角部が前記樹脂成形金型のゲート側を向くように前記多数個取り基板を配置し、その後、前記樹脂成形金型の前記第２の金型のキャビティによって前記多数個取り基板の前記複数の素子搭載領域を一括して覆う工程と、
    （ｅ）前記キャビティによって前記複数の素子搭載領域を一括して覆った状態で、前記キャビティに前記ゲートから封止用樹脂を注入して前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
  3. （ａ）複数の素子搭載領域が形成された多数個取り基板を準備する工程と、
    （ｂ）前記複数の素子搭載領域に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの表面電極とこれに対応する前記多数個取り基板の端子とを電気的に接続する工程と、
    （ｄ）一対を成す第１の金型と第２の金型を備えた樹脂成形金型の前記第１の金型上に、前記樹脂成形金型のゲートの延在方向とそれぞれ半導体チップの辺とが４５°を成すように前記多数個取り基板を配置し、その後、前記樹脂成形金型の前記第２の金型のキャビティによって前記多数個取り基板の前記複数の素子搭載領域を一括して覆う工程と、
    （ｅ）前記キャビティによって前記複数の素子搭載領域を一括して覆った状態で、前記キャビティに前記ゲートから封止用樹脂を注入して前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
  4. （ａ）複数の素子搭載領域が形成された多数個取り基板を準備する工程と、
    （ｂ）前記複数の素子搭載領域に、前記多数個取り基板の辺とそれぞれの半導体チップの辺とが４５°を成すように各半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの表面電極とこれに対応する前記多数個取り基板の端子とを電気的に接続する工程と、
    （ｄ）一対を成す第１の金型と第２の金型を備えた樹脂成形金型の前記第１の金型上に、それぞれの半導体チップの角部が前記樹脂成形金型のゲート側を向くように前記多数個取り基板を配置し、その後、前記樹脂成形金型の前記第２の金型のキャビティによって前記多数個取り基板の前記複数の素子搭載領域を一括して覆う工程と、
    （ｅ）前記キャビティによって前記複数の素子搭載領域を一括して覆った状態で、前記キャビティに前記ゲートから封止用樹脂を注入して前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
  5. （ａ）複数の素子搭載領域が形成された多数個取り基板を準備する工程と、
    （ｂ）前記複数の素子搭載領域に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの表面電極とこれに対応する前記多数個取り基板の端子とを電気的に接続する工程と、
    （ｄ）一対を成す第１の金型と第２の金型を備えた樹脂成形金型の前記第１の金型上に、それぞれの半導体チップの角部が前記樹脂成形金型のゲート側を向くように前記多数個取り基板を配置し、その後、前記樹脂成形金型の前記第２の金型のキャビティによって前記多数個取り基板の前記複数の素子搭載領域を一括して覆う工程と、
    （ｅ）前記キャビティによって前記複数の素子搭載領域を一括して覆った状態で、前記キャビティに前記ゲートから封止用樹脂を注入して前記半導体チップを樹脂封止する工程と、
    （ｆ）前記樹脂封止後の多数個取り基板をステージ上に配置し、その後、前記ステージを４５°回転させた後、ダイシングによって個片化する工程とを有することを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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KR20210023664A (ko) * 2019-08-21 2021-03-04 토와 가부시기가이샤 성형형, 수지 성형 장치 및 수지 성형품의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072069B2 (en) 2008-05-26 2011-12-06 Elpida Memory, Inc Semiconductor device and method of manufacturing a semiconductor device
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