JP2004031561A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】基板の汎用性を高めて低コスト化を図る。
【解決手段】主面２ａおよび裏面２ｂに複数のランド２ｃが等ピッチで格子状に配置され、かつ主面２ａのランド２ｃと裏面２ｂのランド２ｃとがビア配線２ｄによって直接接続されたパッケージ基板２と、パッケージ基板２の主面２ａに搭載された半導体チップ１と、半導体チップ１のパッド１ａとパッケージ基板２の主面２ａのランド２ｃとを接続する複数のワイヤ４と、パッケージ基板２の主面２ａ側に形成され、かつ半導体チップ１および複数のワイヤ４を封止する封止部６と、パッケージ基板２の裏面２ｂ側のランド２ｃに接続され、かつ格子状に配置された複数の半田バンプ３とから構成され、パッケージ基板２の主面２ａに色々のサイズやパッド数の半導体チップ１を任意の位置に搭載することができ、パッケージ基板２の汎用性を高めることができる。
【選択図】 図１
【解決手段】主面２ａおよび裏面２ｂに複数のランド２ｃが等ピッチで格子状に配置され、かつ主面２ａのランド２ｃと裏面２ｂのランド２ｃとがビア配線２ｄによって直接接続されたパッケージ基板２と、パッケージ基板２の主面２ａに搭載された半導体チップ１と、半導体チップ１のパッド１ａとパッケージ基板２の主面２ａのランド２ｃとを接続する複数のワイヤ４と、パッケージ基板２の主面２ａ側に形成され、かつ半導体チップ１および複数のワイヤ４を封止する封止部６と、パッケージ基板２の裏面２ｂ側のランド２ｃに接続され、かつ格子状に配置された複数の半田バンプ３とから構成され、パッケージ基板２の主面２ａに色々のサイズやパッド数の半導体チップ１を任意の位置に搭載することができ、パッケージ基板２の汎用性を高めることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、半導体装置における基板の汎用性向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
樹脂封止形の半導体装置のうち、基板に半導体チップを搭載し、これを樹脂モールドによって樹脂封止して組み立てられる半導体パッケージでは、携帯用機器向けのために薄型／小型化が一般化してきており、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる小型パッケージが開発されている。
【０００４】
ＣＳＰは、ＥＩＡＪ規格（Ｓｔａｎｄａｒｄｓ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅｓ Ａｓｓｏｃｉａｔｉｏｎｏｆ Ｊａｐａｎ）等で規定された外形やランド配置を有しており、その結果、基板構造や配線が複雑化してパッケージの品種ごとに一品一様の配線パターンが必要になっている。
【０００５】
なお、基板を用いたＣＳＰの組み立てでは、その製造効率を向上させるために一括モールドと呼ばれるモールド方法が考案されている。
【０００６】
前記一括モールドは、例えば、デバイス領域（１つの半導体装置を形成する領域）が複数個区画形成された多数個取り基板を用い、多数個取り基板上の複数のデバイス領域それぞれに半導体チップを搭載した後、モールド金型の１つのキャビティによって複数のデバイス領域を一括に覆った状態で樹脂モールドするものである。
【０００７】
さらに、一括モールド後は、モールドによって形成された一括封止部を切断によって個片化して半導体装置となる。
【０００８】
なお、一括モールドを行って組み立てられる半導体装置とその製造方法については、例えば、特開２０００−１２４１６３号公報にその記載がある。
【０００９】
【発明が解決しようとする課題】
ところが、前記技術においてはパッケージサイズに応じて基板上の配線パターンが異なるため、配線パターンが複雑化する。したがって、基板の種類が増えるため、半導体装置の基板全体のコストが高くなることが問題である。
【００１０】
さらに、１枚の基板のコストも高くなることが問題である。
【００１１】
また、配線パターンが複雑化する状況では、汎用性のある基板が使用できず、一括モールド方式のメリットを出せないことが問題である。
【００１２】
本発明の目的は、基板の汎用性を高める半導体装置およびその製造方法を提供することにある。
【００１３】
また、本発明のその他の目的は、低コスト化を図る半導体装置およびその製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
すなわち、本発明は、主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された基板と、前記基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、前記半導体チップと前記基板の主面との間に配置されて前記半導体チップと前記基板の主面とを固着する絶縁性の接着材とを有するものである。
【００１７】
また、本発明は、主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された多数個取り基板を準備する工程と、前記多数個取り基板の主面に複数の半導体チップを搭載する工程と、前記半導体チップの表面電極とこれに対応する前記多数個取り基板の主面の接続端子とを接続する工程と、モールド金型のキャビティによって前記多数個取り基板の複数の半導体装置の領域を一括で覆った状態で樹脂封止を行って一括封止部を形成する工程と、樹脂封止後、前記一括封止部を前記半導体装置の領域単位に切断して個片化する工程とを有するものである。
【００１８】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２０】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
図１は本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す断面図、図２は図１に示すＣＳＰの封止部を透過してその内部構造を示す平面図、図３は図１に示すＣＳＰにおける基板のランド構造の一例を示す拡大部分断面図、図４は図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図、図５は図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図、図６は図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図、図７は図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図、図８および図９はそれぞれ本発明の実施の形態のＣＳＰにおける変形例の基板のランド構造を示す拡大部分断面図、図１０および図１１はそれぞれ本発明の実施の形態のＣＳＰにおける変形例の基板のランドの平面構造とその配列を示す部分平面図である。
【００２３】
図１、図２に示す本実施の形態の半導体装置は、ＣＳＰ９と呼ばれる小型の半導体パッケージであり、その外部端子である複数の半田バンプ（バンプ電極）３が、基板であるパッケージ基板２の裏面２ｂ上に複数行／複数列でアレイ状に配列されているものである。
【００２４】
また、ＣＳＰ９は、図４に示すように表裏面に複数のランド（接続端子）２ｃが等ピッチで格子状に配置された多数個取り基板７を用いて、半導体装置の領域である複数のデバイス領域を一括に覆う状態で樹脂モールドし（以降、これを一括モールドという）、これによって形成された図７に示す一括モールド部（一括封止部）８と多数個取り基板７とをモールド後にダイシングして個片化したものである。
【００２５】
ＣＳＰ９の構造について説明すると、主面２ａおよびその反対側の裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置され、かつ主面２ａのランド２ｃとこれに対応する裏面２ｂのランド２ｃとがそれぞれスルーホール（貫通孔）２ｆ内に埋め込まれて形成されたビア配線（導体部材）２ｄによって直接接続されたパッケージ基板２と、パッケージ基板２の主面２ａに搭載され、かつ主面２ａのランド２ｃと電気的に接続された半導体チップ１と、半導体チップ１のパッド（表面電極）１ａとこれに対応するパッケージ基板２の主面２ａに配置されたランド２ｃとをそれぞれに接続する複数のワイヤ４と、パッケージ基板２の主面２ａ側に形成され、かつ半導体チップ１および複数のワイヤ４を封止する封止部６と、パッケージ基板２の裏面２ｂ側のランド２ｃに接続され、かつ格子状に配置された複数の外部端子である半田バンプ（バンプ電極）３とから構成されている。
【００２６】
すなわち、ＣＳＰ９のパッケージ基板２は、その表裏面にそれぞれ複数のランド２ｃが、図２に示すように等ピッチ（表裏面でピッチは異なっていてもよい。図１に示すパッケージ基板２では表裏面同じピッチ）で、かつ格子状に形成され、さらに主面２ａのランド２ｃと裏面２ｂのランド２ｃとが直接ビア配線２ｄによって接続されており、パッケージ基板２の表裏面には、ランド２ｃ以外の配線は形成されていない。
【００２７】
つまり、パッケージ基板２は、単層２面配線層型基板であり、配線の引き回しが全く形成されていない単純な一仕様の汎用基板である。
【００２８】
このように、本実施の形態のＣＳＰ９では、パッケージ基板２の表裏面にそれぞれに等ピッチで、かつ格子状にランド２ｃが配置されており、さらに両面のランド２ｃが配線パターンを介さずに直接ビア配線２ｄのみによって接続されていることにより、パッケージ基板２の主面２ａに色々のサイズやパッド数の半導体チップ１を任意の位置に搭載することができ、パッケージ基板２の汎用性を高めることができる。
【００２９】
さらに、図１に示すＣＳＰ９のパッケージ基板２では、図３に示すように、その主面２ａ側のランド２ｃの直下に、スルーホール（貫通孔）２ｆとその内部に形成された導体部材であるビア配線２ｄとが配置されており、パッケージ基板２の主面２ａと裏面２ｂとで全く同じピッチでランド２ｃが形成されている。
【００３０】
したがって、図３に示す基板構造によれば、表裏面のランド２ｃを最小限の面積で形成することが可能なため、パッケージ基板２の表裏面に効率よくランド２ｃを配置できる。
【００３１】
また、ＣＳＰ９では、図１に示すように複数のバンプ電極がパッケージ基板２の裏面２ｂにおいて、半導体チップ１の内側の領域と外側の領域とに配置されている。
【００３２】
すなわち、パッケージ基板２の裏面２ｂ全体に亘ってバンプ電極が格子状（アレイ状）に設けられている。なお、複数のバンプ電極のうち、半導体チップ１の裏面１ｃに配置されているバンプ電極は、半導体チップ１と電気的に接続していないダミーバンプ１４である。
【００３３】
このように半導体チップ１の裏面１ｃにダミーバンプ１４が設けられていることにより、ＣＳＰ９を実装基板に実装した際の接続強度を向上させることができる。
【００３４】
つまり、半導体チップ１の外側の領域のバンプ電極である半田バンプ３による接続だけでなく、これに加えてチップ下のダミーバンプ１４も実装基板に接続されることにより、ＣＳＰ９を実装基板に実装した際の接続強度を向上させることができる。
【００３５】
さらに、チップ下にもダミーバンプ１４が設けられていることにより、このダミーバンプ１４を介して半導体チップ１から発せられる熱を実装基板に逃がすことができるため、ＣＳＰ９の放熱性を向上できる。
【００３６】
なお、チップ下のダミーバンプ１４は、必ずしも設けられていなくてもよく、半導体チップ１の外側周囲の領域に複数の半田バンプ３が設けられているだけであってもよい。
【００３７】
また、パッケージ基板２においては、基材２ｅに形成された貫通孔であるスルーホール２ｆに導電性ペーストなどが埋め込まれて導体部材であるビア配線２ｄが形成され、その両側にランド２ｃが形成され、さらに各ランド２ｃの中央部を露出させて絶縁膜であるソルダレジスト２ｇが形成されている。
【００３８】
また、図２に示すように、半導体チップ１は、例えば、シリコンなどによって形成され、かつその主面１ｂに半導体集積回路が形成されるとともに、主面１ｂの周縁部には表面電極である複数のパッド１ａが形成されている。
【００３９】
さらに、半導体チップ１は、絶縁性ペースト材や絶縁フィルム材などの接着材であるダイボンド材５によってパッケージ基板２の主面２ａのほぼ中央付近に固着されている。
【００４０】
なお、このダイボンド材５は、熱膨張などによる歪みの緩和材としても有効なものを使用することが望ましい。
【００４１】
また、ワイヤボンディングによって接続されるワイヤ４は、例えば、金線などであり、パッケージ基板２の主面２ａ側のランド２ｃに直接接続されることにより、半導体チップ１のパッド１ａとこれに対応するパッケージ基板２のランド２ｃとを接続している。
【００４２】
本実施の形態のＣＳＰ９では、パッケージ基板２が単層２面配線層型基板であり、かつ単純な一仕様の汎用基板であるため、パッケージ基板２の主面２ａに色々のサイズやパッド数の半導体チップ１を任意の位置に搭載することができ、パッケージ基板２の汎用性を高めることができる。
【００４３】
すなわち、パッケージ基板２は、あらゆるパッケージサイズに対応させることができる。
【００４４】
したがって、多様な製品に対応することができ、少量多品種やＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ） 製品などに十分対応可能となる。
【００４５】
また、パッケージ基板２の汎用性を高めることができるため、基板のコストを低減できるとともに、ＣＳＰ（半導体装置）９の低コスト化を図ることもできる。
【００４６】
さらに、パッケージ基板２は、非常にシンプルな構造であるため、低コスト加工を行うことができ、これによっても基板の低コスト化を図ることができる。
【００４７】
次に、本実施の形態における半導体装置（ＣＳＰ９）の製造方法について説明する。
【００４８】
なお、本実施の形態のＣＳＰ９の製造方法は、複数のランド２ｃが等ピッチで格子状に配置された多数個取り基板７を用いて、半導体装置の領域である複数のデバイス領域を一括モールドした後、ダイシングによって個片化するものである。
【００４９】
まず、主面２ａおよび裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置され、かつ主面２ａのランド２ｃとこれに対応する裏面２ｂのランド２ｃとがそれぞれスルーホール２ｆ内に形成されたビア配線２ｄによって直接接続された図４に示すような多数個取り基板７を準備する。
【００５０】
なお、多数個取り基板７は、図２に示すパッケージ基板２の集合体である。
【００５１】
次に、パッケージサイズに応じて多数個取り基板７上でのパッケージの取り数を決める。
【００５２】
すなわち、多数個取り基板７は、主面２ａおよび裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置され、かつ両面のランド２ｃがビア配線２ｄによって直接接続された一仕様の基板であるため、汎用性が高められて色々なパッケージサイズに対応可能となっており、パッケージサイズに応じて多数個取り基板７上の取り数を自在に設定可能なようになっている。
【００５３】
なお、多数個取り基板７には、複数の半導体装置を一括して組み立て可能な領域である製品エリア７ａと、基板の補強である補強パターン７ｂと、送り用のガイド孔７ｃと、モールド金型１３（図６参照）のゲートに対応したゲートパターン７ｄなどが設けられている。
【００５４】
その後、多数個取り基板７の主面２ａの各半導体装置の領域すなわち各デバイス領域に半導体チップ１を搭載する。
【００５５】
すなわち、それぞれのデバイス領域にダイボンド材５を塗布し、このダイボンド材５を介して半導体チップ１を搭載する。
【００５６】
その後、図５に示すように、ワイヤボンディングを行う。
【００５７】
ここでは、図１に示すように半導体チップ１のパッド１ａとこれに対応する多数個取り基板７の主面２ａのランド２ｃ（図４参照）とをワイヤ４によって電気的に接続する。
【００５８】
その後、一括モールドを行う。
【００５９】
その際、図６に示すように、上金型１３ａと下金型１３ｂとを有するモールド金型１３のキャビティ１３ｃによって多数個取り基板７の複数のデバイス領域を一括で覆い、その後、前記複数のデバイス領域を一括で覆った状態でキャビティ１３ｃ内に封止用樹脂を供給して樹脂封止を行う。
【００６０】
これによって、図７に示す一括モールド部８を形成する。
【００６１】
その後、多数個取り基板７の裏面２ｂの各デバイス領域それぞれに半田バンプ３を搭載する。この場合、半田バンプ搭載方式に限らず、半田印刷方式によるものであってもよい。
【００６２】
その後、図７に示すように、切断刃であるブレード１０を用いて一括モールド部８をデバイス領域単位に切断して個片化する。
【００６３】
これにより、図１に示すＣＳＰ９の組み立て完了となる。
【００６４】
なお、半田バンプ３の搭載は、個片化後に行ってもよい。その場合でも、半田バンプ形成は、半田印刷方式による形成であってもよい。
【００６５】
本実施の形態のＣＳＰ９の組み立てでは、主面２ａおよび裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置された一仕様の多数個取り基板７を用いるため、基板上の取り数を変えて様々なパッケージサイズに対応させることができ、１種類の多数個取り基板７で複数のパッケージサイズとチップサイズとに適用することが可能である。
【００６６】
したがって、多数個取り基板７の汎用性を高めることができる。
【００６７】
また、多数個取り基板７において半導体チップ１を任意の位置に搭載することが可能になるため、個片切断時に様々な大きさのパッケージ基板２として切断することができる。
【００６８】
また、多数個取り基板７がシンプルな構造であるため、シンプルな加工によって基板を製造可能となり、これに加えて基板一仕様であるため、低コストで、かつ基板の製作を早く行うことができる。
【００６９】
次に、本実施の形態の変形例について説明する。
【００７０】
図８および図９はパッケージ基板２のランド構造の変形例を示すものであり、図３のランド構造と同様に、両者とも表裏面のランド２ｃがスルーホール２ｆ内の導体部材と直接接続しているものであが、図３のランド構造との相違点は、スルーホール２ｆがランド２ｃの直下ではなく、ランド２ｃの横にずれて形成されていることである。
【００７１】
その際、スルーホール２ｆはドリルによって形成されたものであり、その内壁に導体部材である銅メッキなどのビア配線２ｄが表裏面のランド２ｃに接続した状態で形成されている。
【００７２】
なお、図８は、銅メッキのビア配線２ｄの内側空洞部にソルダレジスト２ｇを埋め込んだランド構造であり、一方、図９は銅メッキのビア配線２ｄの内側空洞部に半田バンプ３の半田をその途中まで埋め込んだランド構造のものである。
【００７３】
図９のランド構造は、図３や図８のランド構造に比較して半田バンプ３のランド２ｃへの接続性を高めることができる。
【００７４】
次に、図１０および図１１は、ランド２ｃの平面形状の変形例を示したものであり、図３に示すランド２ｃが四角形であったのに対して、図１０は円形であり、また、図１１は三角形である。
【００７５】
図１１に示す三角形の場合、その向きを変えることにより、ランド２ｃのファインピッチ配置化が可能となり、四角形や円形に比較して単位面積当たりに配置できるランド数を増やすことができる。
【００７６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７７】
例えば、前記実施の形態では、半導体装置がＣＳＰ９の場合に説明したが、前記半導体装置は、図１２の他の実施の形態に示すように、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）１１などであってもよい。
【００７８】
すなわち、前記実施の形態で説明したようなパッケージ基板２を有する半導体装置であれば、外部端子は半田バンプ３以外の外部接続用ランド１２などであってもよい。
【００７９】
また、前記半導体装置の組み立てにおいても、必ずしも一括モールドでなくてもよく、モールド時に、多数個取り基板７においてそれぞれのデバイス領域をモールド金型１３の別々のキャビティ１３ｃで覆って樹脂モールドを行ってもよく、さらに、多数個取り基板７を予め個片化してパッケージ基板２とした状態から半導体装置を組み立ててもよい。
【００８０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８１】
主面および裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面と裏面の接続端子がそれぞれ貫通孔内の導体部材によって直接接続された基板を有していることにより、この基板を多様な製品に対応させることができる。その結果、基板の汎用性を高めることができ、基板のコスト低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す断面図である。
【図２】図１に示すＣＳＰの封止部を透過してその内部構造を示す平面図である。
【図３】図１に示すＣＳＰにおける基板のランド構造の一例を示す拡大部分断面図である。
【図４】図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図である。
【図５】図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図である。
【図６】図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図である。
【図７】図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図である。
【図８】本発明の実施の形態のＣＳＰにおける変形例の基板のランド構造を示す拡大部分断面図である。
【図９】本発明の実施の形態のＣＳＰにおける変形例の基板のランド構造を示す拡大部分断面図である。
【図１０】本発明の実施の形態のＣＳＰにおける変形例の基板のランドの平面構造とその配列を示す部分平面図である。
【図１１】本発明の実施の形態のＣＳＰにおける変形例の基板のランドの平面構造とその配列を示す部分平面図である。
【図１２】本発明の他の実施の形態の半導体装置の構造を示す断面図である。
【符号の説明】
１ 半導体チップ
１ａ パッド（表面電極）
１ｂ 主面
１ｃ 裏面
２ パッケージ基板（基板）
２ａ 主面
２ｂ 裏面
２ｃ ランド（接続端子）
２ｄ ビア配線（導体部材）
２ｅ 基材
２ｆ スルーホール（貫通孔）
２ｇ ソルダレジスト
３ 半田バンプ（バンプ電極）
４ ワイヤ
５ ダイボンド材
６ 封止部
７ 多数個取り基板
７ａ 製品エリア
７ｂ 補強パターン
７ｃ ガイド孔
７ｄ ゲートパターン
８ 一括モールド部（一括封止部）
９ ＣＳＰ（半導体装置）
１０ ブレード
１１ ＬＧＡ（半導体装置）
１２ 外部接続用ランド
１３ モールド金型
１３ａ 上金型
１３ｂ 下金型
１３ｃ キャビティ
１４ ダミーバンプ
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、半導体装置における基板の汎用性向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
樹脂封止形の半導体装置のうち、基板に半導体チップを搭載し、これを樹脂モールドによって樹脂封止して組み立てられる半導体パッケージでは、携帯用機器向けのために薄型／小型化が一般化してきており、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる小型パッケージが開発されている。
【０００４】
ＣＳＰは、ＥＩＡＪ規格（Ｓｔａｎｄａｒｄｓ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅｓ Ａｓｓｏｃｉａｔｉｏｎｏｆ Ｊａｐａｎ）等で規定された外形やランド配置を有しており、その結果、基板構造や配線が複雑化してパッケージの品種ごとに一品一様の配線パターンが必要になっている。
【０００５】
なお、基板を用いたＣＳＰの組み立てでは、その製造効率を向上させるために一括モールドと呼ばれるモールド方法が考案されている。
【０００６】
前記一括モールドは、例えば、デバイス領域（１つの半導体装置を形成する領域）が複数個区画形成された多数個取り基板を用い、多数個取り基板上の複数のデバイス領域それぞれに半導体チップを搭載した後、モールド金型の１つのキャビティによって複数のデバイス領域を一括に覆った状態で樹脂モールドするものである。
【０００７】
さらに、一括モールド後は、モールドによって形成された一括封止部を切断によって個片化して半導体装置となる。
【０００８】
なお、一括モールドを行って組み立てられる半導体装置とその製造方法については、例えば、特開２０００−１２４１６３号公報にその記載がある。
【０００９】
【発明が解決しようとする課題】
ところが、前記技術においてはパッケージサイズに応じて基板上の配線パターンが異なるため、配線パターンが複雑化する。したがって、基板の種類が増えるため、半導体装置の基板全体のコストが高くなることが問題である。
【００１０】
さらに、１枚の基板のコストも高くなることが問題である。
【００１１】
また、配線パターンが複雑化する状況では、汎用性のある基板が使用できず、一括モールド方式のメリットを出せないことが問題である。
【００１２】
本発明の目的は、基板の汎用性を高める半導体装置およびその製造方法を提供することにある。
【００１３】
また、本発明のその他の目的は、低コスト化を図る半導体装置およびその製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
すなわち、本発明は、主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された基板と、前記基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、前記半導体チップと前記基板の主面との間に配置されて前記半導体チップと前記基板の主面とを固着する絶縁性の接着材とを有するものである。
【００１７】
また、本発明は、主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された多数個取り基板を準備する工程と、前記多数個取り基板の主面に複数の半導体チップを搭載する工程と、前記半導体チップの表面電極とこれに対応する前記多数個取り基板の主面の接続端子とを接続する工程と、モールド金型のキャビティによって前記多数個取り基板の複数の半導体装置の領域を一括で覆った状態で樹脂封止を行って一括封止部を形成する工程と、樹脂封止後、前記一括封止部を前記半導体装置の領域単位に切断して個片化する工程とを有するものである。
【００１８】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２０】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
図１は本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す断面図、図２は図１に示すＣＳＰの封止部を透過してその内部構造を示す平面図、図３は図１に示すＣＳＰにおける基板のランド構造の一例を示す拡大部分断面図、図４は図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図、図５は図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図、図６は図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図、図７は図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図、図８および図９はそれぞれ本発明の実施の形態のＣＳＰにおける変形例の基板のランド構造を示す拡大部分断面図、図１０および図１１はそれぞれ本発明の実施の形態のＣＳＰにおける変形例の基板のランドの平面構造とその配列を示す部分平面図である。
【００２３】
図１、図２に示す本実施の形態の半導体装置は、ＣＳＰ９と呼ばれる小型の半導体パッケージであり、その外部端子である複数の半田バンプ（バンプ電極）３が、基板であるパッケージ基板２の裏面２ｂ上に複数行／複数列でアレイ状に配列されているものである。
【００２４】
また、ＣＳＰ９は、図４に示すように表裏面に複数のランド（接続端子）２ｃが等ピッチで格子状に配置された多数個取り基板７を用いて、半導体装置の領域である複数のデバイス領域を一括に覆う状態で樹脂モールドし（以降、これを一括モールドという）、これによって形成された図７に示す一括モールド部（一括封止部）８と多数個取り基板７とをモールド後にダイシングして個片化したものである。
【００２５】
ＣＳＰ９の構造について説明すると、主面２ａおよびその反対側の裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置され、かつ主面２ａのランド２ｃとこれに対応する裏面２ｂのランド２ｃとがそれぞれスルーホール（貫通孔）２ｆ内に埋め込まれて形成されたビア配線（導体部材）２ｄによって直接接続されたパッケージ基板２と、パッケージ基板２の主面２ａに搭載され、かつ主面２ａのランド２ｃと電気的に接続された半導体チップ１と、半導体チップ１のパッド（表面電極）１ａとこれに対応するパッケージ基板２の主面２ａに配置されたランド２ｃとをそれぞれに接続する複数のワイヤ４と、パッケージ基板２の主面２ａ側に形成され、かつ半導体チップ１および複数のワイヤ４を封止する封止部６と、パッケージ基板２の裏面２ｂ側のランド２ｃに接続され、かつ格子状に配置された複数の外部端子である半田バンプ（バンプ電極）３とから構成されている。
【００２６】
すなわち、ＣＳＰ９のパッケージ基板２は、その表裏面にそれぞれ複数のランド２ｃが、図２に示すように等ピッチ（表裏面でピッチは異なっていてもよい。図１に示すパッケージ基板２では表裏面同じピッチ）で、かつ格子状に形成され、さらに主面２ａのランド２ｃと裏面２ｂのランド２ｃとが直接ビア配線２ｄによって接続されており、パッケージ基板２の表裏面には、ランド２ｃ以外の配線は形成されていない。
【００２７】
つまり、パッケージ基板２は、単層２面配線層型基板であり、配線の引き回しが全く形成されていない単純な一仕様の汎用基板である。
【００２８】
このように、本実施の形態のＣＳＰ９では、パッケージ基板２の表裏面にそれぞれに等ピッチで、かつ格子状にランド２ｃが配置されており、さらに両面のランド２ｃが配線パターンを介さずに直接ビア配線２ｄのみによって接続されていることにより、パッケージ基板２の主面２ａに色々のサイズやパッド数の半導体チップ１を任意の位置に搭載することができ、パッケージ基板２の汎用性を高めることができる。
【００２９】
さらに、図１に示すＣＳＰ９のパッケージ基板２では、図３に示すように、その主面２ａ側のランド２ｃの直下に、スルーホール（貫通孔）２ｆとその内部に形成された導体部材であるビア配線２ｄとが配置されており、パッケージ基板２の主面２ａと裏面２ｂとで全く同じピッチでランド２ｃが形成されている。
【００３０】
したがって、図３に示す基板構造によれば、表裏面のランド２ｃを最小限の面積で形成することが可能なため、パッケージ基板２の表裏面に効率よくランド２ｃを配置できる。
【００３１】
また、ＣＳＰ９では、図１に示すように複数のバンプ電極がパッケージ基板２の裏面２ｂにおいて、半導体チップ１の内側の領域と外側の領域とに配置されている。
【００３２】
すなわち、パッケージ基板２の裏面２ｂ全体に亘ってバンプ電極が格子状（アレイ状）に設けられている。なお、複数のバンプ電極のうち、半導体チップ１の裏面１ｃに配置されているバンプ電極は、半導体チップ１と電気的に接続していないダミーバンプ１４である。
【００３３】
このように半導体チップ１の裏面１ｃにダミーバンプ１４が設けられていることにより、ＣＳＰ９を実装基板に実装した際の接続強度を向上させることができる。
【００３４】
つまり、半導体チップ１の外側の領域のバンプ電極である半田バンプ３による接続だけでなく、これに加えてチップ下のダミーバンプ１４も実装基板に接続されることにより、ＣＳＰ９を実装基板に実装した際の接続強度を向上させることができる。
【００３５】
さらに、チップ下にもダミーバンプ１４が設けられていることにより、このダミーバンプ１４を介して半導体チップ１から発せられる熱を実装基板に逃がすことができるため、ＣＳＰ９の放熱性を向上できる。
【００３６】
なお、チップ下のダミーバンプ１４は、必ずしも設けられていなくてもよく、半導体チップ１の外側周囲の領域に複数の半田バンプ３が設けられているだけであってもよい。
【００３７】
また、パッケージ基板２においては、基材２ｅに形成された貫通孔であるスルーホール２ｆに導電性ペーストなどが埋め込まれて導体部材であるビア配線２ｄが形成され、その両側にランド２ｃが形成され、さらに各ランド２ｃの中央部を露出させて絶縁膜であるソルダレジスト２ｇが形成されている。
【００３８】
また、図２に示すように、半導体チップ１は、例えば、シリコンなどによって形成され、かつその主面１ｂに半導体集積回路が形成されるとともに、主面１ｂの周縁部には表面電極である複数のパッド１ａが形成されている。
【００３９】
さらに、半導体チップ１は、絶縁性ペースト材や絶縁フィルム材などの接着材であるダイボンド材５によってパッケージ基板２の主面２ａのほぼ中央付近に固着されている。
【００４０】
なお、このダイボンド材５は、熱膨張などによる歪みの緩和材としても有効なものを使用することが望ましい。
【００４１】
また、ワイヤボンディングによって接続されるワイヤ４は、例えば、金線などであり、パッケージ基板２の主面２ａ側のランド２ｃに直接接続されることにより、半導体チップ１のパッド１ａとこれに対応するパッケージ基板２のランド２ｃとを接続している。
【００４２】
本実施の形態のＣＳＰ９では、パッケージ基板２が単層２面配線層型基板であり、かつ単純な一仕様の汎用基板であるため、パッケージ基板２の主面２ａに色々のサイズやパッド数の半導体チップ１を任意の位置に搭載することができ、パッケージ基板２の汎用性を高めることができる。
【００４３】
すなわち、パッケージ基板２は、あらゆるパッケージサイズに対応させることができる。
【００４４】
したがって、多様な製品に対応することができ、少量多品種やＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ） 製品などに十分対応可能となる。
【００４５】
また、パッケージ基板２の汎用性を高めることができるため、基板のコストを低減できるとともに、ＣＳＰ（半導体装置）９の低コスト化を図ることもできる。
【００４６】
さらに、パッケージ基板２は、非常にシンプルな構造であるため、低コスト加工を行うことができ、これによっても基板の低コスト化を図ることができる。
【００４７】
次に、本実施の形態における半導体装置（ＣＳＰ９）の製造方法について説明する。
【００４８】
なお、本実施の形態のＣＳＰ９の製造方法は、複数のランド２ｃが等ピッチで格子状に配置された多数個取り基板７を用いて、半導体装置の領域である複数のデバイス領域を一括モールドした後、ダイシングによって個片化するものである。
【００４９】
まず、主面２ａおよび裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置され、かつ主面２ａのランド２ｃとこれに対応する裏面２ｂのランド２ｃとがそれぞれスルーホール２ｆ内に形成されたビア配線２ｄによって直接接続された図４に示すような多数個取り基板７を準備する。
【００５０】
なお、多数個取り基板７は、図２に示すパッケージ基板２の集合体である。
【００５１】
次に、パッケージサイズに応じて多数個取り基板７上でのパッケージの取り数を決める。
【００５２】
すなわち、多数個取り基板７は、主面２ａおよび裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置され、かつ両面のランド２ｃがビア配線２ｄによって直接接続された一仕様の基板であるため、汎用性が高められて色々なパッケージサイズに対応可能となっており、パッケージサイズに応じて多数個取り基板７上の取り数を自在に設定可能なようになっている。
【００５３】
なお、多数個取り基板７には、複数の半導体装置を一括して組み立て可能な領域である製品エリア７ａと、基板の補強である補強パターン７ｂと、送り用のガイド孔７ｃと、モールド金型１３（図６参照）のゲートに対応したゲートパターン７ｄなどが設けられている。
【００５４】
その後、多数個取り基板７の主面２ａの各半導体装置の領域すなわち各デバイス領域に半導体チップ１を搭載する。
【００５５】
すなわち、それぞれのデバイス領域にダイボンド材５を塗布し、このダイボンド材５を介して半導体チップ１を搭載する。
【００５６】
その後、図５に示すように、ワイヤボンディングを行う。
【００５７】
ここでは、図１に示すように半導体チップ１のパッド１ａとこれに対応する多数個取り基板７の主面２ａのランド２ｃ（図４参照）とをワイヤ４によって電気的に接続する。
【００５８】
その後、一括モールドを行う。
【００５９】
その際、図６に示すように、上金型１３ａと下金型１３ｂとを有するモールド金型１３のキャビティ１３ｃによって多数個取り基板７の複数のデバイス領域を一括で覆い、その後、前記複数のデバイス領域を一括で覆った状態でキャビティ１３ｃ内に封止用樹脂を供給して樹脂封止を行う。
【００６０】
これによって、図７に示す一括モールド部８を形成する。
【００６１】
その後、多数個取り基板７の裏面２ｂの各デバイス領域それぞれに半田バンプ３を搭載する。この場合、半田バンプ搭載方式に限らず、半田印刷方式によるものであってもよい。
【００６２】
その後、図７に示すように、切断刃であるブレード１０を用いて一括モールド部８をデバイス領域単位に切断して個片化する。
【００６３】
これにより、図１に示すＣＳＰ９の組み立て完了となる。
【００６４】
なお、半田バンプ３の搭載は、個片化後に行ってもよい。その場合でも、半田バンプ形成は、半田印刷方式による形成であってもよい。
【００６５】
本実施の形態のＣＳＰ９の組み立てでは、主面２ａおよび裏面２ｂのそれぞれに複数のランド２ｃが等ピッチで格子状に配置された一仕様の多数個取り基板７を用いるため、基板上の取り数を変えて様々なパッケージサイズに対応させることができ、１種類の多数個取り基板７で複数のパッケージサイズとチップサイズとに適用することが可能である。
【００６６】
したがって、多数個取り基板７の汎用性を高めることができる。
【００６７】
また、多数個取り基板７において半導体チップ１を任意の位置に搭載することが可能になるため、個片切断時に様々な大きさのパッケージ基板２として切断することができる。
【００６８】
また、多数個取り基板７がシンプルな構造であるため、シンプルな加工によって基板を製造可能となり、これに加えて基板一仕様であるため、低コストで、かつ基板の製作を早く行うことができる。
【００６９】
次に、本実施の形態の変形例について説明する。
【００７０】
図８および図９はパッケージ基板２のランド構造の変形例を示すものであり、図３のランド構造と同様に、両者とも表裏面のランド２ｃがスルーホール２ｆ内の導体部材と直接接続しているものであが、図３のランド構造との相違点は、スルーホール２ｆがランド２ｃの直下ではなく、ランド２ｃの横にずれて形成されていることである。
【００７１】
その際、スルーホール２ｆはドリルによって形成されたものであり、その内壁に導体部材である銅メッキなどのビア配線２ｄが表裏面のランド２ｃに接続した状態で形成されている。
【００７２】
なお、図８は、銅メッキのビア配線２ｄの内側空洞部にソルダレジスト２ｇを埋め込んだランド構造であり、一方、図９は銅メッキのビア配線２ｄの内側空洞部に半田バンプ３の半田をその途中まで埋め込んだランド構造のものである。
【００７３】
図９のランド構造は、図３や図８のランド構造に比較して半田バンプ３のランド２ｃへの接続性を高めることができる。
【００７４】
次に、図１０および図１１は、ランド２ｃの平面形状の変形例を示したものであり、図３に示すランド２ｃが四角形であったのに対して、図１０は円形であり、また、図１１は三角形である。
【００７５】
図１１に示す三角形の場合、その向きを変えることにより、ランド２ｃのファインピッチ配置化が可能となり、四角形や円形に比較して単位面積当たりに配置できるランド数を増やすことができる。
【００７６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７７】
例えば、前記実施の形態では、半導体装置がＣＳＰ９の場合に説明したが、前記半導体装置は、図１２の他の実施の形態に示すように、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）１１などであってもよい。
【００７８】
すなわち、前記実施の形態で説明したようなパッケージ基板２を有する半導体装置であれば、外部端子は半田バンプ３以外の外部接続用ランド１２などであってもよい。
【００７９】
また、前記半導体装置の組み立てにおいても、必ずしも一括モールドでなくてもよく、モールド時に、多数個取り基板７においてそれぞれのデバイス領域をモールド金型１３の別々のキャビティ１３ｃで覆って樹脂モールドを行ってもよく、さらに、多数個取り基板７を予め個片化してパッケージ基板２とした状態から半導体装置を組み立ててもよい。
【００８０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８１】
主面および裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面と裏面の接続端子がそれぞれ貫通孔内の導体部材によって直接接続された基板を有していることにより、この基板を多様な製品に対応させることができる。その結果、基板の汎用性を高めることができ、基板のコスト低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の一例であるＣＳＰの構造を示す断面図である。
【図２】図１に示すＣＳＰの封止部を透過してその内部構造を示す平面図である。
【図３】図１に示すＣＳＰにおける基板のランド構造の一例を示す拡大部分断面図である。
【図４】図１に示すＣＳＰの組み立てに用いられる多数個取り基板の構造の一例を示す平面図である。
【図５】図１に示すＣＳＰの組み立てにおけるワイヤボンディング後の構造を示す断面図である。
【図６】図１に示すＣＳＰの組み立てにおける樹脂モールディング時の構造を示す断面図である。
【図７】図１に示すＣＳＰの組み立てにおける個片化時の構造を示す側面図である。
【図８】本発明の実施の形態のＣＳＰにおける変形例の基板のランド構造を示す拡大部分断面図である。
【図９】本発明の実施の形態のＣＳＰにおける変形例の基板のランド構造を示す拡大部分断面図である。
【図１０】本発明の実施の形態のＣＳＰにおける変形例の基板のランドの平面構造とその配列を示す部分平面図である。
【図１１】本発明の実施の形態のＣＳＰにおける変形例の基板のランドの平面構造とその配列を示す部分平面図である。
【図１２】本発明の他の実施の形態の半導体装置の構造を示す断面図である。
【符号の説明】
１ 半導体チップ
１ａ パッド（表面電極）
１ｂ 主面
１ｃ 裏面
２ パッケージ基板（基板）
２ａ 主面
２ｂ 裏面
２ｃ ランド（接続端子）
２ｄ ビア配線（導体部材）
２ｅ 基材
２ｆ スルーホール（貫通孔）
２ｇ ソルダレジスト
３ 半田バンプ（バンプ電極）
４ ワイヤ
５ ダイボンド材
６ 封止部
７ 多数個取り基板
７ａ 製品エリア
７ｂ 補強パターン
７ｃ ガイド孔
７ｄ ゲートパターン
８ 一括モールド部（一括封止部）
９ ＣＳＰ（半導体装置）
１０ ブレード
１１ ＬＧＡ（半導体装置）
１２ 外部接続用ランド
１３ モールド金型
１３ａ 上金型
１３ｂ 下金型
１３ｃ キャビティ
１４ ダミーバンプ
Claims (5)
- 主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された基板と、
前記基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、
前記半導体チップと前記基板の主面との間に配置されて前記半導体チップと前記基板の主面とを固着する絶縁性の接着材とを有することを特徴とする半導体装置。 - 主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された基板と、
前記基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、
前記半導体チップの裏面側に配置されて前記半導体チップと前記基板の主面とを接続する絶縁性の接着材とを有し、
前記基板の主面側の前記接続端子の直下に、前記貫通孔とその内部に形成された前記導体部材とが配置されていることを特徴とする半導体装置。 - 主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された基板と、
前記基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、
前記基板の裏面側の接続端子に接続され、格子状に配置された複数の外部端子であるバンプ電極とを有し、
前記複数のバンプ電極が前記基板における前記半導体チップの内側の領域と外側の領域とに配置されていることを特徴とする半導体装置。 - 主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された基板と、
前記基板の主面に搭載され、前記主面の接続端子と電気的に接続された半導体チップと、
前記半導体チップの表面電極とこれに対応する前記基板の主面に配置された接続端子とをそれぞれに接続する複数のワイヤと、
前記基板の主面側に形成され、前記半導体チップおよび前記複数のワイヤを封止する封止部と、
前記基板の裏面側の接続端子に接続され、格子状に配置された複数の外部端子であるバンプ電極とを有することを特徴とする半導体装置。 - 主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、前記主面の接続端子とこれに対応する前記裏面の接続端子とがそれぞれ貫通孔内に形成された導体部材によって直接接続された多数個取り基板を準備する工程と、
前記多数個取り基板の主面に複数の半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記多数個取り基板の主面の接続端子とを接続する工程と、
モールド金型のキャビティによって前記多数個取り基板の複数の半導体装置の領域を一括で覆った状態で樹脂封止を行って一括封止部を形成する工程と、
樹脂封止後、前記一括封止部を前記半導体装置の領域単位に切断して個片化する工程とを有することを特徴とする半導体装置の製造方法。
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| JP2002184316A JP2004031561A (ja) | 2002-06-25 | 2002-06-25 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| JP2006073586A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR100752648B1 (ko) * | 2006-01-09 | 2007-08-29 | 삼성전자주식회사 | 솔더 조인트 신뢰성이 개선된 반도체 패키지 및 그제조방법 |
| JP2008192898A (ja) * | 2007-02-06 | 2008-08-21 | Renesas Technology Corp | 半導体装置 |
-
2002
- 2002-06-25 JP JP2002184316A patent/JP2004031561A/ja active Pending
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