JP3881189B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3881189B2 JP3881189B2 JP2001123711A JP2001123711A JP3881189B2 JP 3881189 B2 JP3881189 B2 JP 3881189B2 JP 2001123711 A JP2001123711 A JP 2001123711A JP 2001123711 A JP2001123711 A JP 2001123711A JP 3881189 B2 JP3881189 B2 JP 3881189B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- semiconductor device
- cavity
- resin
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 274
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 106
- 229920005989 resin Polymers 0.000 claims abstract description 188
- 239000011347 resin Substances 0.000 claims abstract description 188
- 238000007789 sealing Methods 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims description 40
- 238000005192 partition Methods 0.000 claims description 19
- 230000007423 decrease Effects 0.000 claims description 13
- 239000011159 matrix material Substances 0.000 claims description 10
- 239000012790 adhesive layer Substances 0.000 claims description 5
- 238000000465 moulding Methods 0.000 description 41
- 239000010410 layer Substances 0.000 description 17
- 239000011800 void material Substances 0.000 description 15
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 235000002017 Zea mays subsp mays Nutrition 0.000 description 6
- 241000482268 Zea mays subsp. mays Species 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000004593 Epoxy Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000013011 mating Effects 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241000587161 Gomphocarpus Species 0.000 description 1
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Injection Moulding Of Plastics Or The Like (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Moulds For Moulding Plastics Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、トランスファ・モールド法に基づいて、基板上に実装された複数の半導体チップを一括して樹脂封止する工程を備えた半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＢＧＡ（Ｂall Ｇrid Ａrray）型、ＣＳＰ（Ｃhip Ｓize Ｐackage又はＣhip Ｓcale Ｐackage ）型等の半導体装置の製造においては、一括モールド方式のトランスファモールド技術が採用されている。一括モールド方式は、一主面に複数のデバイス領域を有する配線基板と、複数のデバイス領域を覆うようにして配線基板の一主面上に配置される多面体のキャビティを有する成形型とを使用し、複数の樹脂注入ゲートを通してキャビティの内部に樹脂を注入して配線基板の各デバイス領域に配置された半導体チップを一括して樹脂封止する方式である。
このような一括モールド方式を採用する半導体装置の製造技術については、例えば、特開平２０００−１２５７８号公報（公知文献１）、特開平２０００−２５０７４号公報（公知文献２）、特開平２０００−５８５７３号公報（公知文献３）に開示されている。
【０００３】
【発明が解決しようとする課題】
半導体チップが配置された配線基板の一主面側のみに樹脂封止体を形成する片面モールドを前提とする一括モールド方式を採用する場合、キャビティの厚さ（高さ）に対する平面積の比が非常に大きくなるため、樹脂の硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に樹脂を注入するには、ゲートを複数にするか、若しくはゲートを幅広にして樹脂注入ゲートの総開口面積（総断面積）を大きくする必要がある。
【０００４】
しかしながら、例えば前記公知文献１に記載されているように、キャビティの内部における樹脂の巨視的な流れ方向（樹脂全体の流れ方向）に対して、半導体チップの辺が垂直になるようなゲート及びキャビティ中のチップ配置を採用すると、ゲートから遠い側の半導体チップの側面と配線基板とで形成される角部（半導体チップによって影となる部分）にボイドの巻き込みが発生するという問題を本発明者は発見した。ボイドの巻き込みが発生するメカニズムは以下の通りである。
【０００５】
図３１乃至図３４は、従来の半導体装置の製造において、一括モールド方式で樹脂封止体を形成する時の樹脂の流れを示す図（（Ａ）は平面図，（Ｂ）は断面図）である。図３１乃至図３４において、６０は配線基板、６０Ｘは基板６０の一主面、６１は半導体チップ、６１Ａは１列目の半導体チップ、６１Ｂは２列目の半導体チップ、６２は成形型、６２Ａは成形型６２の上型、６２Ｂは成形型６２の下型、６３はキャビティ、６４はゲート、６５はランナー、６６はエアベント、６７Ａは樹脂、６７Ｂはボイド、Ｓは樹脂の注入方向、Ｍはキャビティの内部における樹脂の巨視的な流れ方向である。
【０００６】
配線基板６０としては、通常、平面が長方形のものが用いられるため、これに対応してキャビティ６３の平面形状も長方形となる。この場合、キャビティ６３の内部の全域にわたって樹脂６７Ａが均一に充填されるように、キャビティ６３の互いに対向する２つの長辺のうちの一方の長辺側にこの一方の長辺に沿って複数のゲート６４が設けられるため、キャビティ６３の内部に注入された樹脂６７Ａの巨視的な流れ方向Ｍはキャビティ６３の一方の長辺側から他方の長辺側に向かう方向となる。従って、キャビティ６３の内部への樹脂６７Ａの充填は、図３１乃至図３４に示すように、樹脂６７Ａの巨視的な流れ方向Ｍに沿って行なわれる。
【０００７】
キャビティ６３の内部に注入された樹脂６７Ａは、半導体チップ６１の一主面上及び半導体チップ６１の周縁の外側を流れる。半導体チップ６１の一主面上における樹脂の流動抵抗は半導体チップ６１の外側における樹脂の流動抵抗よりも高いため、半導体チップ６１の外側における樹脂６７Ａの方が先に流れる。一方、半導体チップの両側の外側を流れた樹脂６７Ａは、半導体チップのゲート６４から遠い側の側面に沿って、１列目の半導体チップ６１Ａと２列目の半導体チップ６１Ｂとの間の領域に流れ込む（図３２参照）。半導体チップ６１Ａが生む樹脂の流動抵抗によって、半導体チップ６１Ａの主面上を流れる樹脂が半導体チップ６１Ａの主面上を覆うよりも早く、前記半導体チップの両外側から半導体チップ６１Ａと６１Ｂの間の領域に流れ込んだ樹脂６７Ａが合わさると、樹脂の中にボイド６７Ｂが発生する（図３３参照）。
【０００８】
ボイド６７Ｂは樹脂注入過程において樹脂６７Ａの流れに従って移動しながら徐々に小さくなるが、ゲート６４から遠い側であって、樹脂６７Ａの巨視的な流れ方向Ｍに対して垂直な方向に延在する半導体チップ６１の側面と配線基板６０とで形成される角部（半導体チップによって影となる部分）での樹脂６７Ａの流速が極端に遅くなるため、この半導体チップ６１の影となる部分に移動したボイド６７Ｃは樹脂６７Ａの巨視的な流れに逆らって樹脂６７Ａの充填が完了してもその部分に残り（溜まり）続ける（図３４参照）。
【０００９】
半導体装置の製造では、温度サイクル試験時に起こるポップコーン現象を抑制するため、樹脂の充填が完了した後、注入時の圧力よりも高い圧力を加えて樹脂中に残存するボイドを圧縮する工程が施されるが、このような工程を施しても、ポップコーン現象を起こさない程度の大きさまでボイド６７Ｃが小さくなることはなかった。即ち、ボイド６７Ｃの発生は半導体装置の製造歩留まりを低下させる要因となる。
【００１０】
このような問題は、パッケージの平面サイズ（デバイス領域の平面サイズ）が１１ｍｍ角、キャビティの高さが０．６５ｍｍ、半導体チップの厚さが０．２９ｍｍの場合、半導体チップの平面サイズが５．４４ｍｍ角又は７．９６ｍｍ角の場合と比較して、半導体チップの平面サイズが６．４ｍｍ角の場合に、より顕著に現われることが本発明者によって見出された。
【００１１】
このような半導体チップの影になる部分でのボイドの発生に対する対策として、半導体チップの影になる部分でのボイドの対策という内容に関する示唆は全くないが、前記公知文献３の図８に記載されているように、キャビティの角部にゲートを設け、半導体チップに対して樹脂の巨視的な流れ方向が斜めになるようにすることが考えられる。
【００１２】
しかしながら、前記公知文献３の図８に記載されているように、単数のゲートからの樹脂注入では、迅速にかつ均一に樹脂を注入するという目的を達成できず、樹脂の注入中に硬化が進み、最終的には未充填部が残るという問題が生じる。
【００１３】
また、これらキャビティの角部又は角部の近傍にゲートを配置するという条件と、樹脂注入ゲートの総開口面積を増大させるという条件を同時に併せ持った構成を考えると、これら２つの条件に関して何の記載も無いものであるが、前記公知文献２の図２に記載があるようにキャビティの複数の角部に対応する位置にゲートを設けたような構造になることが考えられる。
【００１４】
前記公知文献２の図２及び同図に対応する明細書の記載には、キャビティの４箇所の角部の近傍にゲートを設け、更にキャビティの４辺に対応する傾斜部４０ｃの任意の位置にエアーベントを設けた一括モールド用成形型の構造が開示されている。しかしながら、前記公知文献２の構成によると、４箇所のゲートから樹脂を注入することによって、キャビティの中央部近傍には樹脂が充填されない領域（未充填領域）が形成されることが予想される。
【００１５】
本発明の目的は、一括モールド方式を採用する半導体装置の製造技術において、ボイドの発生を抑制することが可能な技術を提供することにある。
本発明の他の目的は、一括モールド方式を採用する半導体装置の製造技術において、樹脂の未充填部及びボイドの発生を抑制することが可能な技術を提供することにある。
本発明の他の目的は、一括モールド方式を採用する半導体装置の製造技術において、歩留まりの向上を図ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）（ａ）一主面に複数のデバイス領域を有し、前記各デバイス領域に平面形状が方形状である半導体チップが配置された配線基板と、
樹脂封止時に前記配線基板の一主面と向かい合い、平面が方形状で形成された一主面と、この一主面の各辺に対応する４つの側面とを有する多面体で構成され、前記各デバイス領域を覆うようにして前記配線基板の一主面上に配置されたキャビティと、
前記キャビティの一辺に沿って設けられた複数のゲートとを準備する工程と、
（ｂ）前記複数のゲートを通して前記キャビティの内部に樹脂を注入することによって、前記複数の半導体チップを樹脂封止する工程と、
を具備する半導体装置の製造方法であって、
前記樹脂封止工程（ｂ）において、前記各半導体チップは、前記キャビティの内部における前記樹脂の巨視的な流れ方向に対して辺が斜めになるように配置されている。
【００１７】
（２）前記手段（１）に記載の半導体装置の製造方法において、
前記各半導体チップは、前記キャビティの一辺に対して辺が斜めになるように配置されている。
【００１８】
（３）前記手段（２）に記載の半導体装置の製造方法において、
前記配線基板は、前記各デバイス領域の境界を規定する区画領域を更に有し、前記各半導体チップは、前記区画領域が延在する方向に対して辺が斜めになるように配置されている。
【００１９】
（４）前記手段（３）に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して行列状に配置されている。
【００２０】
（５）前記手段（２）に記載の半導体装置の製造方法において、
前記配線基板は、前記各デバイス領域の境界を規定する区画領域を更に有し、前記各半導体チップは、前記区画領域が延在する方向に対して辺が沿うように配置されている。
【００２１】
（６）前記手段（５）に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して所定の角度をなす第１の方向及び前記第１の方向に対して直交する第２の方向に配置されている。
【００２２】
（７）前記手段（１）に記載の半導体装置の製造方法において、
前記複数のゲートは、各々の開口面積が前記キャビティの一辺の一端側から他端側に向かって徐々に、若しくは所定の数毎に段階的に小さくなるように構成されている。
【００２３】
（８）前記手段（７）記載の半導体装置の製造方法において、
前記各半導体チップは、互いに向かい合う２つの辺が前記キャビティの一辺に沿って延在するように配置されている。
【００２４】
（９）前記手段（８）に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して行列状に配置されている。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２７】
（実施形態１）
本実施形態では、ＢＧＡ型の半導体装置の製造技術に本発明を適用した例について説明する。
図１は本発明の実施形態１である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａ）のａ−ａ線に沿う断面図）であり、図２は図１（Ｂ）の一部を拡大した断面図である。
【００２８】
図１及び図２に示すように、本実施形態の半導体装置１Ａは、主に、配線基板２、半導体チップ１０、複数のボンディングワイヤ１３、樹脂封止体１４及び外部接続用端子として複数のボール状バンプ１５等を有する構成となっている。半導体チップ１０及び複数のボンディングワイヤ１３は、樹脂封止体１４によって封止されている。
【００２９】
半導体チップ１０は、配線基板２の互いに対向する一主面（チップ搭載面）２Ｘ及び他の主面（裏面）２Ｙのうちの一主面２Ｘに接着層１２を介在して接着固定されている。半導体チップ１０の平面形状は方形状で形成され、本実施形態においては例えば正方形で形成されている。半導体チップ１０は、例えば、単結晶シリコンからなる半導体基板と、この半導体基板の回路形成面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成となっている。ここで、半導体チップ１０の平面形状とは、後述する一主面１０Ｘの形状を意味する。
【００３０】
半導体チップ１０には、集積回路として例えば制御回路が内蔵されている。この制御回路は、主に、半導体基板の回路形成面に形成されたトランジスタ素子及び配線層に形成された配線によって構成されている。
【００３１】
半導体チップ１０の互いに対向する一主面（回路形成面）１０Ｘ及び他の主面（裏面）のうちの一主面１０Ｘには、接続部として例えば複数の接続パッド１１が形成されている。この複数の接続パッド１１は、半導体チップ１０の一主面１０Ｘの各辺に沿って配置されている。複数の接続パッド１１の夫々は、半導体チップ１０の多層配線層のうちの最上層の配線層に形成され、制御回路を構成するトランジスタ素子と電気的に接続されている。複数の接続パッド１１の夫々は、例えば、アルミニウム（Ａｌ）膜又はアルミニウム合金膜等の金属膜で形成されている。
【００３２】
配線基板２は、詳細に図示していないが、絶縁層、導電層の夫々を順次積み重ねた多層配線構造となっている。各絶縁層は例えばガラス繊維にエポキシ系の樹脂を含浸させたガラスエポキシ基板で形成され、各配線層は例えば銅（Ｃｕ）からなる金属膜で形成されている。配線基板２の平面形状は方形状で形成され、本実施形態においては例えば正方形で形成されている。ここで、配線基板２の平面形状とは、一主面２Ｘの形状を意味する。
【００３３】
配線基板２の一主面２Ｘには接続部として例えば複数の接続パッド３が形成され、配線基板２の裏面２Ｙには接続部として例えば複数の接続パッド５が形成されている。複数の接続パッド３は配線基板２の最上層の導電層に形成された複数の配線の一部分で構成され、複数の接続パッド５は配線基板２の最下層の導電層に形成された複数の配線の一部分で構成されている。また、配線基板２の一主面２Ｘにはその最上層の導電層に形成された配線を保護する絶縁膜４が形成され、配線基板２の裏面２Ｙにはその最上層の導電層に形成された配線を保護する絶縁膜６が形成されている。これらの絶縁膜（４，６）には接続パッド（３，５）の表面を露出する開口が形成されている。絶縁膜４及び６は、例えばエポキシ系の樹脂又はポリイミド系の樹脂で形成されている。
【００３４】
複数のボール状バンプ１５は、配線基板２の裏面２Ｙに形成された複数の接続パッド５に夫々固着され、電気的にかつ機械的に接続されている。ボール状バンプ１５は例えばＰｂ−Ｓｎ組成の半田材で形成されている。
【００３５】
樹脂封止体１４の平面形状は方形状で形成され、本実施形態においては例えば正方形で形成されている。樹脂封止体１４は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。ここで、樹脂封止体１４の平面形状とは、半導体チップ１０の一主面１０Ｘと向かい合う一主面（上面）の形状を意味する。
【００３６】
半導体チップ１０の一主面１０Ｘに形成された複数の接続パッド１１は、ボンディングワイヤ１３を介して配線基板２の一主面２Ｘに形成された複数の接続パッド３に夫々電気的に接続されている。ボンディングワイヤ１３としては、例えば金（Ａｕ）ワイヤを用いている。ボンディングワイヤ１３の接続方法としては、例えば、熱圧着に超音波振動を併用したボールボンディング（ネイルヘッドボンディング）法を用いている。即ち、本実施形態の半導体装置１Ａは、配線基板２の接続パッド３と半導体チップ１０の接続パッド１１とを電気的に接続する接続手段としてワイヤボンディング方式を採用している。
【００３７】
樹脂封止体１４及び配線基板２の平面サイズはほぼ同一となっており、樹脂封止体１４及び配線基板２の側面は面一となっている。本実施形態の半導体装置１Ａの製造においては、一括モールド方式が採用されている。従って、半導体装置１Ａは、後で詳細に説明するが、一主面に複数のデバイス領域（製品形成領域）を有する配線基板（分割用配線基板）を使用し、この配線基板の各デバイス領域に配置された半導体チップを一括して１つの樹脂封止体（一括用樹脂封止体）で封止した後、樹脂封止体と共に配線基板の複数のデバイス領域を個々に分割することによって製造される。ここで、樹脂封止体１４及び配線基板２の平面サイズとは、各々の一主面の大きさを意味する。
【００３８】
図３は本実施形態の半導体装置１Ａの製造に用いられる配線基板（分割用配線基板）の平面図であり、
図４は図３の一部を拡大した平面図であり、
図５は図４のｂ−ｂ線に沿う断面図である。
【００３９】
図３乃至図５に示すように、配線基板（分割用配線基板）２０の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。配線基板２０の一主面（チップ搭載面）２０Ｘにはモールド領域２１が設けられ、このモールド領域２１の中には複数のデバイス領域２２が設けられ、この各々のデバイス領域２２の中にはチップ搭載領域２３が設けられている。各々のチップ搭載領域２３には半導体チップ１０が搭載され、モールド領域２１には各々のチップ搭載領域２３に搭載された複数の半導体チップ１０を一括して封止する樹脂封止体が形成される。ここで、配線基板２０の平面形状とは、一主面２０Ｘの形状を意味する。
【００４０】
各デバイス領域２２は、これらの境界を規定する区画領域２４によって区画されている。また、各デバイス領域２２の構造及び平面形状は図１及び図２に示す配線基板２と同様になっている。即ち、本実施形態の各デバイス領域２２の平面形状は正方形で形成されている。
【００４１】
複数のデバイス領域２２の夫々は、夫々の辺が配線基板２０の一主面２０Ｘの互いに対向する２つの長辺（２０Ｘ１，２０Ｘ２）のうちの一方の長辺２０Ｘ１に対して斜めになるように配置されている。本実施形態において、複数のデバイス領域２２の夫々は、一辺が配線基板２０の一方の長辺２０Ｘ１に対して例えば４５度の角度になるように配置されている。また、複数のデバイス領域２２は、配線基板２０の一方の長辺２０Ｘ１に対して所定の角度をなす第１の方向Ｌ１及びこの第１の方向Ｌ１に対して直交する第２の方向Ｌ２に敷き詰めた状態で配置されている。本実施形態において、第１の方向Ｌ１は配線基板２０の一方の長辺２０Ｘ１に対して例えば４５度の角度をなしている。
【００４２】
各チップ搭載領域２３に搭載される半導体チップ１０は、一主面１０Ｘの辺が配線基板２０の一方の長辺２０Ｘ１に対して斜めになるように配置される。本実施形態において、半導体チップ１０は、デバイス領域２２の境界を規定する区画領域２４に対して一主面１０Ｘの辺が沿うように配置される。
【００４３】
図６は本実施形態の半導体装置１Ａの製造に用いられる成形型の概略構成を示す断面図であり、
図７は図６の成形型の上型の概略構成を示す平面図であり、
図８は図６の成形型の下型の概略構成を示す平面図である。
【００４４】
図６乃至図８に示すように、成形型３０は、これに限定されないが、キャビティ３１、複数のゲート３２、複数のサブランナー３３、複数のメインランナー３４、複数のカル３５、連結ランナー３６、複数のエアベント３７、複数のポット３８及び基板搭載領域３９等を備えている。３１〜３７の各構成部は上型３０Ａに設けられ、３８〜３９の各構成部は下型３０Ｂに設けられている。キャビティ３１は上型３０Ａの合わせ面から深さ方向に窪み、基板搭載領域３９は下型３０Ｂの合わせ面から深さ方向に窪んでいる。
【００４５】
キャビティ３１は、樹脂封止時に配線基板２０の一主面２０Ｘと向かい合い、平面が方形状で形成された一主面（凹部の底面）３１Ｘと、この一主面３１Ｘの各辺に対応する４つの側面とを有する多面体で構成されている。基板搭載領域３９は、樹脂封止時に配線基板２０の裏面２０Ｙと向かい合い、平面が方形状で形成された一主面（凹部の底面）と、この一主面の各辺に対応する４つの側面とを有する多面体で構成されている。キャビティ３１及び基板搭載領域３９の平面形状は、配線基板２０の平面形状に対応して形成されている。本実施形態において、配線基板２０の平面形状は長方形になっているので、これに対応してキャビティ３１及び基板搭載領域３９の平面形状は長方形になっている。キャビティ３１の平面サイズは図３に示すモールド領域２１の平面サイズとほぼ同様になっており、基板搭載領域３９の平面サイズは図３に示す配線基板２０の平面サイズとほぼ同様になっている。ここで、キャビティ３１の平面形状及び平面サイズとは、配線基板２０の一主面と向かい合う一主面３１Ｘの形状及び大きさを意味する。基板搭載領域３９の平面形状及び平面サイズとは、配線基板２０の裏面２０Ｙと向かい合う一主面の形状及び大きさを意味する。
【００４６】
成形型３０において、樹脂は、ポット３８からカル３５、メインランナー３４、サブランナー３３及びゲート３２を通してキャビティ３１の内部に注入される。複数のゲート３２は、キャビティ６３の内部の全域にわたって樹脂が均一に充填されるように、キャビティ３１の主面３１Ｘの互いに対向する２つの長辺（３１Ｘ１，３１Ｘ２）のうちの一方の長辺３１Ｘ１に沿って設けられている。従って、キャビティ６３の内部に注入された樹脂の巨視的な流れ方向は、キャビティ３１の一方の長辺３１Ｘ１側（ゲート３２が設けられた長辺側）から他方の長辺３１Ｘ２側に向かう方向となる。複数のエアベント３７は、ゲート３２が設けられたキャビティ３１の一方の長辺３１Ｘ１を除いた３辺（他方の長辺３１Ｘ２、及び一主面３１Ｘの互いに対向する２つの短辺）に沿って設けられている。
【００４７】
なお、キャビティ３１の内部に形成された樹脂封止体をキャビティ３１から抜き取り易くするために、キャビティ３１は上型３０Ａの合わせ面における開口部の平面サイズが底面（一主面）の平面サイズよりも若干大きくなるように構成されている。
【００４８】
次に、本実施形態の半導体装置１Ａの製造について、図９乃至図１５を用いて説明する。
図９（Ａ）はチップ搭載工程を説明するための断面図であり、
図９（Ｂ）はワイヤボンディング工程を説明するための断面図であり、
図１０は、樹脂封止工程において成形型に配線基板を位置決めした状態を示す断面図であり、
図１１は、樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図であり、
図１２乃至図１４は、樹脂封止工程において、樹脂の流れを説明するための平面図であり、
図１５（Ａ）はバンプ形成工程を説明するための断面図であり、
図１５（Ｂ）は分割工程を説明するための断面図である。
【００４９】
まず、図３乃至図５に示す配線基板２０を準備する。
次に、配線基板２０の一主面２０Ｘの各チップ搭載領域２３に例えばエポキシ系の熱硬化性樹脂からなる接着材を塗布して接着層１２を形成し、その後、各チップ搭載領域２３に接着層１２を介在して半導体チップ１０を搭載し、その後、熱処理を施して接着層１２を硬化させて、図９（Ａ）に示すように、各チップ搭載領域２３に半導体チップ１０を接着固定する。この工程において、半導体チップ１０は、図３で説明したように、デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面１０Ｘの辺が沿うように配置される。
【００５０】
次に、図９（Ｂ）に示すように、半導体チップ１０の複数の電極パッド１１と配線基板２０の複数の電極パッド３とを複数のボンディングワイヤ１３で夫々電気的に接続する。この工程により、配線基板２０の一主面２０Ｘ上に複数の半導体チップ１０が実装される。
【００５１】
次に、図１０及び図１１に示すように、成形型３０の上型３０Ａと下型３０Ｂとの間に配線基板２０を位置決めする。この時、キャビティ３１の一方の長辺３１Ｘ１に対して配線基板２０の一方の長辺２０Ｘ１が同一側に位置するように位置決めする。
【００５２】
この工程において、キャビティ３１は、各デバイス領域２２を覆うようにして（一主面３１Ｘが配線基板２０の一主面と向かい合うようにして）配線基板２０の一主面２０Ｘ上に配置される。また、各デバイス領域２２の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面１０Ｘの辺が斜め（本実施形態では例えば４５度の角度）になるように配置される。また、配線基板２０の一主面２０Ｘ上における複数の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して所定の角度をなす（本実施形態では例えば４５度の角度をなす）第１の方向（図４に示すＬ１に対応）及びこの第１の方向に対して直交する第２の方向（図４に示すＬ２に対応）に敷き詰めた状態で配置される。
【００５３】
次に、ポット３８から、カル３５、メインランナー３４、サブランナー３３及びゲート３２を通してキャビティ３１の内部に例えばエポキシ系の熱硬化性樹脂を注入して、配線基板２０の一主面２０Ｘ上に実装された複数の半導体チップ１０を一括して樹脂封止する。この工程により、配線基板２０の一主面２０Ｘ側のみに、複数の半導体チップ１０を一括して封止した樹脂封止体が形成される。
【００５４】
この工程において、キャビティ３１の内部の全域にわたって樹脂が均一に充填されるように、キャビティ３１の一方の長辺３１Ｘ１に沿って複数のゲート３２が設けられているため、図１２及び図１３に示すように、キャビティ３１の内部に注入された樹脂２５Ａは、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かって流れる。従って、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍは、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かう方向となり、そして、キャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直方向になる。本実施形態において、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍは、図１４に示すように、キャビティ３１の内部に樹脂２５Ａを注入する注入方向Ｓと同一方向になっている。
【００５５】
各デバイス領域２２の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面１０Ｘの辺が斜め（本実施形態では例えば４５度の角度）になるように配置されている。一方、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍはキャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直な方向になっている。即ち、各デバイス領域２２の半導体チップ１０は、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して一主面１０Ｘの辺が斜めになるように配置されている。このようにして半導体チップ１０を配置することにより、ゲート３２から遠い側であって、樹脂２５Ａの巨視的な流れ方向Ｍに対して斜めとなる半導体チップ１０の側面と配線基板２０とで形成される角部（半導体チップ１０によって影となる部分）Ｒでの樹脂２５Ａの流速が、樹脂２５Ａの巨視的な流れ方向Ｍに対して互いに向かい合う２つの辺が垂直となるように半導体チップ６１を配置した場合と比較して速くなるため、半導体チップ１０の一主面１０Ｘ上における樹脂の流動抵抗と半導体チップ１０の外側における樹脂の流動抵抗との差に起因してボイドが発生しても、ボイドは半導体チップ１０によって影となる部分Ｒに残存する（溜まる）ことなく、樹脂２５Ａの流れに従って移動する。このボイドは樹脂２５Ａの流れに従って移動しながら徐々に小さくなって消滅するか、若しくは温度サイクル試験時にポップコーン現象を起こさない程度まで小さくなるため、温度サイクル試験時においてポップコーン現象の要因となるボイドの発生を抑制することができる。また、キャビティ３１の他方の長辺３１Ｘ２に沿ってエアベント３７を設けることによって、樹脂の流れに乗って樹脂中に巻き込まれたボイドを効率良く各デバイス領域２２の外に排出することができる。半導体チップ１０によって影となる部分Ｒでの樹脂２５Ａの流れは、樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の側面の傾きが大きくなるにしたがって速くなるため、本実施形態のように、樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の一主面の辺が４５度の角度になるように半導体チップ１０を斜めにすることが最も望ましい。
【００５６】
次に、図１５（Ａ）に示すように、配線基板２０の裏面に配置された複数の電極パッド５の夫々の表面上にボール状バンプ１５を形成する。ボール状バンプ１５は、例えば、ボール状の半田材をボール供給法で供給した後、熱処理を施すことによって形成される。
【００５７】
次に、複数の半導体チップ１０を一括して封止した樹脂封止体２５をダイシングシート２６に貼り付け、その後、図１５（Ｂ）に示すように、樹脂封止体２５と共に配線基板２０の複数のデバイス領域２２を個々に分割する。これらの分割はダイシング装置で行う。この工程により、図１及び図２に示す半導体装置１Ａがほぼ完成する。
【００５８】
このように、本実施形態によれば、以下の効果が得られる。
（１）半導体装置１Ａの製造における樹脂封止工程において、半導体チップ１０は、キャビティ３１の内部における樹脂２５Ａの充填方向に対して一主面１０Ｘの辺が斜めになるように配置されている。
【００５９】
このようにすることにより、ゲート３２から遠い側であって、樹脂２５Ａの巨視的な流れ方向Ｍに対して斜めとなる半導体チップ１０の側面と配線基板２０とで形成される角部（半導体チップ１０によって影となる部分）Ｒでの樹脂２５Ａの流速が、樹脂６７Ａの巨視的な流れ方向Ｍに対して互いに向かい合う２つの辺が垂直となるように半導体チップ６１を配置した場合と比較して速くなるため、半導体チップ１０の一主面１０Ｘ上における樹脂の流動抵抗と半導体チップ１０の外側における樹脂の流動抵抗との差に起因してボイドが発生しても、ボイドは半導体チップ１０によって影となる部分Ｒに残存する（溜まる）ことなく、樹脂２５Ａの流れに従って移動する。このボイドは樹脂２５Ａの流れに従って移動しながら徐々に小さくなって消滅するか、若しくは温度サイクル試験時にポップコーン現象を起こさない程度まで小さくなるため、温度サイクル試験時においてポップコーン現象の要因となるボイドの発生を抑制することができる。この結果、一括モールド方式を採用する半導体装置１Ａの製造において、ボイドの発生を抑制することができる。
【００６０】
また、キャビティ３１の一方の長辺３１Ｘ１に沿って複数のゲート３２を設けてゲートの総開口面積を大きくした一括モールド方式では、樹脂２５Ａの硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に樹脂２５Ａをキャビティ３１の内部に注入することができるので、一括モールド方式を採用する半導体装置の製造において、未充填部の発生及びボイドの発生を抑制することができる。
また、未充填部の発生及びボイドの発生を抑制することができるので、一括モールド方式を採用する半導体装置１Ａの製造において、歩留まりの向上を図ることができる。
【００６１】
（２）半導体装置１Ａの製造における樹脂封止工程において、半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面１０Ｘの辺が斜めになるように配置されている。
このようにすることにより、従来の一括モールド方式の成形型を用いて、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の一主面１０Ｘの辺を斜めにすることができるので、一括モールド方式の成形型を変更する必要がない。この結果、半導体装置１Ａの製造コストを高めることなく、未充填部の発生及びボイドの発生を抑制することができる。
【００６２】
（３）半導体装置１Ａの製造における樹脂封止工程において、半導体チップ１０は、各デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面１０Ｘの辺が沿うように配置されている。
このようにすることにより、従来のデバイス領域２２の構成及び平面サイズを用いて、キャビティ３１の一方の長辺３１Ｘ１に対して半導体チップ１０の一主面の辺を斜めにすることができるので、デバイス領域２２の構成及び平面サイズを変更する必要がない。
【００６３】
（実施形態２）
図１６は、本発明の実施形態２である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
図１６に示すように、本実施形態の半導体装置の製造に用いられる一括モールド用の成形型４０は、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
【００６４】
即ち、成形型４０は、キャビティ３１の一主面の一方の長辺３１Ｘ１側に、この一方の長辺３１Ｘ１の中点を跨ぐようにして幅広のゲート４１が設けられた構成となっている。幅広のゲート４１は開口面積を大きくすることができるため、樹脂の硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に樹脂をキャビティ３１の内部に注入することができる。
【００６５】
幅広ゲート４１からキャビティ３１の内部に注入された樹脂は、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かって流れるため、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍは、前述の実施形態１と同様に、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かう方向となり、そして、キャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直方向になる。従って、成形型４０及び配線基板２０を使用し、前述の実施形態と同様に、キャビティ３１の一主面の一方の長辺３１Ｘ１に対して半導体チップ１０の一主面１０Ｘの辺が傾斜するように半導体チップ１０を配置することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して半導体チップ１０の一主面１０Ｘの辺が斜めになるので、幅広ゲート構造の成形型４０を用いた場合においても、前述の実施形態１と同様の効果が得られる。
【００６６】
（実施形態３）
図１７は本発明の実施形態３である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａのｃ−ｃ線に沿う断面図）であり、
図１８は図１７の半導体装置の製造に用いられる配線基板（分割用配線基板）の平面図であり、
図１９は図１７の半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【００６７】
図１７に示すように、本実施形態の半導体装置１Ｂは、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
即ち、半導体チップ４５は、配線基板２の一主面２Ｘの辺に対して半導体チップ４５の一主面の辺が斜めになるように、配線基板２の一主面２Ｘ上に実装されている。本実施形態において、半導体チップ４５は、その一主面の辺が配線基板２の一主面２Ｘの辺に対して例えば４５度の角度になるように配置されている。また、半導体チップ４５の平面サイズは実施形態１の半導体チップ１０の平面サイズよりも小さくなっている。
【００６８】
半導体装置１Ｂの製造においては、図１８に示す配線基板４６を用いる。配線基板４６の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。配線基板４６の一主面（チップ搭載面）４６Ｘにはモールド領域２１が設けられ、このモールド領域２１の中には複数のデバイス領域２２が設けられ、この各々のデバイス領域２２の中にはチップ搭載領域２３が設けられている。各々のチップ搭載領域２３には半導体チップ４６が搭載され、モールド領域２１には各々のチップ搭載領域２３に搭載された複数の半導体チップ４６を一括して封止する樹脂封止体が形成される。
【００６９】
各デバイス領域２２は、これらの境界を規定する区画領域２４によって区画されている。また、各デバイス領域２２の構造及び平面形状は図１及び図２に示す配線基板２と同様になっている。配線基板４６の平面サイズは図３に示す配線基板２０の平面サイズとほぼ同様になっている。
【００７０】
複数のデバイス領域２２の夫々は、夫々の一辺が配線基板４６の一主面４６Ｘの互いに対向する２つの長辺（４６Ｘ１，４６Ｘ２）のうちの一方の長辺４６Ｘ１に対して沿うように配置されている。また、複数のデバイス領域２２は、配線基板４６の一方の長辺４６Ｘ１に対して行列状に配置されている。
【００７１】
各チップ搭載領域２３に搭載される半導体チップ４５は、一主面の辺が配線基板４６の一方の長辺４６Ｘ１に対して斜めになるように配置される。また、半導体チップ４５は、デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面の辺が斜めになるように配置される。本実施形態において、半導体チップ４５は、配線基板４６の一方の長辺４６Ｘ１及び区画領域２４の延在方向に対して例えば４５度の角度になるように配置される。
【００７２】
半導体装置１Ｂの製造においては図６乃至図８に示す成形型３０を用いる。半導体装置１Ｂの製造における樹脂封止工程において、配線基板４６は、成形型３０の上型３０Ａと下型３０Ｂとの間に位置決めされる。この時、配線基板４６は、キャビティ３１の一方の長辺３１Ｘ１に対して配線基板４６の一方の長辺４６Ｘ１が同一側に位置するように位置決めされる。
【００７３】
この工程において、キャビティ３１は、各デバイス領域２２を覆うようにして配線基板４６の一主面４６Ｘ上に配置される。また、各デバイス領域２２の半導体チップ４５は、図１９に示すように、キャビティ３１の一方の長辺３１Ｘ１に対して一主面の辺が斜め（本実施形態では例えば４５度の角度）になるように配置される。また、配線基板４６の一主面４６Ｘ上における複数の半導体チップ４５は、キャビティ３１の一方の長辺３１Ｘ１に対して行列状に配置される。
【００７４】
各デバイス領域２２の半導体チップ４５は、図１９に示すように、キャビティ３１の一方の長辺３１Ｘ１に対して一主面の辺が斜め（本実施形態では例えば４５度の角度）になるように配置されている。一方、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍはキャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直な方向になっている。即ち、各デバイス領域２２の半導体チップ４５は、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して一主面の辺が斜めになるように配置されている。
【００７５】
このように、半導体装置１Ｂの製造における樹脂封止工程において、キャビティ３１の一方の長辺３１Ｘ１に対して半導体チップ４５の一主面の辺が斜めになるように半導体チップ４５を配置することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して半導体チップ４５の一主面の辺が斜めになるので、前述の実施形態１と同様の効果が得られる。
【００７６】
また、各デバイス領域２２の半導体チップ４５を区画領域２４の延在方向に対して半導体チップ４５の一主面の辺が斜めになるように配置し、複数の半導体チップ４５をキャビティ３１の一方の長辺３１Ｘ１に対して行列状に配置することにより、配線基板の平面サイズ及び各デバイス領域２２の平面サイズが同一の場合、前述の実施形態１の場合よりもデバイス領域２２の数を増加することができるので、半導体装置１Ｂの製造コストを低減することができる。
【００７７】
（実施形態４）
図２０は、本発明の実施形態４である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
図２０に示すように、本実施形態の半導体装置の製造では、成形型として、キャビティ３１の一主面の一方の長辺３１Ｘ１側に、この一方の長辺３１Ｘ１の中点を跨ぐようにして幅広のゲート４１が設けられた成形型４０を用い、基板として配線基板４６を用いている。キャビティ３１の一方の長辺３１Ｘ１に対して半導体チップ４５の一主面の辺が斜めになるように半導体チップ４５を配置することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して半導体チップ４５の一主面の辺が斜めになるので、幅広ゲート構造の成形型４０及び配線基板４６を用いた場合においても、前述の実施形態１と同様の効果が得られる。
【００７８】
（実施形態５）
図２１は本発明の実施形態５である半導体装置の製造に用いられる配線基板の概略構成を示す平面図であり、
図２２は実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図であり、
図２３は実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図であり、
図２４は図２３のｄ−ｄ線に沿う断面図であり、
図２５において（Ａ）乃至（Ｄ）は、実施形態５である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための模式図である。
【００７９】
本実施形態の半導体装置の製造においては、図２１に示す配線基板４７を用いる。配線基板４７の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。配線基板４７の一主面（チップ搭載面）４７Ｘにはモールド領域２１が設けられ、このモールド領域２１の中には複数のデバイス領域２２が設けられ、この各々のデバイス領域２２の中にはチップ搭載領域２３が設けられている。各々のチップ搭載領域２３には半導体チップ１０が搭載され、モールド領域２１には各々のチップ搭載領域２３に搭載された複数の半導体チップ１０を一括して封止する樹脂封止体が形成される。
【００８０】
各デバイス領域２２は、これらの境界を規定する区画領域２４によって区画されている。また、各デバイス領域２２の構造及び平面形状は図１及び図２に示す配線基板２と同様になっている。配線基板４７の平面サイズは図３に示す配線基板２０の平面サイズとほぼ同様になっている。
【００８１】
複数のデバイス領域２２の夫々は、夫々の一辺が配線基板４７の一主面４７Ｘの互いに対向する２つの長辺（４７Ｘ１，４７Ｘ２）のうちの一方の長辺４７Ｘ１に対して沿うように配置されている。また、複数のデバイス領域２２は、配線基板４７の一方の長辺４７Ｘ１に対して行列状に配置されている。
【００８２】
各チップ搭載領域２３に搭載される半導体チップ１０は、一主面の一辺が配線基板４７の一方の長辺４７Ｘ１に対して沿うように配置される。また、半導体チップ１０は、デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面の辺が沿うように配置される。また、複数の半導体チップ１０は、配線基板４７の一方の長辺４７Ｘ１に対して行列状に配置される。
【００８３】
本実施形態の半導体装置の製造においては図２２及び図２３に示す成形型４８を用いる。半導体装置の製造における樹脂封止工程において、配線基板４７は、成形型４８の上型３０Ａと下型３０Ｂとの間に位置決めされる。この時、配線基板４７は、キャビティ３１の一方の長辺３０Ｘ１に対して配線基板４７の一方の長辺４７Ｘ１が同一側に位置するように位置決めされる。
【００８４】
この工程において、キャビティ３１は、各デバイス領域２２を覆うようにして配線基板４７の一主面４７Ｘ上に配置される。また、各デバイス領域２２の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面の一辺が沿うように配置される。また、配線基板４７の一主面４７Ｘ上における複数の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して行列状に配置される。
【００８５】
成形型４８において、樹脂は、ポットからカル３５、メインランナー３４、サブランナー３３及び複数のゲート４９を通してキャビティ３１の内部に注入される。複数のゲート４９は、キャビティ３１の内部の全域にわたって樹脂が均一に充填されるように、キャビティ３１の一方の長辺３１Ｘ１に沿って設けられている。
【００８６】
複数のゲート４９は、図２４に示すように、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって所定の数毎に段階的に小さくなるように構成されている。即ち、複数のゲート４９からなるゲート配列において、初段に位置するゲート４９の開口面積は中断に位置するゲート４９の開口面積よりも大きく、中断に位置するゲート４９の開口面積は終段に位置するゲート４９の開口面積よりも大きくなっている。
【００８７】
複数のゲート４９からキャビティ３１の内部に注入された樹脂２５Ａの巨視的な流れ方向Ｍは、図２５の（Ａ）乃至（Ｄ）に示すように、キャビティ３１の一主面３１Ｘの対角線の延在方向に沿うような方向となり、そして、キャビティ３１の一方の長辺３１Ｘに対して所定の角度をなす方向となる。一方、各デバイス領域２２の半導体チップ１０は、一辺がキャビティ３１の一方の長辺３１Ｘ１に沿うように配置されている。即ち、各デバイス領域２２の半導体チップ１０は、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して辺が斜めになるように配置されている。
【００８８】
このように、複数のゲート４９を、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって所定の数毎に段階的に小さくなるように構成することにより、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができるので、キャビティ３１の一方の長辺に対して一辺が沿うように配置された半導体チップ１０においても、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して辺が斜めになるように半導体チップ１０を配置することができる。
【００８９】
また、キャビティ３１の一方の長辺３１Ｘ１に対してデバイス領域２２の一辺及び半導体チップ１０の一主面の辺が斜めになるように配置しなくても、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の一主面の辺を斜めにすることができるので、従来の配線基板を用いて半導体装置を製造することができる。
【００９０】
なお、本実施形態では、複数のゲート４９を、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって所定の数毎に段階的に小さくなるように構成した例について説明したが、複数のゲート４９は、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって徐々に小さくなるように構成してもよい。
【００９１】
（実施形態６）
図２６は本発明の実施形態６である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図であり、
図２７は図２６のｅ−ｅ線に沿う断面図である。
【００９２】
本実施形態の成形型５０は、キャビティ３１の一主面の一方の長辺３１Ｘ１側に、この一方の長辺３１Ｘ１の中点を跨ぐようにして幅広のゲート５１が設けられた構成となっている。幅広ゲート５１は、図２７に示すように、キャビティ３１の厚さ方向に沿う幅がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって徐々に小さくなるように構成されている。
【００９３】
このように、幅広ゲート５１のキャビティ３１の厚さ方向に沿う幅を、キャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって徐々に小さくなるように構成することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができるので、キャビティ３１の一方の長辺３１Ｘ１に対して主面の一辺が沿うように配置された半導体チップ１０においても、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して主面の辺が斜めになるように半導体チップ１０を配置することができる。
【００９４】
なお、幅広ゲート５１のキャビティ３１の厚さ方向に沿う幅は、図２８に示すように、キャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって段階的に小さくしてもよい。この場合においても、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができる。
【００９５】
（実施形態７）
図２９は、本発明の実施形態７である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
本実施形態の成形型５２は、キャビティ３１の一方の長辺３１Ｘ１及びこの一方の長辺３１Ｘ１と交わる２つの短辺（３１Ｘ３，３１Ｘ４）のうちの一方の短辺３１Ｘ３に沿って複数のゲート３２が設けられた構成となっている。このように、キャビティ３１の一方の長辺３１Ｘ１及びこの一方の長辺３１Ｘ１と交わる２つの短辺（３１Ｘ３，３１Ｘ４）のうちの一方の短辺３１Ｘ３に沿って複数のゲート３２を設けることにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができる。
【００９６】
なお、前記キャビティ３１の一方の長辺３１Ｘ１に沿って形成された複数のゲート３２は、各々の開口面積が前記一方の短辺３１Ｘ３側の端から他方の短辺３１Ｘ４側の端に向かって徐々に、若しくは段階的に小さくなるように構成してもよい。
また、前記キャビティ３１の一方の短辺３１Ｘ３に沿って形成された複数のゲート３２は、各々の開口面積が前記一方の長辺３１Ｘ１側の端から他方の長辺３１Ｘ２側の端に向かって徐々に、若しくは段階的に小さくなるように構成してもよい。
【００９７】
（実施形態８）
図３０は、本発明の実施形態８である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
本実施形態の成形型５３は、キャビティ３１の一方の長辺３１Ｘ１及びこの一方の長辺３１Ｘ１と交わる２つの短辺（３１Ｘ３，３１Ｘ４）のうちの一方の短辺３１Ｘ３に沿って夫々の中点を跨ぐようにして幅広のゲート５４が設けられた構成となっている。このように、キャビティ３１の一方の長辺３１Ｘ１及びこの長辺３１Ｘ１と交わる一方の短辺３１Ｘ３に沿って夫々の中点を跨ぐようにして幅広のゲート５４を設けることにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができる。
なお、幅広ゲート５４は、キャビティ３１の厚さ方向に沿う幅がキャビティの一方の長辺３１Ｘ１と一方の短辺との交わる頂点側から夫々の辺に沿って徐々に、若しくは段階的に小さくなるように構成してもよい。
【００９８】
なお、前述の実施形態１〜８では、平面が正方形の半導体チップを用いた例について説明したが、本発明は平面が長方形の半導体チップにおいても適用することができる。
【００９９】
また、前述の実施形態１〜８では、配線基板上に半導体チップを実装する方法としてフェースアップ方式を用いた例について説明したが、本発明は電極が形成された半導体チップの一主面を配線基板の一主面と向か合わせて実装するフェースダウン方式においても適用することができる。この場合、半導体チップの一主面と配線基板の一主面との間に突起状電極及び絶縁性の樹脂からなる接着材が介在される。
【０１００】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１０１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、一括モールド方式を採用する半導体装置の製造において、ボイドの発生を抑制することができる。
本発明によれば、一括モールド方式を採用する半導体装置の製造において、未充填部及びボイドの発生を抑制することができる。
本発明によれば、一括モールド方式を採用する半導体装置の製造において、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａのａ−ａ線に沿う断面図）である。
【図２】図１（Ｂ）の一部を拡大した断面図である。
【図３】実施形態１である半導体装置の製造に用いられる配線基板（分割用配線基板）の平面図である。
【図４】図３の一部を拡大した平面図である。
【図５】図４のｂ−ｂ線に沿う断面図である。
【図６】実施形態１である半導体装置の製造に用いられる成形型の概略構成を示す断面図である。
【図７】図６に示す成形型の上型の平面図である。
【図８】図６に示す成形型の下型の平面図である。
【図９】実施形態１である半導体装置の製造において、（Ａ）はチップ搭載工程を説明するための断面図、（Ｂ）はワイヤボンディング工程を説明するための断面図である。
【図１０】実施形態１である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【図１１】実施形態１である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図１２】実施形態１である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための平面図である。
【図１３】実施形態１である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための平面図である。
【図１４】実施形態１である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための平面図である。
【図１５】実施形態１である半導体装置の製造において、（Ａ）はバンプ形成工程を説明するための断面図、（Ｂ）は分割工程を説明するための断面図である。
【図１６】本発明の実施形態２である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図１７】本発明の実施形態３である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａのｃ−ｃ線に沿う断面図）である。
【図１８】実施形態３である半導体装置の製造に用いられる配線基板（分割用配線基板）の平面図である。
【図１９】実施形態３である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【図２０】本発明の実施形態４である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図２１】本発明の実施形態５である半導体装置の製造に用いられる配線基板の平面図である。
【図２２】実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【図２３】実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図２４】図２３のｄ−ｄ線に沿う断面図である。
【図２５】（Ａ）乃至（Ｄ）は、実施形態５である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための模式図である。
【図２６】本発明の実施形態６である半導体装置の製造における樹脂封止体工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図２７】図２６のｅ−ｅ線に沿う断面図である。
【図２８】本発明の実施形態６の変形例である幅広ゲートの構成を示す断面図である。
【図２９】本発明の実施形態７である半導体装置の製造における樹脂封止体工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図３０】本発明の実施形態８である半導体装置の製造における樹脂封止体工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図３１】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【図３２】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【図３３】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【図３４】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【符号の説明】
１Ａ，１Ｂ…半導体装置、２…配線基板、３，５，１１…電極パッド、１０…半導体チップ、１２…接着層、１３…ボンディングワイヤ、１４…樹脂封止体、１５…ボール状バンプ、２０，４０，４６，４７…配線基板、２１…モールド領域、２２…デバイス領域、２３…チップ搭載領域、２４…区画領域、２５…樹脂封止体、２５Ａ…樹脂、３０，４０，４８，５０，５２，５３…成形型、３０Ａ…上型、３０Ｂ…下型、３１…キャビティ、３２，４１，４９，５１，５４…ゲート、３３…サブランナー、３４…メインランナー、３５…カル、３８…ポット、３９…基板搭載領域。
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、トランスファ・モールド法に基づいて、基板上に実装された複数の半導体チップを一括して樹脂封止する工程を備えた半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＢＧＡ（Ｂall Ｇrid Ａrray）型、ＣＳＰ（Ｃhip Ｓize Ｐackage又はＣhip Ｓcale Ｐackage ）型等の半導体装置の製造においては、一括モールド方式のトランスファモールド技術が採用されている。一括モールド方式は、一主面に複数のデバイス領域を有する配線基板と、複数のデバイス領域を覆うようにして配線基板の一主面上に配置される多面体のキャビティを有する成形型とを使用し、複数の樹脂注入ゲートを通してキャビティの内部に樹脂を注入して配線基板の各デバイス領域に配置された半導体チップを一括して樹脂封止する方式である。
このような一括モールド方式を採用する半導体装置の製造技術については、例えば、特開平２０００−１２５７８号公報（公知文献１）、特開平２０００−２５０７４号公報（公知文献２）、特開平２０００−５８５７３号公報（公知文献３）に開示されている。
【０００３】
【発明が解決しようとする課題】
半導体チップが配置された配線基板の一主面側のみに樹脂封止体を形成する片面モールドを前提とする一括モールド方式を採用する場合、キャビティの厚さ（高さ）に対する平面積の比が非常に大きくなるため、樹脂の硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に樹脂を注入するには、ゲートを複数にするか、若しくはゲートを幅広にして樹脂注入ゲートの総開口面積（総断面積）を大きくする必要がある。
【０００４】
しかしながら、例えば前記公知文献１に記載されているように、キャビティの内部における樹脂の巨視的な流れ方向（樹脂全体の流れ方向）に対して、半導体チップの辺が垂直になるようなゲート及びキャビティ中のチップ配置を採用すると、ゲートから遠い側の半導体チップの側面と配線基板とで形成される角部（半導体チップによって影となる部分）にボイドの巻き込みが発生するという問題を本発明者は発見した。ボイドの巻き込みが発生するメカニズムは以下の通りである。
【０００５】
図３１乃至図３４は、従来の半導体装置の製造において、一括モールド方式で樹脂封止体を形成する時の樹脂の流れを示す図（（Ａ）は平面図，（Ｂ）は断面図）である。図３１乃至図３４において、６０は配線基板、６０Ｘは基板６０の一主面、６１は半導体チップ、６１Ａは１列目の半導体チップ、６１Ｂは２列目の半導体チップ、６２は成形型、６２Ａは成形型６２の上型、６２Ｂは成形型６２の下型、６３はキャビティ、６４はゲート、６５はランナー、６６はエアベント、６７Ａは樹脂、６７Ｂはボイド、Ｓは樹脂の注入方向、Ｍはキャビティの内部における樹脂の巨視的な流れ方向である。
【０００６】
配線基板６０としては、通常、平面が長方形のものが用いられるため、これに対応してキャビティ６３の平面形状も長方形となる。この場合、キャビティ６３の内部の全域にわたって樹脂６７Ａが均一に充填されるように、キャビティ６３の互いに対向する２つの長辺のうちの一方の長辺側にこの一方の長辺に沿って複数のゲート６４が設けられるため、キャビティ６３の内部に注入された樹脂６７Ａの巨視的な流れ方向Ｍはキャビティ６３の一方の長辺側から他方の長辺側に向かう方向となる。従って、キャビティ６３の内部への樹脂６７Ａの充填は、図３１乃至図３４に示すように、樹脂６７Ａの巨視的な流れ方向Ｍに沿って行なわれる。
【０００７】
キャビティ６３の内部に注入された樹脂６７Ａは、半導体チップ６１の一主面上及び半導体チップ６１の周縁の外側を流れる。半導体チップ６１の一主面上における樹脂の流動抵抗は半導体チップ６１の外側における樹脂の流動抵抗よりも高いため、半導体チップ６１の外側における樹脂６７Ａの方が先に流れる。一方、半導体チップの両側の外側を流れた樹脂６７Ａは、半導体チップのゲート６４から遠い側の側面に沿って、１列目の半導体チップ６１Ａと２列目の半導体チップ６１Ｂとの間の領域に流れ込む（図３２参照）。半導体チップ６１Ａが生む樹脂の流動抵抗によって、半導体チップ６１Ａの主面上を流れる樹脂が半導体チップ６１Ａの主面上を覆うよりも早く、前記半導体チップの両外側から半導体チップ６１Ａと６１Ｂの間の領域に流れ込んだ樹脂６７Ａが合わさると、樹脂の中にボイド６７Ｂが発生する（図３３参照）。
【０００８】
ボイド６７Ｂは樹脂注入過程において樹脂６７Ａの流れに従って移動しながら徐々に小さくなるが、ゲート６４から遠い側であって、樹脂６７Ａの巨視的な流れ方向Ｍに対して垂直な方向に延在する半導体チップ６１の側面と配線基板６０とで形成される角部（半導体チップによって影となる部分）での樹脂６７Ａの流速が極端に遅くなるため、この半導体チップ６１の影となる部分に移動したボイド６７Ｃは樹脂６７Ａの巨視的な流れに逆らって樹脂６７Ａの充填が完了してもその部分に残り（溜まり）続ける（図３４参照）。
【０００９】
半導体装置の製造では、温度サイクル試験時に起こるポップコーン現象を抑制するため、樹脂の充填が完了した後、注入時の圧力よりも高い圧力を加えて樹脂中に残存するボイドを圧縮する工程が施されるが、このような工程を施しても、ポップコーン現象を起こさない程度の大きさまでボイド６７Ｃが小さくなることはなかった。即ち、ボイド６７Ｃの発生は半導体装置の製造歩留まりを低下させる要因となる。
【００１０】
このような問題は、パッケージの平面サイズ（デバイス領域の平面サイズ）が１１ｍｍ角、キャビティの高さが０．６５ｍｍ、半導体チップの厚さが０．２９ｍｍの場合、半導体チップの平面サイズが５．４４ｍｍ角又は７．９６ｍｍ角の場合と比較して、半導体チップの平面サイズが６．４ｍｍ角の場合に、より顕著に現われることが本発明者によって見出された。
【００１１】
このような半導体チップの影になる部分でのボイドの発生に対する対策として、半導体チップの影になる部分でのボイドの対策という内容に関する示唆は全くないが、前記公知文献３の図８に記載されているように、キャビティの角部にゲートを設け、半導体チップに対して樹脂の巨視的な流れ方向が斜めになるようにすることが考えられる。
【００１２】
しかしながら、前記公知文献３の図８に記載されているように、単数のゲートからの樹脂注入では、迅速にかつ均一に樹脂を注入するという目的を達成できず、樹脂の注入中に硬化が進み、最終的には未充填部が残るという問題が生じる。
【００１３】
また、これらキャビティの角部又は角部の近傍にゲートを配置するという条件と、樹脂注入ゲートの総開口面積を増大させるという条件を同時に併せ持った構成を考えると、これら２つの条件に関して何の記載も無いものであるが、前記公知文献２の図２に記載があるようにキャビティの複数の角部に対応する位置にゲートを設けたような構造になることが考えられる。
【００１４】
前記公知文献２の図２及び同図に対応する明細書の記載には、キャビティの４箇所の角部の近傍にゲートを設け、更にキャビティの４辺に対応する傾斜部４０ｃの任意の位置にエアーベントを設けた一括モールド用成形型の構造が開示されている。しかしながら、前記公知文献２の構成によると、４箇所のゲートから樹脂を注入することによって、キャビティの中央部近傍には樹脂が充填されない領域（未充填領域）が形成されることが予想される。
【００１５】
本発明の目的は、一括モールド方式を採用する半導体装置の製造技術において、ボイドの発生を抑制することが可能な技術を提供することにある。
本発明の他の目的は、一括モールド方式を採用する半導体装置の製造技術において、樹脂の未充填部及びボイドの発生を抑制することが可能な技術を提供することにある。
本発明の他の目的は、一括モールド方式を採用する半導体装置の製造技術において、歩留まりの向上を図ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）（ａ）一主面に複数のデバイス領域を有し、前記各デバイス領域に平面形状が方形状である半導体チップが配置された配線基板と、
樹脂封止時に前記配線基板の一主面と向かい合い、平面が方形状で形成された一主面と、この一主面の各辺に対応する４つの側面とを有する多面体で構成され、前記各デバイス領域を覆うようにして前記配線基板の一主面上に配置されたキャビティと、
前記キャビティの一辺に沿って設けられた複数のゲートとを準備する工程と、
（ｂ）前記複数のゲートを通して前記キャビティの内部に樹脂を注入することによって、前記複数の半導体チップを樹脂封止する工程と、
を具備する半導体装置の製造方法であって、
前記樹脂封止工程（ｂ）において、前記各半導体チップは、前記キャビティの内部における前記樹脂の巨視的な流れ方向に対して辺が斜めになるように配置されている。
【００１７】
（２）前記手段（１）に記載の半導体装置の製造方法において、
前記各半導体チップは、前記キャビティの一辺に対して辺が斜めになるように配置されている。
【００１８】
（３）前記手段（２）に記載の半導体装置の製造方法において、
前記配線基板は、前記各デバイス領域の境界を規定する区画領域を更に有し、前記各半導体チップは、前記区画領域が延在する方向に対して辺が斜めになるように配置されている。
【００１９】
（４）前記手段（３）に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して行列状に配置されている。
【００２０】
（５）前記手段（２）に記載の半導体装置の製造方法において、
前記配線基板は、前記各デバイス領域の境界を規定する区画領域を更に有し、前記各半導体チップは、前記区画領域が延在する方向に対して辺が沿うように配置されている。
【００２１】
（６）前記手段（５）に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して所定の角度をなす第１の方向及び前記第１の方向に対して直交する第２の方向に配置されている。
【００２２】
（７）前記手段（１）に記載の半導体装置の製造方法において、
前記複数のゲートは、各々の開口面積が前記キャビティの一辺の一端側から他端側に向かって徐々に、若しくは所定の数毎に段階的に小さくなるように構成されている。
【００２３】
（８）前記手段（７）記載の半導体装置の製造方法において、
前記各半導体チップは、互いに向かい合う２つの辺が前記キャビティの一辺に沿って延在するように配置されている。
【００２４】
（９）前記手段（８）に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して行列状に配置されている。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２７】
（実施形態１）
本実施形態では、ＢＧＡ型の半導体装置の製造技術に本発明を適用した例について説明する。
図１は本発明の実施形態１である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａ）のａ−ａ線に沿う断面図）であり、図２は図１（Ｂ）の一部を拡大した断面図である。
【００２８】
図１及び図２に示すように、本実施形態の半導体装置１Ａは、主に、配線基板２、半導体チップ１０、複数のボンディングワイヤ１３、樹脂封止体１４及び外部接続用端子として複数のボール状バンプ１５等を有する構成となっている。半導体チップ１０及び複数のボンディングワイヤ１３は、樹脂封止体１４によって封止されている。
【００２９】
半導体チップ１０は、配線基板２の互いに対向する一主面（チップ搭載面）２Ｘ及び他の主面（裏面）２Ｙのうちの一主面２Ｘに接着層１２を介在して接着固定されている。半導体チップ１０の平面形状は方形状で形成され、本実施形態においては例えば正方形で形成されている。半導体チップ１０は、例えば、単結晶シリコンからなる半導体基板と、この半導体基板の回路形成面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成となっている。ここで、半導体チップ１０の平面形状とは、後述する一主面１０Ｘの形状を意味する。
【００３０】
半導体チップ１０には、集積回路として例えば制御回路が内蔵されている。この制御回路は、主に、半導体基板の回路形成面に形成されたトランジスタ素子及び配線層に形成された配線によって構成されている。
【００３１】
半導体チップ１０の互いに対向する一主面（回路形成面）１０Ｘ及び他の主面（裏面）のうちの一主面１０Ｘには、接続部として例えば複数の接続パッド１１が形成されている。この複数の接続パッド１１は、半導体チップ１０の一主面１０Ｘの各辺に沿って配置されている。複数の接続パッド１１の夫々は、半導体チップ１０の多層配線層のうちの最上層の配線層に形成され、制御回路を構成するトランジスタ素子と電気的に接続されている。複数の接続パッド１１の夫々は、例えば、アルミニウム（Ａｌ）膜又はアルミニウム合金膜等の金属膜で形成されている。
【００３２】
配線基板２は、詳細に図示していないが、絶縁層、導電層の夫々を順次積み重ねた多層配線構造となっている。各絶縁層は例えばガラス繊維にエポキシ系の樹脂を含浸させたガラスエポキシ基板で形成され、各配線層は例えば銅（Ｃｕ）からなる金属膜で形成されている。配線基板２の平面形状は方形状で形成され、本実施形態においては例えば正方形で形成されている。ここで、配線基板２の平面形状とは、一主面２Ｘの形状を意味する。
【００３３】
配線基板２の一主面２Ｘには接続部として例えば複数の接続パッド３が形成され、配線基板２の裏面２Ｙには接続部として例えば複数の接続パッド５が形成されている。複数の接続パッド３は配線基板２の最上層の導電層に形成された複数の配線の一部分で構成され、複数の接続パッド５は配線基板２の最下層の導電層に形成された複数の配線の一部分で構成されている。また、配線基板２の一主面２Ｘにはその最上層の導電層に形成された配線を保護する絶縁膜４が形成され、配線基板２の裏面２Ｙにはその最上層の導電層に形成された配線を保護する絶縁膜６が形成されている。これらの絶縁膜（４，６）には接続パッド（３，５）の表面を露出する開口が形成されている。絶縁膜４及び６は、例えばエポキシ系の樹脂又はポリイミド系の樹脂で形成されている。
【００３４】
複数のボール状バンプ１５は、配線基板２の裏面２Ｙに形成された複数の接続パッド５に夫々固着され、電気的にかつ機械的に接続されている。ボール状バンプ１５は例えばＰｂ−Ｓｎ組成の半田材で形成されている。
【００３５】
樹脂封止体１４の平面形状は方形状で形成され、本実施形態においては例えば正方形で形成されている。樹脂封止体１４は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。ここで、樹脂封止体１４の平面形状とは、半導体チップ１０の一主面１０Ｘと向かい合う一主面（上面）の形状を意味する。
【００３６】
半導体チップ１０の一主面１０Ｘに形成された複数の接続パッド１１は、ボンディングワイヤ１３を介して配線基板２の一主面２Ｘに形成された複数の接続パッド３に夫々電気的に接続されている。ボンディングワイヤ１３としては、例えば金（Ａｕ）ワイヤを用いている。ボンディングワイヤ１３の接続方法としては、例えば、熱圧着に超音波振動を併用したボールボンディング（ネイルヘッドボンディング）法を用いている。即ち、本実施形態の半導体装置１Ａは、配線基板２の接続パッド３と半導体チップ１０の接続パッド１１とを電気的に接続する接続手段としてワイヤボンディング方式を採用している。
【００３７】
樹脂封止体１４及び配線基板２の平面サイズはほぼ同一となっており、樹脂封止体１４及び配線基板２の側面は面一となっている。本実施形態の半導体装置１Ａの製造においては、一括モールド方式が採用されている。従って、半導体装置１Ａは、後で詳細に説明するが、一主面に複数のデバイス領域（製品形成領域）を有する配線基板（分割用配線基板）を使用し、この配線基板の各デバイス領域に配置された半導体チップを一括して１つの樹脂封止体（一括用樹脂封止体）で封止した後、樹脂封止体と共に配線基板の複数のデバイス領域を個々に分割することによって製造される。ここで、樹脂封止体１４及び配線基板２の平面サイズとは、各々の一主面の大きさを意味する。
【００３８】
図３は本実施形態の半導体装置１Ａの製造に用いられる配線基板（分割用配線基板）の平面図であり、
図４は図３の一部を拡大した平面図であり、
図５は図４のｂ−ｂ線に沿う断面図である。
【００３９】
図３乃至図５に示すように、配線基板（分割用配線基板）２０の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。配線基板２０の一主面（チップ搭載面）２０Ｘにはモールド領域２１が設けられ、このモールド領域２１の中には複数のデバイス領域２２が設けられ、この各々のデバイス領域２２の中にはチップ搭載領域２３が設けられている。各々のチップ搭載領域２３には半導体チップ１０が搭載され、モールド領域２１には各々のチップ搭載領域２３に搭載された複数の半導体チップ１０を一括して封止する樹脂封止体が形成される。ここで、配線基板２０の平面形状とは、一主面２０Ｘの形状を意味する。
【００４０】
各デバイス領域２２は、これらの境界を規定する区画領域２４によって区画されている。また、各デバイス領域２２の構造及び平面形状は図１及び図２に示す配線基板２と同様になっている。即ち、本実施形態の各デバイス領域２２の平面形状は正方形で形成されている。
【００４１】
複数のデバイス領域２２の夫々は、夫々の辺が配線基板２０の一主面２０Ｘの互いに対向する２つの長辺（２０Ｘ１，２０Ｘ２）のうちの一方の長辺２０Ｘ１に対して斜めになるように配置されている。本実施形態において、複数のデバイス領域２２の夫々は、一辺が配線基板２０の一方の長辺２０Ｘ１に対して例えば４５度の角度になるように配置されている。また、複数のデバイス領域２２は、配線基板２０の一方の長辺２０Ｘ１に対して所定の角度をなす第１の方向Ｌ１及びこの第１の方向Ｌ１に対して直交する第２の方向Ｌ２に敷き詰めた状態で配置されている。本実施形態において、第１の方向Ｌ１は配線基板２０の一方の長辺２０Ｘ１に対して例えば４５度の角度をなしている。
【００４２】
各チップ搭載領域２３に搭載される半導体チップ１０は、一主面１０Ｘの辺が配線基板２０の一方の長辺２０Ｘ１に対して斜めになるように配置される。本実施形態において、半導体チップ１０は、デバイス領域２２の境界を規定する区画領域２４に対して一主面１０Ｘの辺が沿うように配置される。
【００４３】
図６は本実施形態の半導体装置１Ａの製造に用いられる成形型の概略構成を示す断面図であり、
図７は図６の成形型の上型の概略構成を示す平面図であり、
図８は図６の成形型の下型の概略構成を示す平面図である。
【００４４】
図６乃至図８に示すように、成形型３０は、これに限定されないが、キャビティ３１、複数のゲート３２、複数のサブランナー３３、複数のメインランナー３４、複数のカル３５、連結ランナー３６、複数のエアベント３７、複数のポット３８及び基板搭載領域３９等を備えている。３１〜３７の各構成部は上型３０Ａに設けられ、３８〜３９の各構成部は下型３０Ｂに設けられている。キャビティ３１は上型３０Ａの合わせ面から深さ方向に窪み、基板搭載領域３９は下型３０Ｂの合わせ面から深さ方向に窪んでいる。
【００４５】
キャビティ３１は、樹脂封止時に配線基板２０の一主面２０Ｘと向かい合い、平面が方形状で形成された一主面（凹部の底面）３１Ｘと、この一主面３１Ｘの各辺に対応する４つの側面とを有する多面体で構成されている。基板搭載領域３９は、樹脂封止時に配線基板２０の裏面２０Ｙと向かい合い、平面が方形状で形成された一主面（凹部の底面）と、この一主面の各辺に対応する４つの側面とを有する多面体で構成されている。キャビティ３１及び基板搭載領域３９の平面形状は、配線基板２０の平面形状に対応して形成されている。本実施形態において、配線基板２０の平面形状は長方形になっているので、これに対応してキャビティ３１及び基板搭載領域３９の平面形状は長方形になっている。キャビティ３１の平面サイズは図３に示すモールド領域２１の平面サイズとほぼ同様になっており、基板搭載領域３９の平面サイズは図３に示す配線基板２０の平面サイズとほぼ同様になっている。ここで、キャビティ３１の平面形状及び平面サイズとは、配線基板２０の一主面と向かい合う一主面３１Ｘの形状及び大きさを意味する。基板搭載領域３９の平面形状及び平面サイズとは、配線基板２０の裏面２０Ｙと向かい合う一主面の形状及び大きさを意味する。
【００４６】
成形型３０において、樹脂は、ポット３８からカル３５、メインランナー３４、サブランナー３３及びゲート３２を通してキャビティ３１の内部に注入される。複数のゲート３２は、キャビティ６３の内部の全域にわたって樹脂が均一に充填されるように、キャビティ３１の主面３１Ｘの互いに対向する２つの長辺（３１Ｘ１，３１Ｘ２）のうちの一方の長辺３１Ｘ１に沿って設けられている。従って、キャビティ６３の内部に注入された樹脂の巨視的な流れ方向は、キャビティ３１の一方の長辺３１Ｘ１側（ゲート３２が設けられた長辺側）から他方の長辺３１Ｘ２側に向かう方向となる。複数のエアベント３７は、ゲート３２が設けられたキャビティ３１の一方の長辺３１Ｘ１を除いた３辺（他方の長辺３１Ｘ２、及び一主面３１Ｘの互いに対向する２つの短辺）に沿って設けられている。
【００４７】
なお、キャビティ３１の内部に形成された樹脂封止体をキャビティ３１から抜き取り易くするために、キャビティ３１は上型３０Ａの合わせ面における開口部の平面サイズが底面（一主面）の平面サイズよりも若干大きくなるように構成されている。
【００４８】
次に、本実施形態の半導体装置１Ａの製造について、図９乃至図１５を用いて説明する。
図９（Ａ）はチップ搭載工程を説明するための断面図であり、
図９（Ｂ）はワイヤボンディング工程を説明するための断面図であり、
図１０は、樹脂封止工程において成形型に配線基板を位置決めした状態を示す断面図であり、
図１１は、樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図であり、
図１２乃至図１４は、樹脂封止工程において、樹脂の流れを説明するための平面図であり、
図１５（Ａ）はバンプ形成工程を説明するための断面図であり、
図１５（Ｂ）は分割工程を説明するための断面図である。
【００４９】
まず、図３乃至図５に示す配線基板２０を準備する。
次に、配線基板２０の一主面２０Ｘの各チップ搭載領域２３に例えばエポキシ系の熱硬化性樹脂からなる接着材を塗布して接着層１２を形成し、その後、各チップ搭載領域２３に接着層１２を介在して半導体チップ１０を搭載し、その後、熱処理を施して接着層１２を硬化させて、図９（Ａ）に示すように、各チップ搭載領域２３に半導体チップ１０を接着固定する。この工程において、半導体チップ１０は、図３で説明したように、デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面１０Ｘの辺が沿うように配置される。
【００５０】
次に、図９（Ｂ）に示すように、半導体チップ１０の複数の電極パッド１１と配線基板２０の複数の電極パッド３とを複数のボンディングワイヤ１３で夫々電気的に接続する。この工程により、配線基板２０の一主面２０Ｘ上に複数の半導体チップ１０が実装される。
【００５１】
次に、図１０及び図１１に示すように、成形型３０の上型３０Ａと下型３０Ｂとの間に配線基板２０を位置決めする。この時、キャビティ３１の一方の長辺３１Ｘ１に対して配線基板２０の一方の長辺２０Ｘ１が同一側に位置するように位置決めする。
【００５２】
この工程において、キャビティ３１は、各デバイス領域２２を覆うようにして（一主面３１Ｘが配線基板２０の一主面と向かい合うようにして）配線基板２０の一主面２０Ｘ上に配置される。また、各デバイス領域２２の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面１０Ｘの辺が斜め（本実施形態では例えば４５度の角度）になるように配置される。また、配線基板２０の一主面２０Ｘ上における複数の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して所定の角度をなす（本実施形態では例えば４５度の角度をなす）第１の方向（図４に示すＬ１に対応）及びこの第１の方向に対して直交する第２の方向（図４に示すＬ２に対応）に敷き詰めた状態で配置される。
【００５３】
次に、ポット３８から、カル３５、メインランナー３４、サブランナー３３及びゲート３２を通してキャビティ３１の内部に例えばエポキシ系の熱硬化性樹脂を注入して、配線基板２０の一主面２０Ｘ上に実装された複数の半導体チップ１０を一括して樹脂封止する。この工程により、配線基板２０の一主面２０Ｘ側のみに、複数の半導体チップ１０を一括して封止した樹脂封止体が形成される。
【００５４】
この工程において、キャビティ３１の内部の全域にわたって樹脂が均一に充填されるように、キャビティ３１の一方の長辺３１Ｘ１に沿って複数のゲート３２が設けられているため、図１２及び図１３に示すように、キャビティ３１の内部に注入された樹脂２５Ａは、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かって流れる。従って、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍは、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かう方向となり、そして、キャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直方向になる。本実施形態において、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍは、図１４に示すように、キャビティ３１の内部に樹脂２５Ａを注入する注入方向Ｓと同一方向になっている。
【００５５】
各デバイス領域２２の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面１０Ｘの辺が斜め（本実施形態では例えば４５度の角度）になるように配置されている。一方、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍはキャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直な方向になっている。即ち、各デバイス領域２２の半導体チップ１０は、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して一主面１０Ｘの辺が斜めになるように配置されている。このようにして半導体チップ１０を配置することにより、ゲート３２から遠い側であって、樹脂２５Ａの巨視的な流れ方向Ｍに対して斜めとなる半導体チップ１０の側面と配線基板２０とで形成される角部（半導体チップ１０によって影となる部分）Ｒでの樹脂２５Ａの流速が、樹脂２５Ａの巨視的な流れ方向Ｍに対して互いに向かい合う２つの辺が垂直となるように半導体チップ６１を配置した場合と比較して速くなるため、半導体チップ１０の一主面１０Ｘ上における樹脂の流動抵抗と半導体チップ１０の外側における樹脂の流動抵抗との差に起因してボイドが発生しても、ボイドは半導体チップ１０によって影となる部分Ｒに残存する（溜まる）ことなく、樹脂２５Ａの流れに従って移動する。このボイドは樹脂２５Ａの流れに従って移動しながら徐々に小さくなって消滅するか、若しくは温度サイクル試験時にポップコーン現象を起こさない程度まで小さくなるため、温度サイクル試験時においてポップコーン現象の要因となるボイドの発生を抑制することができる。また、キャビティ３１の他方の長辺３１Ｘ２に沿ってエアベント３７を設けることによって、樹脂の流れに乗って樹脂中に巻き込まれたボイドを効率良く各デバイス領域２２の外に排出することができる。半導体チップ１０によって影となる部分Ｒでの樹脂２５Ａの流れは、樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の側面の傾きが大きくなるにしたがって速くなるため、本実施形態のように、樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の一主面の辺が４５度の角度になるように半導体チップ１０を斜めにすることが最も望ましい。
【００５６】
次に、図１５（Ａ）に示すように、配線基板２０の裏面に配置された複数の電極パッド５の夫々の表面上にボール状バンプ１５を形成する。ボール状バンプ１５は、例えば、ボール状の半田材をボール供給法で供給した後、熱処理を施すことによって形成される。
【００５７】
次に、複数の半導体チップ１０を一括して封止した樹脂封止体２５をダイシングシート２６に貼り付け、その後、図１５（Ｂ）に示すように、樹脂封止体２５と共に配線基板２０の複数のデバイス領域２２を個々に分割する。これらの分割はダイシング装置で行う。この工程により、図１及び図２に示す半導体装置１Ａがほぼ完成する。
【００５８】
このように、本実施形態によれば、以下の効果が得られる。
（１）半導体装置１Ａの製造における樹脂封止工程において、半導体チップ１０は、キャビティ３１の内部における樹脂２５Ａの充填方向に対して一主面１０Ｘの辺が斜めになるように配置されている。
【００５９】
このようにすることにより、ゲート３２から遠い側であって、樹脂２５Ａの巨視的な流れ方向Ｍに対して斜めとなる半導体チップ１０の側面と配線基板２０とで形成される角部（半導体チップ１０によって影となる部分）Ｒでの樹脂２５Ａの流速が、樹脂６７Ａの巨視的な流れ方向Ｍに対して互いに向かい合う２つの辺が垂直となるように半導体チップ６１を配置した場合と比較して速くなるため、半導体チップ１０の一主面１０Ｘ上における樹脂の流動抵抗と半導体チップ１０の外側における樹脂の流動抵抗との差に起因してボイドが発生しても、ボイドは半導体チップ１０によって影となる部分Ｒに残存する（溜まる）ことなく、樹脂２５Ａの流れに従って移動する。このボイドは樹脂２５Ａの流れに従って移動しながら徐々に小さくなって消滅するか、若しくは温度サイクル試験時にポップコーン現象を起こさない程度まで小さくなるため、温度サイクル試験時においてポップコーン現象の要因となるボイドの発生を抑制することができる。この結果、一括モールド方式を採用する半導体装置１Ａの製造において、ボイドの発生を抑制することができる。
【００６０】
また、キャビティ３１の一方の長辺３１Ｘ１に沿って複数のゲート３２を設けてゲートの総開口面積を大きくした一括モールド方式では、樹脂２５Ａの硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に樹脂２５Ａをキャビティ３１の内部に注入することができるので、一括モールド方式を採用する半導体装置の製造において、未充填部の発生及びボイドの発生を抑制することができる。
また、未充填部の発生及びボイドの発生を抑制することができるので、一括モールド方式を採用する半導体装置１Ａの製造において、歩留まりの向上を図ることができる。
【００６１】
（２）半導体装置１Ａの製造における樹脂封止工程において、半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面１０Ｘの辺が斜めになるように配置されている。
このようにすることにより、従来の一括モールド方式の成形型を用いて、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の一主面１０Ｘの辺を斜めにすることができるので、一括モールド方式の成形型を変更する必要がない。この結果、半導体装置１Ａの製造コストを高めることなく、未充填部の発生及びボイドの発生を抑制することができる。
【００６２】
（３）半導体装置１Ａの製造における樹脂封止工程において、半導体チップ１０は、各デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面１０Ｘの辺が沿うように配置されている。
このようにすることにより、従来のデバイス領域２２の構成及び平面サイズを用いて、キャビティ３１の一方の長辺３１Ｘ１に対して半導体チップ１０の一主面の辺を斜めにすることができるので、デバイス領域２２の構成及び平面サイズを変更する必要がない。
【００６３】
（実施形態２）
図１６は、本発明の実施形態２である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
図１６に示すように、本実施形態の半導体装置の製造に用いられる一括モールド用の成形型４０は、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
【００６４】
即ち、成形型４０は、キャビティ３１の一主面の一方の長辺３１Ｘ１側に、この一方の長辺３１Ｘ１の中点を跨ぐようにして幅広のゲート４１が設けられた構成となっている。幅広のゲート４１は開口面積を大きくすることができるため、樹脂の硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に樹脂をキャビティ３１の内部に注入することができる。
【００６５】
幅広ゲート４１からキャビティ３１の内部に注入された樹脂は、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かって流れるため、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍは、前述の実施形態１と同様に、キャビティ３１の一方の長辺３１Ｘ１側から他方の長辺３１Ｘ２側に向かう方向となり、そして、キャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直方向になる。従って、成形型４０及び配線基板２０を使用し、前述の実施形態と同様に、キャビティ３１の一主面の一方の長辺３１Ｘ１に対して半導体チップ１０の一主面１０Ｘの辺が傾斜するように半導体チップ１０を配置することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して半導体チップ１０の一主面１０Ｘの辺が斜めになるので、幅広ゲート構造の成形型４０を用いた場合においても、前述の実施形態１と同様の効果が得られる。
【００６６】
（実施形態３）
図１７は本発明の実施形態３である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａのｃ−ｃ線に沿う断面図）であり、
図１８は図１７の半導体装置の製造に用いられる配線基板（分割用配線基板）の平面図であり、
図１９は図１７の半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【００６７】
図１７に示すように、本実施形態の半導体装置１Ｂは、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
即ち、半導体チップ４５は、配線基板２の一主面２Ｘの辺に対して半導体チップ４５の一主面の辺が斜めになるように、配線基板２の一主面２Ｘ上に実装されている。本実施形態において、半導体チップ４５は、その一主面の辺が配線基板２の一主面２Ｘの辺に対して例えば４５度の角度になるように配置されている。また、半導体チップ４５の平面サイズは実施形態１の半導体チップ１０の平面サイズよりも小さくなっている。
【００６８】
半導体装置１Ｂの製造においては、図１８に示す配線基板４６を用いる。配線基板４６の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。配線基板４６の一主面（チップ搭載面）４６Ｘにはモールド領域２１が設けられ、このモールド領域２１の中には複数のデバイス領域２２が設けられ、この各々のデバイス領域２２の中にはチップ搭載領域２３が設けられている。各々のチップ搭載領域２３には半導体チップ４６が搭載され、モールド領域２１には各々のチップ搭載領域２３に搭載された複数の半導体チップ４６を一括して封止する樹脂封止体が形成される。
【００６９】
各デバイス領域２２は、これらの境界を規定する区画領域２４によって区画されている。また、各デバイス領域２２の構造及び平面形状は図１及び図２に示す配線基板２と同様になっている。配線基板４６の平面サイズは図３に示す配線基板２０の平面サイズとほぼ同様になっている。
【００７０】
複数のデバイス領域２２の夫々は、夫々の一辺が配線基板４６の一主面４６Ｘの互いに対向する２つの長辺（４６Ｘ１，４６Ｘ２）のうちの一方の長辺４６Ｘ１に対して沿うように配置されている。また、複数のデバイス領域２２は、配線基板４６の一方の長辺４６Ｘ１に対して行列状に配置されている。
【００７１】
各チップ搭載領域２３に搭載される半導体チップ４５は、一主面の辺が配線基板４６の一方の長辺４６Ｘ１に対して斜めになるように配置される。また、半導体チップ４５は、デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面の辺が斜めになるように配置される。本実施形態において、半導体チップ４５は、配線基板４６の一方の長辺４６Ｘ１及び区画領域２４の延在方向に対して例えば４５度の角度になるように配置される。
【００７２】
半導体装置１Ｂの製造においては図６乃至図８に示す成形型３０を用いる。半導体装置１Ｂの製造における樹脂封止工程において、配線基板４６は、成形型３０の上型３０Ａと下型３０Ｂとの間に位置決めされる。この時、配線基板４６は、キャビティ３１の一方の長辺３１Ｘ１に対して配線基板４６の一方の長辺４６Ｘ１が同一側に位置するように位置決めされる。
【００７３】
この工程において、キャビティ３１は、各デバイス領域２２を覆うようにして配線基板４６の一主面４６Ｘ上に配置される。また、各デバイス領域２２の半導体チップ４５は、図１９に示すように、キャビティ３１の一方の長辺３１Ｘ１に対して一主面の辺が斜め（本実施形態では例えば４５度の角度）になるように配置される。また、配線基板４６の一主面４６Ｘ上における複数の半導体チップ４５は、キャビティ３１の一方の長辺３１Ｘ１に対して行列状に配置される。
【００７４】
各デバイス領域２２の半導体チップ４５は、図１９に示すように、キャビティ３１の一方の長辺３１Ｘ１に対して一主面の辺が斜め（本実施形態では例えば４５度の角度）になるように配置されている。一方、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍはキャビティ３１の一方の長辺３１Ｘ１に対してほぼ垂直な方向になっている。即ち、各デバイス領域２２の半導体チップ４５は、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して一主面の辺が斜めになるように配置されている。
【００７５】
このように、半導体装置１Ｂの製造における樹脂封止工程において、キャビティ３１の一方の長辺３１Ｘ１に対して半導体チップ４５の一主面の辺が斜めになるように半導体チップ４５を配置することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して半導体チップ４５の一主面の辺が斜めになるので、前述の実施形態１と同様の効果が得られる。
【００７６】
また、各デバイス領域２２の半導体チップ４５を区画領域２４の延在方向に対して半導体チップ４５の一主面の辺が斜めになるように配置し、複数の半導体チップ４５をキャビティ３１の一方の長辺３１Ｘ１に対して行列状に配置することにより、配線基板の平面サイズ及び各デバイス領域２２の平面サイズが同一の場合、前述の実施形態１の場合よりもデバイス領域２２の数を増加することができるので、半導体装置１Ｂの製造コストを低減することができる。
【００７７】
（実施形態４）
図２０は、本発明の実施形態４である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
図２０に示すように、本実施形態の半導体装置の製造では、成形型として、キャビティ３１の一主面の一方の長辺３１Ｘ１側に、この一方の長辺３１Ｘ１の中点を跨ぐようにして幅広のゲート４１が設けられた成形型４０を用い、基板として配線基板４６を用いている。キャビティ３１の一方の長辺３１Ｘ１に対して半導体チップ４５の一主面の辺が斜めになるように半導体チップ４５を配置することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して半導体チップ４５の一主面の辺が斜めになるので、幅広ゲート構造の成形型４０及び配線基板４６を用いた場合においても、前述の実施形態１と同様の効果が得られる。
【００７８】
（実施形態５）
図２１は本発明の実施形態５である半導体装置の製造に用いられる配線基板の概略構成を示す平面図であり、
図２２は実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図であり、
図２３は実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図であり、
図２４は図２３のｄ−ｄ線に沿う断面図であり、
図２５において（Ａ）乃至（Ｄ）は、実施形態５である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための模式図である。
【００７９】
本実施形態の半導体装置の製造においては、図２１に示す配線基板４７を用いる。配線基板４７の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。配線基板４７の一主面（チップ搭載面）４７Ｘにはモールド領域２１が設けられ、このモールド領域２１の中には複数のデバイス領域２２が設けられ、この各々のデバイス領域２２の中にはチップ搭載領域２３が設けられている。各々のチップ搭載領域２３には半導体チップ１０が搭載され、モールド領域２１には各々のチップ搭載領域２３に搭載された複数の半導体チップ１０を一括して封止する樹脂封止体が形成される。
【００８０】
各デバイス領域２２は、これらの境界を規定する区画領域２４によって区画されている。また、各デバイス領域２２の構造及び平面形状は図１及び図２に示す配線基板２と同様になっている。配線基板４７の平面サイズは図３に示す配線基板２０の平面サイズとほぼ同様になっている。
【００８１】
複数のデバイス領域２２の夫々は、夫々の一辺が配線基板４７の一主面４７Ｘの互いに対向する２つの長辺（４７Ｘ１，４７Ｘ２）のうちの一方の長辺４７Ｘ１に対して沿うように配置されている。また、複数のデバイス領域２２は、配線基板４７の一方の長辺４７Ｘ１に対して行列状に配置されている。
【００８２】
各チップ搭載領域２３に搭載される半導体チップ１０は、一主面の一辺が配線基板４７の一方の長辺４７Ｘ１に対して沿うように配置される。また、半導体チップ１０は、デバイス領域２２の境界を規定する区画領域２４の延在方向に対して一主面の辺が沿うように配置される。また、複数の半導体チップ１０は、配線基板４７の一方の長辺４７Ｘ１に対して行列状に配置される。
【００８３】
本実施形態の半導体装置の製造においては図２２及び図２３に示す成形型４８を用いる。半導体装置の製造における樹脂封止工程において、配線基板４７は、成形型４８の上型３０Ａと下型３０Ｂとの間に位置決めされる。この時、配線基板４７は、キャビティ３１の一方の長辺３０Ｘ１に対して配線基板４７の一方の長辺４７Ｘ１が同一側に位置するように位置決めされる。
【００８４】
この工程において、キャビティ３１は、各デバイス領域２２を覆うようにして配線基板４７の一主面４７Ｘ上に配置される。また、各デバイス領域２２の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して一主面の一辺が沿うように配置される。また、配線基板４７の一主面４７Ｘ上における複数の半導体チップ１０は、キャビティ３１の一方の長辺３１Ｘ１に対して行列状に配置される。
【００８５】
成形型４８において、樹脂は、ポットからカル３５、メインランナー３４、サブランナー３３及び複数のゲート４９を通してキャビティ３１の内部に注入される。複数のゲート４９は、キャビティ３１の内部の全域にわたって樹脂が均一に充填されるように、キャビティ３１の一方の長辺３１Ｘ１に沿って設けられている。
【００８６】
複数のゲート４９は、図２４に示すように、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって所定の数毎に段階的に小さくなるように構成されている。即ち、複数のゲート４９からなるゲート配列において、初段に位置するゲート４９の開口面積は中断に位置するゲート４９の開口面積よりも大きく、中断に位置するゲート４９の開口面積は終段に位置するゲート４９の開口面積よりも大きくなっている。
【００８７】
複数のゲート４９からキャビティ３１の内部に注入された樹脂２５Ａの巨視的な流れ方向Ｍは、図２５の（Ａ）乃至（Ｄ）に示すように、キャビティ３１の一主面３１Ｘの対角線の延在方向に沿うような方向となり、そして、キャビティ３１の一方の長辺３１Ｘに対して所定の角度をなす方向となる。一方、各デバイス領域２２の半導体チップ１０は、一辺がキャビティ３１の一方の長辺３１Ｘ１に沿うように配置されている。即ち、各デバイス領域２２の半導体チップ１０は、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して辺が斜めになるように配置されている。
【００８８】
このように、複数のゲート４９を、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって所定の数毎に段階的に小さくなるように構成することにより、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができるので、キャビティ３１の一方の長辺に対して一辺が沿うように配置された半導体チップ１０においても、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して辺が斜めになるように半導体チップ１０を配置することができる。
【００８９】
また、キャビティ３１の一方の長辺３１Ｘ１に対してデバイス領域２２の一辺及び半導体チップ１０の一主面の辺が斜めになるように配置しなくても、キャビティ３１の内部における樹脂２５Ａの巨視的な流れ方向Ｍに対して半導体チップ１０の一主面の辺を斜めにすることができるので、従来の配線基板を用いて半導体装置を製造することができる。
【００９０】
なお、本実施形態では、複数のゲート４９を、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって所定の数毎に段階的に小さくなるように構成した例について説明したが、複数のゲート４９は、各々の開口面積がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって徐々に小さくなるように構成してもよい。
【００９１】
（実施形態６）
図２６は本発明の実施形態６である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図であり、
図２７は図２６のｅ−ｅ線に沿う断面図である。
【００９２】
本実施形態の成形型５０は、キャビティ３１の一主面の一方の長辺３１Ｘ１側に、この一方の長辺３１Ｘ１の中点を跨ぐようにして幅広のゲート５１が設けられた構成となっている。幅広ゲート５１は、図２７に示すように、キャビティ３１の厚さ方向に沿う幅がキャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって徐々に小さくなるように構成されている。
【００９３】
このように、幅広ゲート５１のキャビティ３１の厚さ方向に沿う幅を、キャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって徐々に小さくなるように構成することにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができるので、キャビティ３１の一方の長辺３１Ｘ１に対して主面の一辺が沿うように配置された半導体チップ１０においても、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍに対して主面の辺が斜めになるように半導体チップ１０を配置することができる。
【００９４】
なお、幅広ゲート５１のキャビティ３１の厚さ方向に沿う幅は、図２８に示すように、キャビティ３１の一方の長辺３１Ｘ１の一端側から他端側に向かって段階的に小さくしてもよい。この場合においても、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができる。
【００９５】
（実施形態７）
図２９は、本発明の実施形態７である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
本実施形態の成形型５２は、キャビティ３１の一方の長辺３１Ｘ１及びこの一方の長辺３１Ｘ１と交わる２つの短辺（３１Ｘ３，３１Ｘ４）のうちの一方の短辺３１Ｘ３に沿って複数のゲート３２が設けられた構成となっている。このように、キャビティ３１の一方の長辺３１Ｘ１及びこの一方の長辺３１Ｘ１と交わる２つの短辺（３１Ｘ３，３１Ｘ４）のうちの一方の短辺３１Ｘ３に沿って複数のゲート３２を設けることにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができる。
【００９６】
なお、前記キャビティ３１の一方の長辺３１Ｘ１に沿って形成された複数のゲート３２は、各々の開口面積が前記一方の短辺３１Ｘ３側の端から他方の短辺３１Ｘ４側の端に向かって徐々に、若しくは段階的に小さくなるように構成してもよい。
また、前記キャビティ３１の一方の短辺３１Ｘ３に沿って形成された複数のゲート３２は、各々の開口面積が前記一方の長辺３１Ｘ１側の端から他方の長辺３１Ｘ２側の端に向かって徐々に、若しくは段階的に小さくなるように構成してもよい。
【００９７】
（実施形態８）
図３０は、本発明の実施形態８である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
本実施形態の成形型５３は、キャビティ３１の一方の長辺３１Ｘ１及びこの一方の長辺３１Ｘ１と交わる２つの短辺（３１Ｘ３，３１Ｘ４）のうちの一方の短辺３１Ｘ３に沿って夫々の中点を跨ぐようにして幅広のゲート５４が設けられた構成となっている。このように、キャビティ３１の一方の長辺３１Ｘ１及びこの長辺３１Ｘ１と交わる一方の短辺３１Ｘ３に沿って夫々の中点を跨ぐようにして幅広のゲート５４を設けることにより、キャビティ３１の内部における樹脂の巨視的な流れ方向Ｍをキャビティ３１の一方の長辺３１Ｘ１に対して斜めにすることができる。
なお、幅広ゲート５４は、キャビティ３１の厚さ方向に沿う幅がキャビティの一方の長辺３１Ｘ１と一方の短辺との交わる頂点側から夫々の辺に沿って徐々に、若しくは段階的に小さくなるように構成してもよい。
【００９８】
なお、前述の実施形態１〜８では、平面が正方形の半導体チップを用いた例について説明したが、本発明は平面が長方形の半導体チップにおいても適用することができる。
【００９９】
また、前述の実施形態１〜８では、配線基板上に半導体チップを実装する方法としてフェースアップ方式を用いた例について説明したが、本発明は電極が形成された半導体チップの一主面を配線基板の一主面と向か合わせて実装するフェースダウン方式においても適用することができる。この場合、半導体チップの一主面と配線基板の一主面との間に突起状電極及び絶縁性の樹脂からなる接着材が介在される。
【０１００】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１０１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、一括モールド方式を採用する半導体装置の製造において、ボイドの発生を抑制することができる。
本発明によれば、一括モールド方式を採用する半導体装置の製造において、未充填部及びボイドの発生を抑制することができる。
本発明によれば、一括モールド方式を採用する半導体装置の製造において、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａのａ−ａ線に沿う断面図）である。
【図２】図１（Ｂ）の一部を拡大した断面図である。
【図３】実施形態１である半導体装置の製造に用いられる配線基板（分割用配線基板）の平面図である。
【図４】図３の一部を拡大した平面図である。
【図５】図４のｂ−ｂ線に沿う断面図である。
【図６】実施形態１である半導体装置の製造に用いられる成形型の概略構成を示す断面図である。
【図７】図６に示す成形型の上型の平面図である。
【図８】図６に示す成形型の下型の平面図である。
【図９】実施形態１である半導体装置の製造において、（Ａ）はチップ搭載工程を説明するための断面図、（Ｂ）はワイヤボンディング工程を説明するための断面図である。
【図１０】実施形態１である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【図１１】実施形態１である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図１２】実施形態１である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための平面図である。
【図１３】実施形態１である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための平面図である。
【図１４】実施形態１である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための平面図である。
【図１５】実施形態１である半導体装置の製造において、（Ａ）はバンプ形成工程を説明するための断面図、（Ｂ）は分割工程を説明するための断面図である。
【図１６】本発明の実施形態２である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図１７】本発明の実施形態３である半導体装置の概略構成を示す図（（Ａ）は樹脂封止体を除去した状態の平面図，（Ｂ）は（Ａのｃ−ｃ線に沿う断面図）である。
【図１８】実施形態３である半導体装置の製造に用いられる配線基板（分割用配線基板）の平面図である。
【図１９】実施形態３である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【図２０】本発明の実施形態４である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図２１】本発明の実施形態５である半導体装置の製造に用いられる配線基板の平面図である。
【図２２】実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す断面図である。
【図２３】実施形態５である半導体装置の製造における樹脂封止工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図２４】図２３のｄ−ｄ線に沿う断面図である。
【図２５】（Ａ）乃至（Ｄ）は、実施形態５である半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための模式図である。
【図２６】本発明の実施形態６である半導体装置の製造における樹脂封止体工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図２７】図２６のｅ−ｅ線に沿う断面図である。
【図２８】本発明の実施形態６の変形例である幅広ゲートの構成を示す断面図である。
【図２９】本発明の実施形態７である半導体装置の製造における樹脂封止体工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図３０】本発明の実施形態８である半導体装置の製造における樹脂封止体工程において、成形型に配線基板を位置決めした状態を示す平面図である。
【図３１】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【図３２】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【図３３】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【図３４】従来の半導体装置の製造における樹脂封止工程において、樹脂の流れを説明するための図（（Ａ）は平面図，（Ｂ）は断面図）である。
【符号の説明】
１Ａ，１Ｂ…半導体装置、２…配線基板、３，５，１１…電極パッド、１０…半導体チップ、１２…接着層、１３…ボンディングワイヤ、１４…樹脂封止体、１５…ボール状バンプ、２０，４０，４６，４７…配線基板、２１…モールド領域、２２…デバイス領域、２３…チップ搭載領域、２４…区画領域、２５…樹脂封止体、２５Ａ…樹脂、３０，４０，４８，５０，５２，５３…成形型、３０Ａ…上型、３０Ｂ…下型、３１…キャビティ、３２，４１，４９，５１，５４…ゲート、３３…サブランナー、３４…メインランナー、３５…カル、３８…ポット、３９…基板搭載領域。
Claims (12)
- （ａ）一主面に複数のデバイス領域を有し、前記各デバイス領域に平面形状が方形状である半導体チップが配置された配線基板と、
樹脂封止時に前記配線基板の一主面と向かい合い、平面が方形状で形成された一主面と、この一主面の各辺に対応する４つの側面とを有する多面体で構成され、前記各デバイス領域を覆うようにして前記配線基板の一主面上に配置されたキャビティと、
前記キャビティの一辺に沿って設けられた複数のゲートとを準備する工程と、
（ｂ）前記複数のゲートを通して前記キャビティの内部に樹脂を注入することによって、前記複数の半導体チップを樹脂封止する工程と、
を具備する半導体装置の製造方法であって、
前記樹脂封止工程（ｂ）において、前記各半導体チップは、前記キャビティの内部における前記樹脂の巨視的な流れ方向に対して辺が斜めになるように配置されていることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記各半導体チップは、前記キャビティの一辺に対して辺が斜めになるように配置されていることを特徴とする半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
前記配線基板は、前記各デバイス領域の境界を規定する区画領域を更に有し、
前記各半導体チップは、前記区画領域が延在する方向に対して辺が斜めになるように配置されていることを特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して行列状に配置されていることを特徴とする半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
前記配線基板は、前記各デバイス領域の境界を規定する区画領域を更に有し、
前記各半導体チップは、前記区画領域が延在する方向に対して辺が沿うように配置されていることを特徴とする半導体装置の製造方法。 - 請求項５に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して所定の角度をなす第１の方向及び前記第１の方向に対して直交する第２の方向に配置されていることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記複数のゲートは、各々の開口面積が前記キャビティの一辺の一端側から他端側に向かって徐々に、若しくは所定の数毎に段階的に小さくなるように構成されていることを特徴とする半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法において、
前記各半導体チップは、互いに向かい合う２つの辺が前記キャビティの一辺に沿って延在するように配置されていることを特徴とする半導体装置の製造方法。 - 請求項８に記載の半導体装置の製造方法において、
前記複数の半導体チップは、前記キャビティの一辺に対して行列状に配置されていることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記複数の半導体チップは、全て同一の機能を有することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記樹脂封止工程（ｂ）の後に、前記複数のデバイス領域を個々に分割する工程を更に具備することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記複数の半導体チップは、接着層を介在して前記配線基板に接着固定されていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001123711A JP3881189B2 (ja) | 2001-04-23 | 2001-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001123711A JP3881189B2 (ja) | 2001-04-23 | 2001-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319595A JP2002319595A (ja) | 2002-10-31 |
| JP3881189B2 true JP3881189B2 (ja) | 2007-02-14 |
Family
ID=18973217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001123711A Expired - Fee Related JP3881189B2 (ja) | 2001-04-23 | 2001-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3881189B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555495B1 (ko) | 2003-02-08 | 2006-03-03 | 삼성전자주식회사 | 칩 어레이 몰딩용 몰드 다이, 그것을 포함하는 몰딩 장치및 칩 어레이 몰딩 방법 |
| JP2009283835A (ja) * | 2008-05-26 | 2009-12-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP5579982B2 (ja) * | 2008-12-15 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の中間構造体及び中間構造体の製造方法 |
-
2001
- 2001-04-23 JP JP2001123711A patent/JP3881189B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002319595A (ja) | 2002-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6900551B2 (en) | Semiconductor device with alternate bonding wire arrangement | |
| US7944049B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6767767B2 (en) | Method of manufacturing a semiconductor device in which a block molding package utilizes air vents in a substrate | |
| JP5467959B2 (ja) | 半導体装置 | |
| US20090017583A1 (en) | Double encapsulated semiconductor package and manufacturing method thereof | |
| US20110074037A1 (en) | Semiconductor device | |
| US7612444B2 (en) | Semiconductor package with flow controller | |
| KR20080075482A (ko) | 반도체 장치의 제조 방법 | |
| US9177941B2 (en) | Semiconductor device with stacked semiconductor chips | |
| JP2002110718A (ja) | 半導体装置の製造方法 | |
| KR20050105361A (ko) | 솔더 범프와 골드 범프의 접합을 갖는 시스템 인 패키지및 그 제조방법 | |
| US20110316151A1 (en) | Semiconductor package and method for manufacturing semiconductor package | |
| US8035205B2 (en) | Molding compound flow controller | |
| US8198141B2 (en) | Intermediate structure of semiconductor device and method of manufacturing the same | |
| JP3881189B2 (ja) | 半導体装置の製造方法 | |
| US8072069B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| JP2005142452A (ja) | 半導体装置及びその製造方法 | |
| TWI856645B (zh) | 抗翹曲的半導體封裝元件 | |
| JP2007095964A (ja) | 半導体装置の製造方法 | |
| KR20050063052A (ko) | 멀티칩 패키지 구조 및 그 제조방법 | |
| US20020135056A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2011009774A (ja) | 半導体装置の製造方法 | |
| CN115700920A (zh) | 包括堆叠芯片结构的半导体封装件 | |
| KR100631944B1 (ko) | Ｆｂｇａ 패키지 | |
| JP2004186707A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041008 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061010 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061109 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |