KR20050063052A - 멀티칩 패키지 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 멀티 칩 패키지 구조 및 제조방법을 개시한다. 개시된 발명은, 반도체칩 부착을 위한 접착테이프를 부착한 기판을 준비하는 단계; 수평방향으로 나란히 배치된 제1반도체칩과 제2반도체칩을 기판에 부착된 접착테이프에 의해 부착하는 단계; 금속와이어에 의해 제1반도체칩 및 제2반도체칩을 본딩하는 단계; 에폭시 몰딩 조성체로 캡슐화작업을 실시하여 상기 제1반도체칩과 제2 반도체칩 및 금속와이어를 몰딩시키는 단계; 및 상기 기판하부에 솔더볼을 부착하여 멀티칩 패키지를 완성하는 단계를 포함하여 구성된다.

Description

멀티칩 패키지 구조 및 그 제조방법{Multi chip package structure and method for fabricating the same}
본 발명은 멀티칩 패키지 구조 및 그 제조방법에 관한 것으로서, 보다 상세하게는 수직으로 칩을 쌓는 형태의 기존 멀티칩 패키지와는 달리 하나의 패키지내에 여러 칩을 수평으로 수용하므로써 패키지 높이를 낮게 할 수 있는 멀티칩 패키지 구조 및 그 제조방법에 관한 것이다.
기존 기술에 따른 멀티칩 패키지 구조 및 그 제조방법에 대해 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 멀티칩 패키지 구조를 도시한 개략도이다.
종래기술에 따른 멀티칩 패키지 구조는, 도 1에 도시된 바와같이, 금속와이어 (15)를 사용하여 BGA 패키지용 기판(23)을 연결하여 패키지를 완성하는데, 먼저 기판(23)상에 제1반도체칩(11)을 에폭시 접착제(17)를 사용하여 부착한다.
그다음, 상기 제1반도체칩(11)상의 본딩패드와 기판(23)상의 본딩 핑거 (finger)를 금속와이어(15)로 연결한다.
이어서, 제2반도체칩(13)에 의해 제1반도체칩(11)상의 와이어(15)에 손상을 방지하기 위해 비도전성 계열의 스페이서(21)를 에폭시접착제(17)를 사용하여 부착한다.
그다음, 제2반도체칩(13)을 스페이서(17)위에 부착하고, 금속와이어(15)로 제2반도체칩(13)의 본딩패드와 기판(23)상의 본딩핑거(finger)를 연결한다.
이어서, 에폭시 몰드 조성체(19)로 기판(23) 상부면을 캡슐화(encapsulation) 시킨다.
그다음, 마지막으로 솔더볼(25)을 부착하여 패키지 제조공정을 완료한다.
그러나, 상기와 같은 종래기술에 의하면, 두 개의 반도체칩을 수직방향으로 적층하므로 인해 패키지 높이가 높아진다.
또한, 두 개의 반도체칩 적층시에 가운데 스페이서를 사용하기 때문에 공정 제어가 어려운 단점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 수평으로 두 개의 반도체칩을 수용하므로써 낮은 높이의 패키지를 제조할 수 있어 공정제어가 용이한 멀티 반도체칩 패키지 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 멀티 반도체칩 패키지 구조는,
수평방향으로 나란히 배치된 제1반도체칩과 제2반도체칩;
접착테이프에 의해 상기 제1반도체칩과 제2반도체칩이 부착된 기판;
상기 제1반도체칩과 제2반도체칩 및 기판을 본딩시켜 주는 금속와이어;
상기 제1반도체칩과 제2반도체칩 및 금속와이어주위에 몰딩된 몰드 조성체; 및 상기 기판하부에 장착된 솔더볼;을 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 멀티칩 패키지 구조 제조방법은,
반도체칩 부착을 위한 접착테이프를 부착한 기판을 준비하는 단계;
수평방향으로 나란히 배치된 제1반도체칩과 제2반도체칩을 기판에 부착된 접착테이프에 의해 부착하는 단계;
금속와이어에 의해 제1반도체칩 및 제2반도체칩을 본딩하는 단계;
에폭시 몰딩 조성체로 캡슐화작업을 실시하여 상기 제1반도체칩과 제2 반도체칩 및 금속와이어를 몰딩시키는 단계; 및
상기 기판하부에 솔더볼을 부착하여 멀티칩 패키지를 완성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 멀티 반도체칩 패키지 및 그 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 멀티칩 패키지구조의 개략도이고, 도 3은 본 발명의 일실시예에 따른 멀티침 패키지구조의 평면도이다.
본 발명의 일실시예에 따른 멀티 반도체칩 패키지구조는, 도 2 및 3에 도시된 바와같이, 수평방향으로 배치된 제1반도체칩(31)과 제2반도체칩(33)이 접착테이프(37)에 의해 기판(41)에 부착되어 금속와이어(35)에 의해 기판(41)에 본딩되어 있다.
또한, 상기 제1반도체칩(31)과 제2반도체칩(33) 및 금속와이어(35)에 의해 본딩된 기판(41)주위가 몰드 조성체(39)에 의해 몰딩되어 있으며, 상기 기판(41)하부에는 솔더볼(43)이 장착되어 있다. 여기서, 미설명부호 31a, 33a는 본딩패드이다.
이러한 멀티 반도체칩 패키지 구조의 제조방법에 대해 도 4a 내지 도 4e를 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 멀티칩 패키지구조 제조방법 을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 멀티칩 패키지구조 제조방법은, 도 4a에 도시된 바와같이, 윈도우홀(미도시)과 반도체칩 부착을 위한 접착테이프(37)를 부착한 기판 (41)을 준비한다.
그다음, 도 4b에 도시된 바와같이, 수평방향으로 나란히 배치된 제1반도체칩 (31)과 제2반도체칩(33)을 기판(41)의 접착테이프(37)에 부착한다.
이어서, 도 4c에 도시된 바와같이, 상기 기판(41)의 윈도우홀(미도시)을 통해 금속와이어(35)으로 제1반도체칩(31) 및 제2반도체칩(33)을 본딩한다.
그다음, 도 4d에 도시된 바와같이, 에폭시 몰딩 조성체(39)로 캡슐화작업을 실시하여 상기 제1반도체칩(31)과 제2반도체칩(33) 및 금속와이어(35)를 몰딩시킨다.
이후 마지막으로 기판(41)하부에 솔더볼(43)을 부착하여 멀티칩 패키지를 완성한다.
한편, 본 발명의 다른 실시예에 의하면, 도 5에 도시된 바와같이, 전체적인 멀치칩 패키지 구조의 본 발명의 일실시예와 동일하지만 반도체칩(51)(53)상의 패드(51a)(53a)를 추가로 2방향 또는 4방향으로 형성하고, 기판(61)에 윈도우홀(미도시)을 여러 개를 만들어 금속와이어(55)를 통해 반도체칩(51)(53)을 본딩하여 멀치칩 패키지 구조를 형성할 수도 있다. 여기서, 미설명부호 57은 접착테이프이고, 59는 몰딩조성체이며, 63은 솔더볼이다.
상기에서 설명한 바와같이, 본 발명에 따른 멀치칩 패키지구조 및 그 제조방법에 의하면, 기존의 수직으로 칩을 쌓는 형태가 아니고, 수평으로 여러 칩을 수용하는 패키지구조를 형성하므로써 얇은 패키지 구현이 가능하고, 구조상 여러 칩의 적츠이 가능하여 패키지 공정제어가 용이하다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1은 종래기술에 따른 멀티칩 패키지 구조를 도시한 개략도,
도 2는 본 발명의 일실시예에 따른 멀티칩 패키지구조의 개략도,
도 3은 본 발명의 일실시예에 따른 멀티침 패키지구조의 평면도,
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 멀티칩 패키지구조 제조방법을 설명하기 위한 공정단면도,
도 5는 본 발명의 다른 실시예에 따른 멀티칩 패키지구조의 개략도.
[도면부호의설명]
31 : 제1반도체칩 33 : 제2반도체칩
35 : 금속와이어 37 : 접착테이프
39 : 몰딩조성체 41 : 기판
43 : 솔더볼

Claims (2)

  1. 수평방향으로 나란히 배치된 제1반도체칩과 제2반도체칩;
    접착테이프에 의해 상기 제1반도체칩과 제2반도체칩이 부착된 기판;
    상기 제1반도체칩과 제2반도체칩 및 기판을 본딩시켜 주는 금속와이어;
    상기 제1반도체칩과 제2반도체칩 및 금속와이어주위에 몰딩된 몰드 조성체; 및
    상기 기판하부에 장착된 솔더볼;을 포함하여 구성되는 것을 특징으로하는 멀치 칩 패키지 구조.
  2. 반도체칩 부착을 위한 접착테이프를 부착한 기판을 준비하는 단계;
    수평방향으로 나란히 배치된 제1반도체칩과 제2반도체칩을 기판에 부착된 접착테이프에 의해 부착하는 단계;
    금속와이어에 의해 제1반도체칩 및 제2반도체칩을 본딩하는 단계;
    에폭시 몰딩 조성체로 캡슐화작업을 실시하여 상기 제1반도체칩과 제2 반도체칩 및 금속와이어를 몰딩시키는 단계; 및
    상기 기판하부에 솔더볼을 부착하여 멀티칩 패키지를 완성하는 단계를 포함하여 구성되는 것을 특징으로하는 멀치칩 패키지 제조방법.
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Publication number Priority date Publication date Assignee Title
KR100790450B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 Ｆｂｇａ 패키지의 재가공 방법
US9455244B2 (en) 2013-04-10 2016-09-27 Samsung Electronics Co., Ltd. Semiconductor package
US9825004B2 (en) 2014-06-16 2017-11-21 SK Hynix Inc. Semiconductor device
US9859263B2 (en) 2015-10-30 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790450B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 Ｆｂｇａ 패키지의 재가공 방법
US9455244B2 (en) 2013-04-10 2016-09-27 Samsung Electronics Co., Ltd. Semiconductor package
US9899351B2 (en) 2013-04-10 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor package
US9825004B2 (en) 2014-06-16 2017-11-21 SK Hynix Inc. Semiconductor device
US9859263B2 (en) 2015-10-30 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor package
US10141293B2 (en) 2015-10-30 2018-11-27 Samsung Electronics Co., Ltd. Semiconductor package

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