JP5237900B2 - 半導体装置の製造方法 - Google Patents

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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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Description

本発明は、半導体装置の製造技術に関し、特に、複数の半導体チップを有する半導体装置の品質の安定化に適用して有効な技術に関する。
複数の半導体チップを有する半導体装置として、例えば、特開２００５−３０３２２２号公報（特許文献１）に、マイコンチップとマイコンチップの横に並べてＳＤＲＡＭとが配置された構造が記載されている。さらに、特開２００５−３２７９６７号公報（特許文献２）に、ダイパッドに横置きに接着された第１のチップ及び第２のチップと、一端が第１のチップの上面にボンドされ、第２のチップを飛び越えて他端がリードの上面にボンドされたワイヤとを有する構造が記載されている。
特開２００５−３０３２２２号公報 特開２００５−３２７９６７号公報
近年、１つのパッケージ内に複数の半導体チップ（以降、単にチップともいう）が搭載されたＳＩＰ（System In Package)と呼ばれる半導体装置が開発されており、ＳＩＰには、複数の半導体チップを積層するタイプや同一平面に横並びで半導体チップを配置するタイプ等のさまざまな形態がある。
それに伴ってワイヤリングのデザインも複雑化し、リードフレームのダイパッド（チップ搭載部又はタブとも呼ぶ）へのダイボンディングの位置もその高精度化が要求されるようになってきている。中には高い位置精度が要求される半導体チップと、高い位置精度が要求されない半導体チップとが混載される半導体装置もある。
なお、半導体装置の組立て工程のダイボンディング工程では、コレットと呼ばれる治具を用いて半導体チップを吸着してピックアップし、樹脂系または半田のペースト材を接着材としてリードフレームのダイパッド上に搭載する。
ここで、半導体チップをピックアップするコレットの種類と特性について説明する。
半導体製造工程において用いられるチップピックアップ用のコレットには、大きく分けて、表面接触型と表面非接触型がある。表面接触型のコレットは、半導体チップの回路形成面もしくは裏面に接触してこの面を吸着保持してピックアップするものである。したがって、回路形成面を吸着する場合には、回路形成面の保護を考慮しなければならないこともある。
一方、表面非接触型のコレットは、半導体チップの回路形成面には接触せずに回路形成面の外側の外周部（エッジ部）に接触させて、この状態で吸着保持してピックアップするものである。
表面接触型のコレットでは、半導体チップの何れかの面を吸着するため、大きな吸着力で半導体チップを吸着することができ、半導体チップの高い位置精度を確保することが可能であるが、前述のように回路形成面を吸着する場合には、回路形成面の保護が必要となることもある。
これに対して表面非接触型のコレットでは、前述のように半導体チップの面のエッジ部に接触して吸着保持を行うため、回路形成面の特別な保護は必要としないが、直接に面を吸着しないため、半導体チップの吸着力が表面接触型に比べて弱く、高い位置精度を確保することは困難である。
本願発明者は、ＳＩＰにおいて、高い位置精度が要求される半導体チップと、高い位置精度が要求されない半導体チップとが混載される構造の組み立てについて検討した結果、以下のような課題を見出した。
まず、高い位置精度が要求される半導体チップと、高い位置精度が要求されない半導体チップとが混載されるＳＩＰにおいて、両タイプの半導体チップのピックアップを１種類のコレットで共用しようとすると、半導体チップの位置精度の確保と回路形成面の保護とを両立させるのが困難なことが課題である。
また、単に２種類のコレットを用いて両タイプの半導体チップに対してピックアップを分けて行うと生産性が悪くなるとともに、生産コストが増加することが課題である。
なお、前記特許文献１（特開２００５−３０３２２２号公報）や前記特許文献２（特開２００５−３２７９６７号公報）には、それぞれ２種類の半導体チップが搭載されたパッケージ構造が記載されているが、両特許文献とも２種類の半導体チップに対するピックアップ工程での使用されるべきコレットについての記載はない。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体チップの高位置精度を実現して半導体装置の品質の安定化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置のコストアップを最小限に抑えつつ生産性の向上を図ることができる技術を提供することにある。
さらに、本発明の他の目的は、半導体装置の歩留りの向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、（ａ）第１のチップ搭載部と前記第１のチップ搭載部に並んで設けられた第２のチップ搭載部とを備えたチップ搭載部を有し、前記チップ搭載部の周囲に複数のリードが設けられたリードフレームを準備する工程と、（ｂ）表面非接触型のコレットで第１半導体チップをピックアップし、前記ピックアップされた前記第１半導体チップを前記第１のチップ搭載部にダイボンディングする工程と、（ｃ）前記（ｂ）工程の後、表面接触型のコレットで第２半導体チップをピックアップし、前記ピックアップされた前記第２半導体チップを前記第２のチップ搭載部にダイボンディングする工程と、（ｄ）前記（ｃ）工程の後、前記第１及び第２半導体チップそれぞれにワイヤボンディングを行う工程と、を有するものである。
また、本発明は、（ａ）第１のチップ搭載部と前記第１のチップ搭載部に並んで設けられた第２のチップ搭載部とを備えたチップ搭載部を有し、前記チップ搭載部の周囲に複数のボンディングリードが設けられた配線基板を準備する工程と、（ｂ）表面非接触型のコレットで第１半導体チップをピックアップし、前記ピックアップされた前記第１半導体チップを前記第１のチップ搭載部にダイボンディングする工程と、（ｃ）前記（ｂ）工程の後、表面接触型のコレットで第２半導体チップをピックアップし、前記ピックアップされた前記第２半導体チップを前記第２のチップ搭載部にダイボンディングする工程と、（ｄ）前記（ｃ）工程の後、前記第１及び第２半導体チップそれぞれにワイヤボンディングを行う工程と、を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
ＳＩＰの組み立てのダイボンディング工程で２種類のコレットを使い分けることで、半導体チップの高位置精度を実現するとともに、半導体装置の品質の安定化を図ることができる。
また、半導体装置のコストアップを最小限に抑えつつ生産性の向上を図ることができる。さらに、半導体装置の歩留りを向上させることができるとともに、半導体装置の高品質を維持することもできる。
本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示すＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置におけるワイヤリング状態の一例を示す部分平面図である。 図１に示す半導体装置に搭載される第１半導体チップと第２半導体チップの外観構造の一例を示す断面図である。 図５に示す第１半導体チップにおける電極パッドの周辺の構造の一例を示す拡大部分断面図である。 図５に示す第２半導体チップにおける電極パッドの周辺の構造の一例を示す拡大部分断面図である。 図１に示す半導体装置の組み立て手順の一例を示す製造フロー図である。 図１に示す半導体装置の組み立てで用いられるリードフレームのダイパッド及びその周辺部の構造の一例を示す部分平面図である。 図１に示す半導体装置の組み立てにおける第１ダイボンディング後の構造の一例を示す部分平面図である。 図１に示す半導体装置の組み立てにおける第２ダイボンディング後の構造の一例を示す部分平面図である。 図１０に示す第１ダイボンディング工程で用いられるピックアップ用のコレットの吸着時の構造の一例を示す断面図である。 図１２に示すコレットの吸着時の構造の一例を示す裏面図である。 図１１に示す第２ダイボンディング工程で用いられるピックアップ用のコレットの吸着時の構造の一例を示す断面図である。 図１４に示すコレットの吸着時の構造の一例を示す裏面図である。 図１２に示すコレットを薄型の半導体チップに用いた際の構造の一例を示す断面図である。 図１４に示すコレットを用いた第２ダイボンディング時の構造の一例を示す断面図である。 図１０に示す第１ダイボンディング工程で用いられる変形例のピックアップ用のコレットの吸着時の構造を示す断面図である。 図１８に示す変形例のコレットの吸着時の構造を示す裏面図である。 図１に示す半導体装置の組み立てにおける第１半導体チップのワイヤボンディング後の構造の一例を示す部分平面図である。 図１に示す半導体装置の組み立てにおける第２半導体チップのワイヤボンディング後の構造の一例を示す部分平面図である。 図１に示す半導体装置の組み立てにおける樹脂モールディング時のレジン流動方向の一例を示す部分平面図である。 本発明の実施の形態の変形例の半導体装置の構造を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１に示すＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図４は図１に示す半導体装置におけるワイヤリング状態の一例を示す部分平面図である。さらに、図５は図１に示す半導体装置に搭載される第１半導体チップと第２半導体チップの外観構造の一例を示す断面図、図６は図５に示す第１半導体チップにおける電極パッドの周辺の構造の一例を示す拡大部分断面図、図７は図５に示す第２半導体チップにおける電極パッドの周辺の構造の一例を示す拡大部分断面図である。
本実施の形態の半導体装置は、リードフレームを用いて組み立てられる多ピンで、かつ樹脂封止型のものであり、さらにチップ搭載部（タブともいう）であるダイパッド上に２つの半導体チップが横並びに搭載された半導体パッケージである。本実施の形態では前記半導体装置の一例として、図１〜図３に示すようなＱＦＰ（Quad Flat Package)型のＳＩＰ１を取り上げて説明する。
図１〜図３に示すＳＩＰ１の構成について説明すると、第１のチップ搭載部である第１のダイパッド２ｄと第２のチップ搭載部である第２のダイパッド２ｅを有するダイパッド２ｃと、第１のダイパッド２ｄ上に搭載された第１半導体チップであるマイコンチップ３と、第２のダイパッド２ｅ上に搭載された第２半導体チップであるＡＳＩＣ（Application Specific Integrated Circuit)チップ４と、マイコンチップ３及びＡＳＩＣチップ４の周囲に放射状に配置された複数のインナリード（リード）２ａと、複数のインナリード２ａそれぞれと一体に形成された複数のアウタリード２ｂとを有している。
マイコンチップ３は、制御系の半導体集積回路が形成された回路形成面である主面３ａと、その反対側の裏面３ｂとを有しており、主面３ａにはその周縁部に複数の表面電極である電極パッド３ｃが設けられている。一方、ＡＳＩＣチップ４は、アナログ系のロジック回路が形成された回路形成面である主面４ａと、その反対側の裏面４ｂとを有しており、主面４ａにはその周縁部の一部に複数の表面電極である電極パッド４ｃが設けられている。
また、ＳＩＰ１は、マイコンチップ３の電極パッド３ｃもしくはＡＳＩＣチップ４の電極パッド４ｃとこれらに対応するインナリード２ａとを電気的に接続する複数のワイヤ６と、樹脂モールディング等によって樹脂から形成され、かつマイコンチップ３、ＡＳＩＣチップ４、複数のワイヤ６及び複数のインナリード２ａを樹脂封止する封止体５とを有している。
なお、ダイパッド２ｃにおいて第１のダイパッド２ｄの上面２ｆと第２のダイパッド２ｅの上面２ｇとは、同一平面となっており、同じ高さに位置している。マイコンチップ３は、第１のダイパッド２ｄの上面２ｆにペースト材７から成るダイボンド材を介して接合しており、一方、ＡＳＩＣチップ４は、第２のダイパッド２ｅの上面２ｇに、同様にペースト材７から成るダイボンド材を介して接合している。すなわち、マイコンチップ３の裏面３ｂがペースト材７を介して第１のダイパッド２ｄの上面２ｆと接合されており、さらにＡＳＩＣチップ４の裏面４ｂがペースト材７を介して第２のダイパッド２ｅの上面２ｇと接合されている。したがって、マイコンチップ３とＡＳＩＣチップ４は、ダイパッド２ｃの同じ高さの同一平面上に横並びに搭載されている。
ここで、第１のダイパッド２ｄと第２のダイパッド２ｅから成るダイパッド２ｃは、その４つのコーナ部で、吊りリード２ｉと接続しており、吊りリード２ｉによって支持されている。
また、ダイパッド２ｃにおいて、第１のダイパッド２ｄは、図９に示すように小型の円形を成し、マイコンチップ３の裏面３ｂより小さい形状となっている。すなわち、第１のダイパッド２ｄは小タブ構造となっている。円形の第１のダイパッド２ｄは、４箇所で支持リード２ｊによって支持されており、かつこれらの支持リード２ｊは、ダイパッド２ｃの枠部２ｈに接続されている。
このように第１のダイパッド２ｄが小タブ構造であることにより、封止体５（封止用の樹脂）とマイコンチップ３の裏面３ｂとの接合面積を増やして封止体５にクラック（パッケージクラック）が形成されることを抑制できる。
なお、本実施の形態のＳＩＰ１は、ＱＦＰ型であるため、複数のインナリード２ａそれぞれと一体に形成された複数のアウタリード２ｂは、封止体５の４辺それぞれから外部に向かって突出しており、各アウタリード２ｂは、全てガルウィング状に曲げ成形されている。
ここで、マイコンチップ３やＡＳＩＣチップ４は、例えば、シリコン基板によって形成された半導体チップである。また、ダイパッド２ｃ、吊りリード２ｉ、インナリード２ａ及びアウタリード２ｂは、例えば、銅合金又は鉄−ニッケル合金等の薄板状の部材によって形成され、さらに、封止体５は、例えば、熱硬化性のエポキシ系樹脂等から成り、樹脂モールディングによって形成されたものである。また、マイコンチップ３やＡＳＩＣチップ４の各電極パッドと、これに対応するインナリード２ａとを電気的に接続する複数のワイヤ６は、例えば、金線であり、さらにマイコンチップ３やＡＳＩＣチップ４をダイパッド２ｃに固着するペースト材７は、例えば、銀ペースト等である。
本実施の形態のＳＩＰ１では、図４に示すように、大きく分けて３通りのワイヤリングのパターンが存在している。１つめは、マイコンチップ３とインナリード２ａとを接続する第１ワイヤ６ａであり、２つめは、マイコンチップ３とＡＳＩＣチップ４とを接続する第４ワイヤ６ｄであり、３つめはＡＳＩＣチップ４とインナリード２ａとを接続するワイヤ６である。さらに、このＡＳＩＣチップ４とインナリード２ａとを接続するワイヤ６は、ＡＳＩＣチップ４において、ダイパッド２ｃの外周寄りに配置された電極パッド４ｃとインナリード２ａとを電気的に接続する第２ワイヤ６ｂと、ダイパッド２ｃの中央寄りに配置された電極パッド４ｃとインナリード２ａとを電気的に接続する第３ワイヤ６ｃとに分けられる。
これらワイヤリングパターンのうち、ＳＩＰ１では、図４のＰ部に示すように、ＡＳＩＣチップ４において、ダイパッド２ｃの外周寄りに配置された電極パッド４ｃとインナリード２ａとを電気的に接続する第２ワイヤ６ｂ（Ｗ１）と、ダイパッド２ｃの中央寄りに配置された電極パッド４ｃとインナリード２ａとを電気的に接続する第３ワイヤ６ｃ（Ｗ２）とが非常に接近している。その際、第２ワイヤ６ｂ（Ｗ１）と第３ワイヤ６ｃ（Ｗ２）とでは、第３ワイヤ６ｃの方がワイヤ長さが遥かに長い。また、Ｐ部の断面構造を表す図３に示すように、第２ワイヤ６ｂと第３ワイヤ６ｃとでは、第３ワイヤ６ｃの方がワイヤループの高さが高い。第２ワイヤ６ｂのワイヤループの高さと第３ワイヤ６ｃのワイヤループの高さの差（Ｋ）は、例えば、８０数μｍ〜９０数μｍ程度であり、第３ワイヤ６ｃのワイヤ長が長いことによる垂れ下がり等を考慮すると、第２ワイヤ６ｂ（Ｗ１）と第３ワイヤ６ｃ（Ｗ２）は外周寄りの電極パッド４ｃ上（Ｐ部上）において非常に接近した位置関係にある。
したがって、ＳＩＰ１において、ＡＳＩＣチップ４のダイボンディングの位置精度は非常に高いものが要求される。
一方、マイコンチップ３は、ダイボンディングの位置精度はＡＳＩＣチップ４ほどの高いものは要求されない。したがって、本実施の形態のＳＩＰ１は、高い位置精度が要求されるＡＳＩＣチップ（第２半導体チップ）４と、高い位置精度が要求されないマイコンチップ（第１半導体チップ）３とが混載された半導体パッケージである。
そこで、ＳＩＰ１では、その組み立てのダイボンディング工程において、２種類のコレットを使い分けることで、ＡＳＩＣチップ４の高い位置精度の要求に応じている。すなわち、表面接触型のコレットと表面非接触型のコレットを使い分けることでＡＳＩＣチップ４の高い位置精度の要求に応じている。
具体的には、高い位置精度が要求されないマイコンチップ３は、ダイボンディング工程で表面非接触型のコレットを用いてピックアップし、これをダイボンディングし、一方、高い位置精度が要求されるＡＳＩＣチップ４は、表面接触型のコレットを用いてピックアップし、これをダイボンディングする。前述のように表面接触型のコレットでは、半導体チップの面を吸着するため、大きな吸着力で半導体チップを吸着することができ、ダイボンディング時に半導体チップの高い位置精度を確保することが可能である。
これに対して、表面非接触型のコレットでは、半導体チップの面のエッジ部に接触して吸着保持を行うため、半導体チップの吸着力が表面接触型に比べて弱く、高い位置精度を確保することは困難である。
これにより、ＡＳＩＣチップ４を高い位置精度でダイボンディングすることが可能となる。
本実施の形態では、表面非接触型のコレットの一例として、図１２及び図１３に示すゲタ型コレット８を用い、かつ表面接触型のコレットの一例として、図１４及び図１５に示す丸型コレット９を用いた場合を取り上げて説明する。
まず、ゲタ型コレット８について説明すると、図１２に示すようにゲタ型コレット８では、チップピックアップ時に半導体チップ（マイコンチップ３）のエッジ部に接触してこの状態で中央部の吸引孔８ａから吸引を行って吸着保持する。つまり、ゲタ型コレット８とは、四角形状の半導体チップの主面において、対向する一組の辺にコレットの傾斜面が接触するように、半導体チップを保持するものである。
したがって、マイコンチップ３の主面３ａとゲタ型コレット８の吸引部８ｂとの間に空間が形成されるとともに、ゲタ型コレット８の吸引部８ｂの側部においてエアーが漏れるため、吸着力は弱くなり、チップピックアップにおいて高い位置精度は出せない。本実施の形態のＳＩＰ１では、マイコンチップ３は、高い位置精度が要求されないため、ゲタ型コレット８によるピックアップであっても特に問題はない。
また、ゲタ型コレット８の場合、マイコンチップ３の回路形成面である主面３ａには、エッジ部を除いて接触しないため、マイコンチップ３の主面３ａへのダメージは回避できる。
一方、丸型コレット９では、図１４に示すようにチップピックアップ時に半導体チップ（ＡＳＩＣチップ４）の回路形成面（上面）に接触してこの状態で中央部の吸引孔９ａから吸引を行って吸着保持する。したがって、丸型コレット９では、その先端の吸引部９ｂと半導体チップの回路形成面との間で隙間は形成されにくいため、エアーは漏れにくく、吸着力を高い状態で維持することができ、その結果、チップピックアップにおいて高い位置精度を出すことができる。
すなわち、本実施の形態のＳＩＰ１では、高い位置精度が要求されるＡＳＩＣチップ４を、表面接触型の丸型コレット９を用いてピックアップし、ダイボンディングすることで高い位置精度でＡＳＩＣチップ４をダイボンディングすることができる。なお、ＡＳＩＣチップ４では、丸型コレット９でチップ表面を吸着するため、このチップ表面へのダメージを低減するためにチップ表面に図７に示すようにポリイミドコート膜４ｇを施した上で丸型コレット９を使用して高位置精度を確保している。
ここで、マイコンチップ３は、チップピックアップ時、図１２に示すように、その主面３ａのエッジ部にゲタ型コレット８の吸引部８ｂが接触するため、図５に示すように、主面（回路形成面）３ａの縁部に凹状の段差部であるステップカット部３ｇが形成されている。すなわち、マイコンチップ３の主面３ａのエッジ部には凹状のステップカット部３ｇが形成されており（マイコンチップ３の主面３ａのエッジ部に段差が形成されており）、これにより、ゲタ型コレット８の吸引部８ｂとの接触を低減することができる。その結果、マイコンチップ３から発生するアルミニウム屑を少なくすることができるとともに、異物発生によるゲタ型コレット８の吸着力低下を抑制することができる。
一方、ＡＳＩＣチップ４は、チップピックアップ時、図１４に示すように、その主面（回路形成面）４ａに丸型コレット９の吸引部９ｂが接触するため、図７に示すように主面４ａ上に保護膜であるポリイミドコート膜４ｇが形成されている。すなわち、主面４ａの表面にポリイミドコート膜４ｇが形成されていることで、その回路形成面である主面４ａを強い吸着力で吸着しても主面４ａに形成された回路を保護することができるとともに、高い位置精度でダイボンディングを行うことができる。言い換えると、ＡＳＩＣチップ４には、ダイボンディング時の高い位置精度を確保するために、主面４ａの表面にポリイミドコート膜４ｇが形成されている。
なお、ダイボンディング時に高い位置精度が必要とされないマイコンチップ３においては、コレット（ゲタ型コレット８）による表面吸着は行われないため、図６に示すように、主面３ａの表面にＡＳＩＣチップ４のポリイミドコート膜４ｇのような保護膜は形成されていない。
ここで、図６、図７はそれぞれマイコンチップ３とＡＳＩＣチップ４のそれぞれの電極パッド３ｃ，４ｃとその周囲の構造を示すものであるが、図６に示すマイコンチップ３は、その表面に絶縁膜３ｄとガラスコート膜３ｅが形成されているだけなのに対して、一方、図７に示すＡＳＩＣチップ４では、その表面に絶縁膜４ｄとガラスコート膜４ｅとさらに保護膜であるポリイミドコート膜４ｇが形成されており、主面４ａに形成された回路がポリイミドコート膜４ｇによって一層保護される構造となっている。なお、マイコンチップ３においても、ＡＳＩＣチップ４においても、それぞれの電極パッド３ｃ，４ｃは、チタン層３ｆ，４ｆ上に形成されている。
さらに、ＡＳＩＣチップ４のピックアップにおいて、丸型コレット９を用いた方が好ましい他の理由について説明する。本実施の形態のＳＩＰ１では、第１半導体チップであるマイコンチップ３とインナリード２ａとを電気的に接続する複数の第１ワイヤ６ａの一部に、図４のＭ部や図５のＭ部に示すように、第２半導体チップであるＡＳＩＣチップ４を飛び越えてインナリード２ａに接続される第１ワイヤ６ａを含んでいる。
したがって、このようなＡＳＩＣチップ４を飛び越える第１ワイヤ６ａとＡＳＩＣチップ４とが接触しないように、マイコンチップ３はＡＳＩＣチップ４より厚く形成されている。すなわち、ＡＳＩＣチップ４の厚さがマイコンチップ３の厚さより薄いことで、ＡＳＩＣチップ４を飛び越える第１ワイヤ６ａがＡＳＩＣチップ４と接触することを防止できる。
このようにＡＳＩＣチップ４は、薄型の半導体チップである。ところが、薄型の半導体チップをコレットでピックアップする際に、図１６に示すように、ゲタ型コレット８のような構造のコレットでピックアップすると、ＡＳＩＣチップ４の裏面４ｂからはみ出したダイボンド用のペースト材７がゲタ型コレット８の吸引部８ｂに付着する場合があり、コレットに付着したペースト材７がコレットを介して他の半導体チップに付着することがある。つまり、薄型の半導体チップの場合、図１６の距離（Ｌ）が非常に小さくなり、ペースト材７がゲタ型コレット８の吸引部８ｂに付着するという問題が発生する。
したがって、ＳＩＰ１の組み立てにおいて、薄型のＡＳＩＣチップ４をピックアップする際には、図１７に示すような丸型コレット９を採用することが好ましい。
次に、本実施の形態の半導体装置（ＳＩＰ１）の製造方法を、図８に示す製造フロー図に沿って説明する。
図８は図１に示す半導体装置の組み立て手順の一例を示す製造フロー図、図９は図１に示す半導体装置の組み立てで用いられるリードフレームのダイパッド及びその周辺部の構造の一例を示す部分平面図、図１０は図１に示す半導体装置の組み立てにおける第１ダイボンディング後の構造の一例を示す部分平面図、図１１は図１に示す半導体装置の組み立てにおける第２ダイボンディング後の構造の一例を示す部分平面図である。また、図１２は図１０に示す第１ダイボンディング工程で用いられるピックアップ用のコレットの吸着時の構造の一例を示す断面図、図１３は図１２に示すコレットの吸着時の構造の一例を示す裏面図、図１４は図１１に示す第２ダイボンディング工程で用いられるピックアップ用のコレットの吸着時の構造の一例を示す断面図、図１５は図１４に示すコレットの吸着時の構造の一例を示す裏面図である。さらに、図１６は図１２に示すコレットを薄型の半導体チップに用いた際の構造の一例を示す断面図、図１７は図１４に示すコレットを用いた第２ダイボンディング時の構造の一例を示す断面図、図１８は図１０に示す第１ダイボンディング工程で用いられる変形例のピックアップ用のコレットの吸着時の構造を示す断面図、図１９は図１８に示す変形例のコレットの吸着時の構造を示す裏面図である。また、図２０は図１に示す半導体装置の組み立てにおける第１半導体チップのワイヤボンディング後の構造の一例を示す部分平面図、図２１は図１に示す半導体装置の組み立てにおける第２半導体チップのワイヤボンディング後の構造の一例を示す部分平面図、図２２は図１に示す半導体装置の組み立てにおける樹脂モールディング時のレジン流動方向の一例を示す部分平面図、図２３は本発明の実施の形態の変形例の半導体装置の構造を示す断面図である。
まず、図８のステップＳ１に示すリードフレーム準備を行う。ここでは、第１のダイパッド２ｄとこの第１のダイパッド２ｄに並んで設けられた第２のダイパッド２ｅとを備えたチップ搭載部であるダイパッド２ｃを有し、かつダイパッド２ｃの周囲に複数のインナリード２ａが設けられた図９に示すリードフレーム２を準備する。リードフレーム２は、例えば、銅合金から成る薄板状の部材である。
なお、ダイパッド２ｃは、略四角形を成し、その４つの角部において対角線上に配置された４本の吊りリード２ｉによって支持されている。さらに、ダイパッド２ｃは、その中に第１のダイパッド２ｄの領域と第２のダイパッド２ｅの領域とを有しており、枠部２ｈで囲まれた第１のダイパッド２ｄの領域と略長方形の第２のダイパッド２ｅの領域とが接合された形状となっている。ここで、第１のダイパッド２ｄは、ダイパッド２ｃの枠部２ｈから内方に向かって延在する４本の支持リード２ｊによって支持されており、小タブ構造となっている。
その後、図８のステップＳ２に示すダイボンディングを行う。まず、ステップＳ２−１の第１ダイボンディングを行う。ここでは、第１ダイボンディングとして、図１０に示すように、リードフレーム２のダイパッド２ｃにおける第１のダイパッド２ｄ上にマイコンチップ３を搭載する。すなわち、本実施の形態のＳＩＰ１では、高い位置精度が要求されないマイコンチップ３と、高い位置精度が要求されるＡＳＩＣチップ４が搭載されるため、その組み立てにおいては、まず、第１ダイボンディングとして、高い位置精度が要求されないマイコンチップ３からダイボンディングし、その後、第２ダイボンディングとして、高い位置精度が要求されるＡＳＩＣチップ４をボンディングする。
これは、第１ダイボンディング工程から第２ダイボンディング工程に移る際にリードフレーム２の搬送を行うため、先に高い位置精度が要求されないマイコンチップ３を搭載し、後に高い位置精度が要求されるＡＳＩＣチップ４を搭載することで、後に搭載されるＡＳＩＣチップ４の位置精度をより高めることが可能になるためである。
そこで、まず、図３に示す第１のダイパッド２ｄの上面２ｆにダイボンド材であるペースト材７を塗布する。その後、図１２に示すように表面非接触型のコレットであるゲタ型コレット８によってマイコンチップ３をピックアップし、さらに、前記ピックアップされたマイコンチップ３を第１のダイパッド２ｄ上にペースト材７を介してダイボンディングする。
なお、ピックアップの際には、ピックアップ装置がマイコンチップ３の回路パターンを検出してマイコンチップ３のセンターを算出し、これによってマイコンチップ３のセンターをピックアップする。この状態を維持して図１０に示すようにマイコンチップ３を第１のダイパッド２ｄのセンターに搭載する。
また、図５に示すように、マイコンチップ３の主面３ａのエッジ部には凹状のステップカット部３ｇが形成されているため、マイコンチップ３の主面３ａのエッジ部に段差が形成されており、これにより、ゲタ型コレット８の吸引部８ｂとの接触を低減することができる。その結果、マイコンチップ３から発生するアルミニウム屑を少なくすることができるとともに、異物発生によるゲタ型コレット８の吸着力低下を抑制することができる。
以上により、マイコンチップ３のダイボンディングである第１ダイボンディングを完了する。
その後、リードフレーム２の搬送を行った後、図８のステップＳ２−２の第２ダイボンディングを行う。
まず、図３に示す第２のダイパッド２ｅの上面２ｇにダイボンド材であるペースト材７を塗布する。その後、図１４に示すように表面接触型のコレットである丸型コレット９によってＡＳＩＣチップ４をピックアップし、さらに、前記ピックアップされたＡＳＩＣチップ４を第２のダイパッド２ｅ上にペースト材７を介してダイボンディングする。
なお、ピックアップの際には、マイコンチップ３の場合と同様に、ピックアップ装置がＡＳＩＣチップ４の回路パターンを検出してＡＳＩＣチップ４のセンターを算出し、これによってＡＳＩＣチップ４のセンターをピックアップする。この状態を維持して図１１に示すようにＡＳＩＣチップ４を第２のダイパッド２ｅのセンターに搭載する。
また、ＡＳＩＣチップ４では、その主面（回路形成面）４ａに丸型コレット９の吸引部９ｂが接触するため、図７に示すように主面４ａ上にポリイミドコート膜４ｇが形成されている。つまり、主面４ａの表面にポリイミドコート膜４ｇが形成されていることで、その回路形成面（主面４ａ）を丸型コレット９の強い吸着力で吸着しても主面４ａに形成された回路を保護することができるとともに、高い位置精度を確保してダイボンディングを行うことができる。
以上により、ＡＳＩＣチップ４のダイボンディングである第２ダイボンディングを完了する。
その後、図３に示す第１のダイパッド２ｄ上のマイコンチップ３と接合したペースト材７と、第２のダイパッド２ｅ上のＡＳＩＣチップ４と接合したペースト材７とを一括して熱硬化する。すなわち、第１ダイボンディング及び第２ダイボンディングそれぞれの工程では、マイコンチップ３及びＡＳＩＣチップ４はそれぞれ仮止め程度の固定とし、第１ダイボンディングと第２ダイボンディングが終了した後に両者のペースト材７を一括して熱処理して熱硬化させる。
このようにマイコンチップ３用のペースト材７とＡＳＩＣチップ４用のペースト材７を一括で熱処理して熱硬化させることで、ＳＩＰ１の組み立ての生産性を向上させることができる。
つまり、高い位置精度が要求されないマイコンチップ３を先にダイボンディングし、その後、高い位置精度が要求されるＡＳＩＣチップ４をダイボンディングすることで、両者のペースト材７を一括して（纏めて）熱硬化させることができ、その結果、ＳＩＰ１の生産性を向上できる。
その後、図８のステップＳ３のワイヤボンディングを行う。すなわち、マイコンチップ３及びＡＳＩＣチップ４それぞれにワイヤボンディングを行う。ここでは、一例として、第１半導体チップであるマイコンチップ３からワイヤボンディングを行う場合を説明する。
まず、図２０に示すように、第１半導体チップであるマイコンチップ３に接続する第１ワイヤをワイヤボンディングする。その際、先に、図２０のＡ部範囲に示す、マイコンチップ３とインナリード２ａとを電気的に接続する第１ワイヤ６ａを接続する。
なお、複数の第１ワイヤ６ａには、図２１のＭ部に示すように、ＡＳＩＣチップ４を飛び越えてインナリード２ａに接続されるワイヤが含まれている。そこで、マイコンチップ３とＡＳＩＣチップ４とでは、ＡＳＩＣチップ４の方がその厚さが薄く形成されている。すなわち、ＡＳＩＣチップ４の厚さがマイコンチップ３の厚さより薄いことで、ＡＳＩＣチップ４を飛び越える第１ワイヤ６ａが存在していても、この第１ワイヤ６ａとＡＳＩＣチップ４が接触することを防止できる。
その後、図２１のＢ部範囲に示す、マイコンチップ３とＡＳＩＣチップ４とを電気的に接続する第４ワイヤ６ｄをワイヤボンディングする。すなわち、マイコンチップ３とＡＳＩＣチップ４のチップ間ワイヤ（第４ワイヤ６ｄ）のワイヤボンディングを行う。
その後、図２１のＣ部範囲に示す、ＡＳＩＣチップ４とインナリード２ａとを電気的に接続する複数の第２ワイヤ６ｂのワイヤボンディングを行う。さらに、図２１のＤ部範囲に示す、ＡＳＩＣチップ４とインナリード２ａとを電気的に接続する複数の第３ワイヤ６ｃのワイヤボンディングを行う。なお、第２ワイヤ６ｂと第３ワイヤ６ｃとでは、第３ワイヤ６ｃの方が主面４ａの周縁部から反対側のインナリード２ａに対して主面４ａ上を飛び越えてワイヤリングしている分、第２ワイヤ６ｂに比較してワイヤループが高く、かつワイヤ長さが長い。
そこで、本実施の形態のＳＩＰ１では、図４及び図２１それぞれのＰ部における隣り合って接近した第２ワイヤ６ｂと第３ワイヤ６ｃの間で、高さ方向に、図３の距離（Ｋ）に示すような間隔を設けることができる（Ｋは、例えば、８０数μｍ〜９０数μｍ程度）。すなわち、ＳＩＰ１では、ＡＳＩＣチップ４のダイボンディング時に、丸型コレット９を採用することで、ダイボンディングの位置精度を高めることができ、その結果、ＡＳＩＣチップ４が高い位置精度でダイボンディングされているため、隣り合って接近した第２ワイヤ６ｂと第３ワイヤ６ｃに対して、両者の間に所望の間隔（Ｋ）を設けることができる。
なお、図２１のＡＳＩＣチップ４において、その主面４ａの周縁部のＰ部の電極パッド４ｃを含むパッド列の続き（図２１中のＰ部の右側の周縁部）にそのまま電極パッド４ｃを配置できず、わざわざその反対側の周縁部に第３ワイヤ６ｃと接続する複数の電極パッド４ｃが設けられているのは、チップ内に両パッド列（第２ワイヤ６ｂと接続する電極パッド４ｃのパッド列と、第３ワイヤ６ｃと接続する電極パッド４ｃのパッド列）を分断する内部回路が形成されているためである。
したがって、ＳＩＰ１では、第３ワイヤ６ｃのように主面４ａを飛び越えて反対側のインナリード２ａに接続さぜるを得ないワイヤ６が存在するとともに、Ｐ部における第２ワイヤ６ｂと第３ワイヤ６ｃの接触を防止する上でもＡＳＩＣチップ４を高い位置精度でダイボンディングする必要があり、丸型コレット９を採用してダイボンディングすることが非常に有効である。
なお、第１ワイヤ６ａ、第２ワイヤ６ｂ、第３ワイヤ６ｃ及び第４ワイヤ６ｄのワイヤボンディングの順番については、前述の順番に限定されるものではなく、任意の順番であるが、水平方向の位置でクロスする、または接近する可能性があるワイヤ同士については、高低差を付けたワイヤリングとし、その際には、ワイヤループの高さが低い方から先にワイヤボンディングを行う。
ワイヤボンディング完了後、図８のステップＳ４の樹脂モールディングを行う。ここでは、マイコンチップ３、ＡＳＩＣチップ４、複数のワイヤ６及び複数のインナリード２ａを樹脂封止する樹脂モールディングを行う。その際、樹脂モールディング時には、図２２のレジン流動方向１１に示すように、Ｐ部の接近した第２ワイヤ６ｂ（Ｗ１）と第３ワイヤ６ｃ（Ｗ２）において、第２ワイヤ６ｂ（Ｗ１）側の近傍の吊りリード２ｉに対応した箇所にモールドゲート１３を配置し、このモールドゲート１３から注入される封止用樹脂１２が、第３ワイヤ６ｃ（Ｗ２）がこれより低いワイヤループの第２ワイヤ６ｂ（Ｗ１）から離れる方向に第３ワイヤ６ｃ（Ｗ２）を押すように封止用樹脂１２を注入する。
すなわち、本実施の形態のＳＩＰ１の樹脂モールディング工程では、ワイヤループが高い（ワイヤ長さが長い）ワイヤ６が、ワイヤループが低い（ワイヤ長さが短い）ワイヤ６から離れる方向にワイヤループが高いワイヤ６を押すように、封止用樹脂１２が流れるようにモールドゲート１３が設けられている。
これにより、封止用樹脂１２によってワイヤループが高い第３ワイヤ６ｃが押されてワイヤ流れが起こり、その結果、第３ワイヤ６ｃと第２ワイヤ６ｂが接触するワイヤショートの発生を防ぐことができる。
また、第２ワイヤ６ｂより長い第３ワイヤ６ｃが第２ワイヤ６ｂから離れる方向に封止用樹脂１２によって押されるため、第２ワイヤ６ｂとの間隔が広がり、よりワイヤショートを発生しにくくすることができる。
封止用樹脂１２の注入完了後、封止用樹脂１２を硬化させた封止体５を形成する。
なお、本実施の形態のＳＩＰ１では、マイコンチップ３は小タブ構造の第１のダイパッド２ｄに搭載されているため、マイコンチップ３と封止用樹脂１２の接触面積を増やすことができる。その結果、両者の接合力を高めてパッケージクラックの発生を抑制することができ、ＳＩＰ１の信頼性を向上させることができる。
樹脂モールディング完了後、図８のステップＳ５の外装めっき・切断・成形を行う。ここでは、封止体５が形成されたリードフレーム２における複数のアウタリード２ｂに外装めっきを施し、それぞれの端部で切断を行い、図２に示すように複数のアウタリード２ｂをガルウィング状に曲げ成形してＳＩＰ１の組み立て完了となる。
本実施の形態の半導体装置（ＳＩＰ１）の製造方法によれば、ＳＩＰ１の組み立てのダイボンディング工程においてゲタ型コレット８と丸型コレット９の２種類のコレットを使い分けることで、丸型コレット９によってダイボンディングを行った一方の半導体チップ（ＡＳＩＣチップ４）の高い位置精度を実現するとともに、ＳＩＰ１の品質の安定化を図ることができる。
また、ダイボンディングにおいて高い位置精度が要求されるＡＳＩＣチップ４と、高い位置精度が要求されないマイコンチップ３とで２種類のコレットを使い分け、かつ２つの半導体チップに対するペースト材７を第２ダイボンディング終了後に一括して熱硬化させることで、ＳＩＰ１のコストアップを最小限に抑えつつ生産性の向上を図ることができる。
つまり、若干のコストアップはあるものの、半導体チップの位置精度の安定化を図ることが可能になるため、検査（ダイボンディング工程でのペースト材７の目視検査等）の簡略化や、ＳＩＰ１の歩留りを向上させることができるとともに、ＳＩＰ１の高品質を維持することもできる。
次に、本実施の形態の変形例について説明する。図１８及び図１９は変形例のコレットの図であり、表面非接触型のコレットの変形例として、角錐型コレット１０を示している。角錐型コレット１０は、ゲタ型コレット８と同様に、ＳＩＰ１の組み立てのダイボンディング工程において、高い位置精度が要求されない半導体チップ（例えば、マイコンチップ３）を吸引孔１０ａを介してエアーを吸引し、吸引部１０ｂで吸着保持してピックアップ及びダイボンディングするものであり、本実施の形態のＳＩＰ１の組み立てでは、第１ダイボンディング工程でダイボンディングする際に用いられるものである。
なお、角錐型コレット１０は、四角形状の半導体チップの主面において、対向する二組の辺にコレットの傾斜面が接触するように、半導体チップを保持するものである。
すなわち、ＳＩＰ１の組み立てにおいて、この角錐型コレット１０を、高い位置精度が要求されないマイコンチップ３を第１ダイボンディング工程でダイボンディングする際に用いることで、ゲタ型コレット８を用いた場合と同様の効果を得ることができる。
次に、図２３に示す変形例は、半導体装置がＢＧＡ（Ball Grid Array)型のＳＩＰ１６の場合を示すものである。
ＢＧＡ型のＳＩＰ１６は、半導体チップが搭載される上面１４ａとその反対側の下面１４ｂを有し、上面１４ａに第１のチップ搭載領域（第１のチップ搭載部）１４ｃと第２のチップ搭載領域（第２のチップ搭載部）１４ｄと複数のボンディングリード１４ｅが形成された配線基板１４と、配線基板１４の上面１４ａ上に搭載されたマイコンチップ３及びＡＳＩＣチップ４と、配線基板１４の下面１４ｂに設けられた複数の半田ボール１５とを有している。
なお、配線基板１４の上面１４ａにおいて、第１のチップ搭載領域１４ｃと第２のチップ搭載領域１４ｄは並んで設けられており、これらチップ搭載領域の周囲に複数のボンディングリード１４ｅが設けられている。マイコンチップ３は、配線基板１４の上面１４ａの第１のチップ搭載領域１４ｃにペースト材７を介して搭載され、一方、ＡＳＩＣチップ４は、配線基板１４の上面１４ａの第２のチップ搭載領域１４ｄにペースト材７を介して搭載されている。
また、マイコンチップ３及びＡＳＩＣチップ４は、両者とも配線基板１４の上面１４ａ上にフェイスアップ実装され、それぞれ複数のワイヤ６を介して配線基板１４のボンディングリード１４ｅと電気的に接続されている。すなわち、配線基板１４上にフェイスアップ実装されたマイコンチップ３の主面３ａの電極パッド３ｃと配線基板１４のボンディングリード１４ｅとがワイヤ６によって電気的に接続されており、同じく配線基板１４上にフェイスアップ実装されたＡＳＩＣチップ４の主面４ａの電極パッド４ｃと配線基板１４のボンディングリード１４ｅとがワイヤ６によって電気的に接続されている。
また、ＳＩＰ１と同様に、マイコンチップ３とＡＳＩＣチップ４との間もワイヤ６を介して両者が電気的に接続されている。
また、マイコンチップ３、ＡＳＩＣチップ４及び複数のワイヤ６は、配線基板１４の上面１４ａ上において封止体５によって樹脂封止されている。
なお、配線基板１４の下面１４ｂに設けられた複数の半田ボール１５は、ＳＩＰ１６の外部接続用端子である。
このようなＢＧＡ型のＳＩＰ１６においてもその組み立てのダイボンディング工程で、まず、高い位置精度を要求されないマイコンチップ３をゲタ型コレット（表面非接触型のコレット）８でピックアップして配線基板１４上にダイボンディングし、その後、高い位置精度が要求されるＡＳＩＣチップ４を丸型コレット（表面接触型のコレット）９でピックアップして配線基板１４上にダイボンディングすることで、ＳＩＰ１の場合と同様の効果を得ることができる。
すなわち、ＢＧＡ型のＳＩＰ１６においても、その組み立てのダイボンディング工程においてゲタ型コレット８と丸型コレット９の２種類のコレットを使い分けることで、丸型コレット９によってダイボンディングを行った一方のＡＳＩＣチップ４の高い位置精度を実現するとともに、ＳＩＰ１６の品質の安定化を図ることができる。
さらに、このダイボンディングにおいて高い位置精度が要求されるＡＳＩＣチップ４と、高い位置精度が要求されないマイコンチップ３とで２種類のコレットを使い分け、かつ２つの半導体チップに対するペースト材７を第２ダイボンディング終了後に一括して熱硬化させることで、ＳＩＰ１６のコストアップを最小限に抑えつつ生産性の向上を図ることができる。
なお、ＳＩＰ１６のその他の製造方法及びその製造方法によって得られるその他の効果については、ＳＩＰ１の製造方法の場合と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、半導体装置にマイコンチップ３とＡＳＩＣチップ４の２つの半導体チップが搭載されている場合を説明したが、前記半導体装置は、３つ以上の半導体チップが搭載されているものであってもよく、これらの半導体チップが表面接触型のコレットと表面非接触型のコレットの２種類のコレットを使い分けてダイボンディングされるものであれば良い。
本発明は、ダイボンディングが行われて組み立てられる電子装置の組み立てに好適である。
１ ＳＩＰ（半導体装置）
２ リードフレーム
２ａ インナリード（リード）
２ｂ アウタリード
２ｃ ダイパッド（チップ搭載部）
２ｄ 第１のダイパッド（第１のチップ搭載部）
２ｅ 第２のダイパッド（第２のチップ搭載部）
２ｆ 上面
２ｇ 上面
２ｈ 枠部
２ｉ 吊りリード
２ｊ 支持リード
３ マイコンチップ（第１半導体チップ）
３ａ 主面（回路形成面）
３ｂ 裏面
３ｃ 電極パッド
３ｄ 絶縁膜
３ｅ ガラスコート膜
３ｆ チタン層
３ｇ ステップカット部（段差部）
４ ＡＳＩＣチップ（第２半導体チップ）
４ａ 主面（回路形成面）
４ｂ 裏面
４ｃ 電極パッド
４ｄ 絶縁膜
４ｅ ガラスコート膜
４ｆ チタン層
４ｇ ポリイミドコート膜（保護膜）
５ 封止体
６ ワイヤ
６ａ 第１ワイヤ
６ｂ 第２ワイヤ
６ｃ 第３ワイヤ
６ｄ 第４ワイヤ
７ ペースト材
８ ゲタ型コレット（表面非接触型のコレット）
８ａ 吸引孔
８ｂ 吸引部
９ 丸型コレット（表面接触型のコレット）
９ａ 吸引孔
９ｂ 吸引部
１０ 角錐型コレット（表面非接触型のコレット）
１０ａ 吸引孔
１０ｂ 吸引部
１１ レジン流動方向
１２ 封止用樹脂
１３ モールドゲート
１４ 配線基板
１４ａ 上面
１４ｂ 下面
１４ｃ 第１のチップ搭載領域（第１のチップ搭載部）
１４ｄ 第２のチップ搭載領域（第２のチップ搭載部）
１４ｅ ボンディングリード
１５ 半田ボール
１６ ＳＩＰ（半導体装置）

Claims (16)

  1. （ａ）第１のチップ搭載部と前記第１のチップ搭載部に並んで設けられた第２のチップ搭載部とを備えたチップ搭載部を有し、前記チップ搭載部の周囲に複数のリードが設けられたリードフレームを準備する工程と、
    （ｂ）表面非接触型のコレットで第１半導体チップをピックアップし、前記ピックアップされた前記第１半導体チップを前記第１のチップ搭載部にダイボンディングする工程と、
    （ｃ）前記（ｂ）工程の後、表面接触型のコレットで第２半導体チップをピックアップし、前記ピックアップされた前記第２半導体チップを前記第２のチップ搭載部にダイボンディングする工程と、
    （ｄ）前記（ｃ）工程の後、前記第１及び第２半導体チップそれぞれにワイヤボンディングを行う工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記第１半導体チップを前記第１のチップ搭載部上にペースト材を介して搭載し、
    前記（ｃ）工程で、前記第２半導体チップを前記第２のチップ搭載部上にペースト材を介して搭載することを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｃ）工程の後でかつ前記（ｄ）工程の前に、前記第１のチップ搭載部上の前記ペースト材と前記第２のチップ搭載部上の前記ペースト材とを一括して熱硬化することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、前記第２半導体チップはその回路形成面上に保護膜を有していることを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、前記第２半導体チップはロジック回路を有していることを特徴とする半導体装置の製造方法。
  6. 請求項３記載の半導体装置の製造方法において、前記第１半導体チップはその回路形成面の縁部に凹状の段差部を有していることを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、前記第１半導体チップはマイコンチップであることを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１半導体チップに接続する第１ワイヤをワイヤボンディングするとともに、前記第２半導体チップに接続する第２ワイヤと前記第２ワイヤのワイヤループよりワイヤループの高さが高い第３ワイヤをワイヤボンディングし、
    前記（ｄ）工程の後、前記第１及び第２半導体チップを封止する樹脂モールディングを行う（ｅ）工程を有し、
    前記（ｅ）工程では、封止用樹脂が、前記第３ワイヤが前記第２ワイヤから離れる方向に前記第３ワイヤを押すように前記封止用樹脂を注入することを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１半導体チップに接続する第１ワイヤをワイヤボンディングするとともに、前記第２半導体チップに接続する第２ワイヤと前記第２ワイヤのワイヤループよりワイヤループの高さが高い第３ワイヤをワイヤボンディングし、
    前記第１ワイヤは、前記第２半導体チップを飛び越えて前記リードに接続するワイヤを含んでいることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、前記第２半導体チップの厚さは、前記第１半導体チップの厚さより薄いことを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１半導体チップに接続する第１ワイヤをワイヤボンディングするとともに、前記第２半導体チップに接続する第２ワイヤと前記第２ワイヤのワイヤループよりワイヤループの高さが高い第３ワイヤをワイヤボンディングし、さらに、前記第１半導体チップと前記第２半導体チップとを接続する第４ワイヤをワイヤボンディングすることを特徴とする半導体装置の製造方法。
  12. （ａ）第１のチップ搭載部と前記第１のチップ搭載部に並んで設けられた第２のチップ搭載部とを備えたチップ搭載部を有し、前記チップ搭載部の周囲に複数のボンディングリードが設けられた配線基板を準備する工程と、
    （ｂ）表面非接触型のコレットで第１半導体チップをピックアップし、前記ピックアップされた前記第１半導体チップを前記第１のチップ搭載部にダイボンディングする工程と、
    （ｃ）前記（ｂ）工程の後、表面接触型のコレットで第２半導体チップをピックアップし、前記ピックアップされた前記第２半導体チップを前記第２のチップ搭載部にダイボンディングする工程と、
    （ｄ）前記（ｃ）工程の後、前記第１及び第２半導体チップそれぞれにワイヤボンディングを行う工程と、
    を有することを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記第１半導体チップを前記第１のチップ搭載部上にペースト材を介して搭載し、
    前記（ｃ）工程で、前記第２半導体チップを前記第２のチップ搭載部上にペースト材を介して搭載することを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｃ）工程の後でかつ前記（ｄ）工程の前に、前記第１のチップ搭載部上の前記ペースト材と前記第２のチップ搭載部上の前記ペースト材とを一括して熱硬化することを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、前記第２半導体チップはその回路形成面上に保護膜を有していることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、前記第２半導体チップはロジック回路を有していることを特徴とする半導体装置の製造方法。
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