JP6100648B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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Description

本発明は、半導体装置及び半導体装置の製造方法に関し、例えば２つの半導体チップをボンディングワイヤで接続した半導体装置及び半導体装置の製造方法に適用可能な技術である。
半導体チップの実装方法の一つに、リードフレームやインターポーザの上に半導体チップを搭載し、リードフレームと半導体チップをボンディングワイヤで接続し、さらに半導体チップ及びボンディングワイヤを封止樹脂で封止したものがある。このような半導体装置を製造するにあたり、ボンディングワイヤが封止樹脂の流れによって変形し、隣り合うボンディングワイヤがショートする恐れがある。
これに対し、特許文献１には、リードフレームの上に半導体チップを搭載した半導体装置において、リードフレームのインナーリードの間隔を、ダイパッド（支持体）の角に近づくにつれて広げることが記載されている。
特開２００４−１５８８７５号公報
半導体装置の一つに、複数の半導体チップを一つのリードフレームのダイパッドやインターポーザに搭載したものがある。一方、近年は半導体装置の微細化が進んでいる。本発明者が検討した結果、このような半導体装置において、隣り合う２つの半導体チップをボンディングワイヤで接続した場合、このボンディングワイヤが封止樹脂の流れによって変形し、隣り合うボンディングワイヤがショートする恐れがあることが判明した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、第１半導体チップと第２半導体チップはチップ搭載部に搭載されており、また、複数のボンディングワイヤを用いて互いに接続されている。第１半導体チップの第１辺は、第２半導体チップの第５辺に対向している。第１半導体チップは、第１辺に沿って配置された複数の第１電極パッドを有しており、第２半導体チップは、第５辺に沿って配置された複数の第２電極パッドを有している。第１のボンディングワイヤ、第２のボンディングワイヤ、第３のボンディングワイヤ、及び第４のボンディングワイヤは、第１辺に沿ってこの順に並んでいる。チップ搭載部に垂直な方向から見た場合において、第１のボンディングワイヤと第２のボンディングワイヤの間隔の最大値は、第２のボンディングワイヤと第３のボンディングワイヤの間隔の最大値よりも広い。また、第２のボンディングワイヤと第３のボンディングワイヤの間隔の最大値は、第３のボンディングワイヤと第４のボンディングワイヤの間隔の最大値よりも広い。
他の一実施の形態によれば、第１半導体チップと第２半導体チップはチップ搭載部に搭載されており、また、複数のボンディングワイヤを用いて互いに接続されている。第１半導体チップの第１辺は、第２半導体チップの第５辺に対向している。第１半導体チップは、第１辺に沿って配置された複数の第１電極パッドを有しており、第２半導体チップは、第５辺に沿って配置された複数の第２電極パッドを有している。第１のボンディングワイヤ、第２のボンディングワイヤ、第３のボンディングワイヤ、及び第４のボンディングワイヤは、第１辺に沿ってこの順に並んでいる。チップ搭載部に垂直な方向から見た場合において、第１のボンディングワイヤに接続する第２電極パッドと第２のボンディングワイヤに接続する第２電極パッドの間隔は、第２のボンディングワイヤに接続する第２電極パッドと第３のボンディングワイヤに接続する第２電極パッドの間隔よりも広い。また、第２のボンディングワイヤに接続する第２電極パッドと第３のボンディングワイヤに接続する第２電極パッドの間隔は、第３のボンディングワイヤに接続する第２電極パッドと第４のボンディングワイヤに接続する第２電極パッドの間隔よりも広い。
前記一実施の形態によれば、隣り合う２つの半導体チップをボンディングワイヤで接続した場合、隣り合うボンディングワイヤがショートすることを抑制できる。
実施の形態に係る半導体装置の構成を示す断面図である。 半導体装置の平面図である。 図２の点線αで囲んだ領域を拡大した図である。 図３においてワイヤが湾曲した状態を示す図である。 第２半導体チップの平面図である。 第２半導体チップが有する回路や素子のレイアウトを示す平面図である。 第２半導体チップが有する回路の一部を示す回路図である。 半導体装置の製造方法を説明する図である。 半導体装置の製造方法を説明する図である。 半導体装置の製造方法を説明する図である。 封止樹脂による封止工程を行う装置の構成を示す平面図である。 ワイヤ流れの原因となる封止樹脂の流れを説明するための図である。 変形例１に係る半導体装置の平面図である。 図１３の領域αを拡大した図である。 変形例２に係る半導体装置の平面図である。 図１５の領域αを拡大した図である。 変形例３に係る半導体装置の構成を示す断面図である。 変形例４に係る半導体装置の構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態）
図１は、実施の形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、チップ搭載部ＤＰの第１面に第１半導体チップＳＣ１及び第２半導体チップＳＣ２を搭載した構成を有している。チップ搭載部ＤＰは、例えばリードフレームのダイパッドである。第１半導体チップＳＣ１は、ボンディングワイヤＷＩＲ１を介して第１端子ＴＥＲ１に接続しており、第２半導体チップＳＣ２はボンディングワイヤＷＩＲ２を介して第２端子ＴＥＲ２に接続している。第１端子ＴＥＲ１及び第２端子ＴＥＲ２は、例えばリードフレームのリード端子である。そして第１半導体チップＳＣ１と第２半導体チップＳＣ２は、ボンディングワイヤＷＩＲ３を介して互いに接続されている。ボンディングワイヤＷＩＲ１，ＷＩＲ２，ＷＩＲ３は、例えば金ワイヤであるが、他の金属（例えば銅）によって形成されていても良い。
チップ搭載部ＤＰの第１面、第１半導体チップＳＣ１、第２半導体チップＳＣ２、及びボンディングワイヤＷＩＲ１，ＷＩＲ２，ＷＩＲ３は、封止樹脂ＭＤＲによって封止されている。本図に示す例において、半導体装置ＳＤはＱＦＮ（Quad For Non-Lead Package）である。このため、第１端子ＴＥＲ１及び第２端子ＴＥＲ２の端面は、封止樹脂ＭＤＲの端面と同一面を形成している。また、チップ搭載部ＤＰのうち第１面とは逆側の面（第２面）、並びに第１端子ＴＥＲ１及び第２端子ＴＥＲ２の一面は、封止樹脂ＭＤＲの底面からと出しており、封止樹脂ＭＤＲの底面と同一面を形成している。ただし、半導体装置ＳＤは、他の封止構造を有していても良い。
図２は、半導体装置ＳＤの平面図である。本図では、封止樹脂ＭＤＲは説明のため省略されている。また図１は、図２のＡ−Ａ´断面に対応している。
第１半導体チップＳＣ１の平面形状は矩形、例えば正方形、又は縦横比が１．５以下の長方形である。第１半導体チップＳＣ１は、第１辺ＳＩＤ１、第２辺ＳＩＤ２、第３辺ＳＩＤ３、及び第４辺ＳＩＤ４を有している。第１辺ＳＩＤ１は第２半導体チップＳＣ２の第５辺ＳＩＤ５に対向している。第２辺ＳＩＤ２は、第１辺ＳＩＤ１に対向する辺であり、第３辺ＳＩＤ３及び第４辺ＳＩＤ４は残りの２辺である。
第１半導体チップＳＣ１は、複数の電極パッドＰＡＤ１を有している。複数の電極パッドＰＡＤ１は、第１半導体チップＳＣ１の４辺に沿って配置されている。半導体装置の高集積化が進んでいるため、第１半導体チップＳＣ１の１辺の長さは、例えば１．５ｍｍ以上２．０ｍｍ以下になっている。また、複数の電極パッドＰＡＤ１は、互いに等間隔に配置されている。隣り合う電極パッドＰＡＤ１の間隔は、例えば７５ｕｍ以下である。ただし、第１半導体チップＳＣ１の４つの角の隣に位置している８つの電極パッドＰＡＤ１は、その隣に位置している電極パッドＰＡＤ１から少し離れて配置されている。
第１辺ＳＩＤ１に沿って配置されている電極パッドＰＡＤ１（第１電極パッドＰＡＤ１１）は、ボンディングワイヤＷＩＲ３を介して第２半導体チップＳＣ２に接続している。また、第２辺ＳＩＤ２、第３辺ＳＩＤ３、及び第４辺ＳＩＤ４に沿って配置されている電極パッドＰＡＤ１は、ボンディングワイヤＷＩＲ１を介して第１端子ＴＥＲ１に接続している。
なお、本図に示す例では、第１半導体チップＳＣ１は、汎用のマイコン（マイクロコントローラ（MCU：Micro Control Unit）またはマイクロプロセッサ（MPU： Micro-Processing Unit ））である。このため、第１半導体チップＳＣ１には、いずれのボンディングワイヤにも接続されていない電極パッドＰＡＤ１（空電極パッドＵＣＰＡＤ１）が設けられている。本図に示す例では、空電極パッドＵＣＰＡＤ１は、第１半導体チップＳＣ１の４辺のすべてに設けられている。ただし、第１半導体チップＳＣ１の少なくとも１辺は、空電極パッドＵＣＰＡＤ１を有していなくても良い。
第２半導体チップＳＣ２は、例えばアナログ回路及び電流制御用のトランジスタ（後述するパワートランジスタＰＴＲ）を有しており、その平面形状は第１半導体チップＳＣ１よりも大きい。具体的には、第２半導体チップＳＣ２は長方形であり、その縦横比は２．０倍以上である。また、第２半導体チップＳＣ２の長辺の長さは６．０ｍｍ以上６．５ｍｍ以下であり、第１辺ＳＩＤ１よりも長い。また、第２半導体チップＳＣ２の短辺の長さは、２．０ｍｍ以上３．０ｍｍ以下である。
第２半導体チップＳＣ２は、第５辺ＳＩＤ５、第６辺ＳＩＤ６、第７辺ＳＩＤ７、第８辺ＳＩＤ８を有している。第５辺ＳＩＤ５は、第１半導体チップＳＣ１の第１辺ＳＩＤ１に対向している。第６辺ＳＩＤ６は第５辺ＳＩＤ５に対向している。本図に示す例では、第５辺ＳＩＤ５及び第６辺ＳＩＤ６は、第２半導体チップＳＣ２の長辺である。また、第２半導体チップＳＣ２の残りの２辺（第７辺ＳＩＤ７及び第８辺ＳＩＤ８）は短辺である。
第２半導体チップＳＣ２は、複数の電極パッドＰＡＤ２を有している。複数の電極パッドＰＡＤ２は、第２半導体チップＳＣ２の４辺に沿って配置されている。電極パッドＰＡＤ２の間隔は、その電極パッドが、第２半導体チップＳＣ２内のいずれの素子に接続しているかによって、異なる。このため、電極パッドＰＡＤ２の間隔は、電極パッドＰＡＤ１の間隔と比較して不ぞろいである。このため、電極パッドＰＡＤ２の間隔の分散は、電極パッドＰＡＤ１の間隔の分散よりも大きい。
第２半導体チップＳＣ２の第５辺ＳＩＤ５に沿って配置されている電極パッドＰＡＤ２のうち、第５辺ＳＩＤ５の延在方向において第１半導体チップＳＣ１の第１辺ＳＩＤ１と重なっている部分に位置する電極パッドＰＡＤ２の大部分（第２電極パッドＰＡＤ２１）は、ボンディングワイヤＷＩＲ３を介して第１半導体チップＳＣ１に接続している。また、第５辺ＳＩＤ５に沿って配置されている電極パッドＰＡＤ２のうち、第５辺ＳＩＤ５の延在方向において第１半導体チップＳＣ１の第１辺ＳＩＤ１と重なっていない部分に位置する電極パッドＰＡＤ２の大部分は、ボンディングワイヤＷＩＲ２を介して第２端子ＴＥＲ２に接続している。また、第６辺ＳＩＤ６に沿って配置されている電極パッドＰＡＤ２、第７辺ＳＩＤ７に沿って配置されている電極パッドＰＡＤ２、及び第８辺ＳＩＤ８に沿って配置されている電極パッドＰＡＤ２も、ボンディングワイヤＷＩＲ２を介して第２端子ＴＥＲ２に接続している。
なお、第２半導体チップＳＣ２も、ボンディングワイヤに接続していない電極パッドＰＡＤ２（空電極パッドＵＣＰＡＤ２）を有している。ただし、空電極パッドＵＣＰＡＤ２の数は、空電極パッドＵＣＰＡＤ１の数よりも少ない。
本図に示す例において、チップ搭載部ＤＰ、第１端子ＴＥＲ１、及び第２端子ＴＥＲ２はリードフレームである。このため、チップ搭載部ＤＰの４隅には、吊りリードＳＬが取り付けられている。
このリードフレームは汎用のリードフレームであるため、チップ搭載部ＤＰは正方形となっている。チップ搭載部ＤＰの一辺の長さは、例えば７．０ｍｍ以上７．５ｍｍ以下である。また、チップ搭載部ＤＰの一辺の長さと、第２半導体チップＳＣ２の長辺の長さの差は、１．０ｍｍ以上１．５ｍｍ以下である。このため、チップ搭載部ＤＰの一辺の長さと、第１半導体チップＳＣ１の第２辺ＳＩＤ２の長さと第２半導体チップＳＣ２の第７辺ＳＩＤ７の長さの和と、の差は、ある程度大きくなってしまう。ボンディングワイヤＷＩＲ３の長さを短くするためには、第１半導体チップＳＣ１と第２半導体チップＳＣ２を互いに近づければよい。しかし、このようにすると、ボンディングワイヤＷＩＲ１及びボンディングワイヤＷＩＲ２の長さの和が大きくなってしまう。このため、半導体装置ＳＤが有するボンディングワイヤの全長を短くすることを目的として、第１半導体チップＳＣ１の第１辺ＳＩＤ１と第２半導体チップＳＣ２の第５辺ＳＩＤ５は、ある程度離れている。このため、ボンディングワイヤＷＩＲ３もある程度長くなっている。第１辺ＳＩＤ１と第５辺ＳＩＤ５の距離は、例えば１．０ｍｍ以上１．５ｍｍ以下である。
図３は、図２の点線αで囲んだ領域を拡大した図である。上記したように、第１半導体チップＳＣ１の第１辺ＳＩＤ１には、複数の電極パッドＰＡＤ１（第１電極パッドＰＡＤ１１）が並んで配置されており、第２半導体チップＳＣ２の第２辺ＳＩＤ２には、複数の電極パッドＰＡＤ２（第２電極パッドＰＡＤ２１）が並んで配置されている。そしてこれら第１電極パッドＰＡＤ１１は、ボンディングワイヤＷＩＲ３を介して互いに異なる第２電極パッドＰＡＤ２１に接続されている。なお、第１辺ＳＩＤ１に直角な方向において、第１電極パッドＰＡＤ１１と第２電極パッドＰＡＤ２１の間隔は、例えば１．０ｍｍ以上である。
詳細には、複数のボンディングワイヤＷＩＲ３には、第１ボンディングワイヤＷＩＲ３１、第２ボンディングワイヤＷＩＲ３２、第３ボンディングワイヤＷＩＲ３３、及び第４ボンディングワイヤＷＩＲ３４が含まれている。これら４つのワイヤは、第１辺ＳＩＤ１に沿ってこの順に配置されている。具体的には、第１ボンディングワイヤＷＩＲ３１、第２ボンディングワイヤＷＩＲ３２、第３ボンディングワイヤＷＩＲ３３、及び第４ボンディングワイヤＷＩＲ３４は、第３辺ＳＩＤ３から第４辺ＳＩＤ４に向かう方向に、この順に並んでいる。
また、第１ボンディングワイヤＷＩＲ３１に接続している第１電極パッドＰＡＤ１１（第１電極パッドＰＡＤ１１１）と、第２ボンディングワイヤＷＩＲ３２に接続している第１電極パッドＰＡＤ１１（第１電極パッドＰＡＤ１１２）の間隔は、第１電極パッドＰＡＤ１１２と、第３ボンディングワイヤＷＩＲ３３に接続している第１電極パッドＰＡＤ１１（第１電極パッドＰＡＤ１１３）の間隔にほぼ等しい。また、第１電極パッドＰＡＤ１１２と第１電極パッドＰＡＤ１１３の間隔は、第１電極パッドＰＡＤ１１３と第４ボンディングワイヤＷＩＲ３４に接続している第１電極パッドＰＡＤ１１（第１電極パッドＰＡＤ１１４）の間隔にほぼ等しい。また、第１電極パッドＰＡＤ１１１から第１電極パッドＰＡＤ１１４の間、すなわち第１ボンディングワイヤＷＩＲ３１と第４ボンディングワイヤＷＩＲ３４の間には、空電極パッドＵＣＰＡＤ１が設けられていない。
これに対して、第１ボンディングワイヤＷＩＲ３１に接続している第２電極パッドＰＡＤ２１（第２電極パッドＰＡＤ２１１）と、第２ボンディングワイヤＷＩＲ３２に接続している第２電極パッドＰＡＤ２１（第２電極パッドＰＡＤ２１２）の間隔は、第２電極パッドＰＡＤ２１２と、第３ボンディングワイヤＷＩＲ３３に接続している第２電極パッドＰＡＤ２１（第２電極パッドＰＡＤ２１３）の間隔よりも広い。また、第２電極パッドＰＡＤ２１２と第１電極パッドＰＡＤ２１３の間隔は、第２電極パッドＰＡＤ２１３と第４ボンディングワイヤＷＩＲ３４に接続している第２電極パッドＰＡＤ２１（第２電極パッドＰＡＤ２１４）の間隔よりも広い。
このため、チップ搭載部ＤＰに垂直な方向から見た場合において、第１ボンディングワイヤＷＩＲ３１と第２ボンディングワイヤＷＩＲ３２の間隔の最大値は、第２ボンディングワイヤＷＩＲ３２と第３ボンディングワイヤＷＩＲ３３の間隔の最大値よりも大きい。また、第２ボンディングワイヤＷＩＲ３２と第３ボンディングワイヤＷＩＲ３３の間隔の最大値は、第３ボンディングワイヤＷＩＲ３３と第４ボンディングワイヤＷＩＲ３４の間隔の最大値よりも大きい。なお、これらボンディングワイヤの間隔は、例えば第１辺ＳＩＤ１に平行な方向における間隔として定義される。
このようにすると、第３辺ＳＩＤ３から第４辺ＳＩＤ４に向かう方向に封止樹脂ＭＤＲを流し込んだ場合において、図４に示すように、ボンディングワイヤＷＩＲ３にワイヤ流れが生じ、ボンディングワイヤＷＩＲ３（特に第１ボンディングワイヤＷＩＲ３１）が、第４辺ＳＩＤ４に向けて凸になる方向に湾曲した場合においても、隣り合うボンディングワイヤＷＩＲ３が互いに短絡することを抑制できる。
また、本図に示す例では、第２電極パッドＰＡＤ２１２よりも第８辺ＳＩＤ８側に位置する少なくとも４つの第２電極パッドＰＡＤ２１において、ある第２電極パッドＰＡＤ２１と、その第２電極パッドＰＡＤ２１の第８辺ＳＩＤ８側の隣に位置する第２電極パッドＰＡＤ２１との間隔は、第８辺ＳＩＤ８に近づくにつれて、少しずつ（例えば５μｍ以上１５μｍ以下）狭くなっている。このため、隣り合うボンディングワイヤＷＩＲ３が互いに短絡することを、さらに抑制できる。
なお、本図に示す例では、第１ボンディングワイヤＷＩＲ３１、第２ボンディングワイヤＷＩＲ３２、第３ボンディングワイヤＷＩＲ３３、及び第４ボンディングワイヤＷＩＲ３４は、平面視において、第５辺ＳＩＤ５側の端部が第７辺ＳＩＤ７側に近づく方向に傾いている。
本図に示す例では、最も第４辺ＳＩＤ４の近くに位置するボンディングワイヤＷＩＲ３（第５ボンディングワイヤＷＩＲ３５）と、第５ボンディングワイヤＷＩＲ３５の隣に位置する第６ボンディングワイヤＷＩＲ３６の間隔の最大値は、第１ボンディングワイヤＷＩＲ３１と第２ボンディングワイヤＷＩＲ３２の間隔の最大値よりも小さい。
また、最も第３辺ＳＩＤ３の近くに位置するボンディングワイヤＷＩＲ３（第７ボンディングワイヤＷＩＲ３７）と、その隣に位置するボンディングワイヤＷＩＲ３（本図に示す例では第１ボンディングワイヤＷＩＲ３１）の間隔は、第１ボンディングワイヤＷＩＲ３１と第２ボンディングワイヤＷＩＲ３２の間隔よりも広い。
なお、本図に示す例では、第７ボンディングワイヤＷＩＲ３７に接続する第１電極パッドＰＡＤ１１（第１電極パッドＰＡＤ１１７）と第１電極パッドＰＡＤ１１１の間には、少なくとも一つの空電極パッドＵＣＰＡＤ１が設けられている。このため、第２電極パッドＰＡＤ２１１と、第７ボンディングワイヤＷＩＲ３７に接続する第２電極パッドＰＡＤ２１（第２電極パッドＰＡＤ２１７）の間隔を、第２電極パッドＰＡＤ２１１と第２電極パッドＰＡＤ２１２の間隔よりも狭くしても、第１ボンディングワイヤＷＩＲ３１と第７ボンディングワイヤＷＩＲ３７の間隔の最大値を大きくすることができる。
図５は、第２半導体チップＳＣ２の平面図である。図６は、第２半導体チップＳＣ２が有する回路や素子のレイアウトを示す平面図である。図７は、第２半導体チップＳＣ２が有する回路の一部を示す回路図である。
図６に示すように、第２半導体チップＳＣ２の第５辺ＳＩＤ５及び第８辺ＳＩＤ８の近傍には、アナログ回路ＣＩＲが設けられている。そして第５辺ＳＩＤ５に沿って設けられた電極パッドＰＡＤ２、および第８辺ＳＩＤ８に沿って設けられた電極パッドＰＡＤ２は、いずれもアナログ回路ＣＩＲに接続している。
また、図６に示すように、第６辺ＳＩＤ６及び第７辺ＳＩＤ７の近くには、複数のパワートランジスタＰＴＲが設けられている。具体的には、パワートランジスタＰＴＲ１，パワートランジスタＰＴＲ２が、第６辺ＳＩＤ６に直交する方向に沿って並んで配置されている。そして、第６辺ＳＩＤ６及び第７辺ＳＩＤ７の付近においては、この２つのパワートランジスタＰＴＲ１，ＰＴＲ２の間に位置する領域の上方に、パワートランジスタＰＴＲに接続する電極パッドＰＡＤ２が位置している。このため、第６辺ＳＩＤ６に沿って配置された電極パッドＰＡＤ２と第６辺ＳＩＤ６の距離は、第５辺ＳＩＤ５に沿って配置された電極パッドＰＡＤ２と第５辺ＳＩＤ５の距離よりも大きい。同様に、第７辺ＳＩＤ７に沿って配置された電極パッドＰＡＤ２と第７辺ＳＩＤ７の距離は、第５辺ＳＩＤ５に沿って配置された電極パッドＰＡＤ２と第５辺ＳＩＤ５の距離よりも大きい。
詳細には、パワートランジスタＰＴＲには、電極パッドＰＡＤ２２１，ＰＡＤ２２２，ＰＡＤ２２３が接続している。そして図７の等価回路図に示すように、電極パッドＰＡＤ２２１には電源電圧Ｖｃｃが印加されており、電極パッドＰＡＤ２２３には接地電位Ｖｓが印加されている。そして電極パッドＰＡＤ２２２が、パワートランジスタＰＴＲの出力端子となっている。
そして、第６辺ＳＩＤ６に沿って配置された電極パッドＰＡＤ２と第６辺ＳＩＤ６の距離が、第５辺ＳＩＤ５に沿って配置された電極パッドＰＡＤ２と第５辺ＳＩＤ５の距離よりも大きいため、ボンディングワイヤＷＩＲ２と、そのボンディングワイヤＷＩＲ２が接続する第２端子ＴＥＲ２の隣に位置する第２端子ＴＥＲ２との距離を大きくすることができる。従って、ボンディングワイヤＷＩＲ２が、本来接続すべきでない第２端子ＴＥＲ２と短絡することを抑制できる。この効果は、第７辺ＳＩＤ７に沿って配置された電極パッドＰＡＤ２に接続するボンディングワイヤＷＩＲ２においても、得ることができる。
次に、図８〜図１０を用いて、半導体装置ＳＤの製造方法を説明する。
まず、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を準備する。第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、例えば以下のようにして製造される。
まず、半導体基板に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
また、第２半導体チップＳＣ２については、上記した工程において、パワートランジスタＰＴＲが形成される。なお、パワートランジスタＰＴＲのゲート絶縁膜は、他のトランジスタのゲート絶縁膜とは異なる工程で形成されていても良い。
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にＭＯＳトランジスタが形成される。
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層を形成する。最上層の配線層には、電極パッド（電極パッドＰＡＤ１又は電極パッドＰＡＤ２）が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極パッド上に位置する開口が形成される。
また、図８に示すチップ搭載部ＤＰを準備する。本図に示す例において、チップ搭載部ＤＰはリードフレームである。そして複数のチップ搭載部ＤＰは、所謂ＭＡＰタイプとなっており、枠を介して互いに繋がっている。
次いで、図９に示すように、複数のチップ搭載部ＤＰのそれぞれに、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を搭載する。第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、銀ペーストなどのペースト材を用いてチップ搭載部ＤＰに搭載されても良いし、ＤＡＦ（Die Attachment Film）を用いてチップ搭載部ＤＰに搭載されても良い。
次いで、図１０に示すように、第１半導体チップＳＣ１の電極パッドＰＡＤ１を、ボンディングワイヤＷＩＲ１を介して第１端子ＴＥＲ１に接続する。また、第２半導体チップＳＣ２の電極パッドＰＡＤ２を、ボンディングワイヤＷＩＲ２を介して第２端子ＴＥＲ２に接続する。また、第１半導体チップＳＣ１の第１電極パッドＰＡＤ１１と第２半導体チップＳＣ２の第２電極パッドＰＡＤ２１を、ボンディングワイヤＷＩＲ３を介して互いに接続する。
次いで、封止樹脂ＭＤＲを用いて、複数のチップ搭載部ＤＰ、これらの上に位置している第１半導体チップＳＣ１、第２半導体チップＳＣ２、及びボンディングワイヤＷＩＲ１，ＷＩＲ２，ＷＩＲ３を一括して封止樹脂ＭＤＲで封止する。その後、半導体装置ＳＤを個片化する。
図１１は、封止樹脂ＭＤＲによる封止工程を行う装置の構成を示す平面図である。本図に示す例において、封止樹脂ＭＤＲは樹脂保持部ＰＴ内に保持されている。そしてＭＡＰタイプのチップ搭載部ＤＰが保持されている空間Ｓと、樹脂保持部ＰＴは、流路ＦＣを介して繋がっている。そして、樹脂保持部ＰＴから封止樹脂ＭＤＲが押し出されると、押し出された封止樹脂ＭＤＲは、流路ＦＣを介して空間Ｓに流れ込む。これにより、チップ搭載部ＤＰ等は、封止樹脂ＭＤＲによって封止される。このように、封止工程において、封止樹脂ＭＤＲは、チップ搭載部ＤＰの一方向から流れ込む。
図１２は、ワイヤ流れの原因となる封止樹脂ＭＤＲの流れを説明するための図である。上記したように、封止工程において、封止樹脂ＭＤＲはチップ搭載部ＤＰの一方向から流れ込む（矢印β方向）。本実施形態では、ＭＡＰタイプのチップ搭載部ＤＰは、第１半導体チップＳＣ１の第３辺ＳＩＤ３側から封止樹脂ＭＤＲが流れ込むように、言い換えると第３辺ＳＩＤ３が流路ＦＣに対向するように、図１１に示した空間Ｓ内に配置される。このため、平面視において、ボンディングワイヤＷＩＲ３が、第４辺ＳＩＤ４に向けて凸になる方向に湾曲する。ただし本実施形態では、ボンディングワイヤＷＩＲ３の間隔は一部で広がっているため、平面視においてボンディングワイヤＷＩＲ３が湾曲しても、隣り合うボンディングワイヤＷＩＲ３が互いに短絡することを抑制できる。
また、第４辺ＳＩＤ４側のボンディングワイヤＷＩＲ３の間隔は、第３辺ＳＩＤ３側のボンディングワイヤＷＩＲ３の間隔よりも狭くなっている。従って、第１半導体チップＳＣ１の第１電極パッドＰＡＤ１１の間隔の平均値及び第２半導体チップＳＣ２の第２電極パッドＰＡＤ２１の間隔の平均値が大きくなること、すなわちこれらの半導体チップが大きくなることを抑制できる。
特に本実施形態では、第２半導体チップＳＣ２は長方形である。このため、チップ搭載部ＤＰとして汎用のリードフレームを使用した場合、チップ搭載部ＤＰの一辺の長さと、第１半導体チップＳＣ１の第２辺ＳＩＤ２の長さと第２半導体チップＳＣ２の第７辺ＳＩＤ７の長さの和と、の差は、ある程度大きくなってしまう。このため、半導体装置ＳＤが有するボンディングワイヤの全長を短くするためには、第１半導体チップＳＣ１の第１辺ＳＩＤ１と第２半導体チップＳＣ２の第５辺ＳＩＤ５をある程度離す必要が出てくる。この場合、ボンディングワイヤＷＩＲ３はある程度長くなってしまうため、上記したワイヤ流れの問題が生じやすくなっている。しかし、この場合においても、ボンディングワイヤＷＩＲ３が湾曲しても、隣り合うボンディングワイヤＷＩＲ３が互いに短絡することを抑制できる。
（変形例１）
図１３は、変形例１に係る半導体装置ＳＤの平面図である。図１４は、図１３の領域αを拡大した図である。図１３は実施形態における図２に対応しており、図１４は実施形態における図３に対応している。本変形例に係る半導体装置ＳＤは、第１電極パッドＰＡＤ１１及び第２電極パッドＰＡＤ２１の配置を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
詳細には、本図に示す例では、第１ボンディングワイヤＷＩＲ３１、第２ボンディングワイヤＷＩＲ３２、第３ボンディングワイヤＷＩＲ３３及び第４ボンディングワイヤＷＩＲ３４は、平面視において、第５辺ＳＩＤ５側の端部が第８辺ＳＩＤ８側に近づく方向に傾いている。このため、第１辺ＳＩＤ１に沿う方向において、第１辺ＳＩＤ１の両端の近くのそれぞれに、複数の空電極パッドＵＣＰＡＤ１が並んで設けられている。
また、第１辺ＳＩＤ１には、電極パッドＰＡＤ１が複数列設けられている。ただし、中心側（内側）の電極パッドＰＡＤ１の全ては、空電極パッドＵＣＰＡＤ１となっている。
本変形例によっても、実施形態と同様の効果が得られる。
（変形例２）
図１５は、変形例２に係る半導体装置ＳＤの平面図である。図１６は、図１５の領域αを拡大した図である。図１５は実施形態における図２に対応しており、図１６は実施形態における図３に対応している。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
まず、第１半導体チップＳＣ１の平面形状も長方形である。そして、第１辺ＳＩＤ１及び第２辺ＳＩＤ２は第１半導体チップＳＣ１の長辺であり、第３辺ＳＩＤ３及び第４辺ＳＩＤ４は第１半導体チップＳＣ１の短辺である。
また、ボンディングワイヤＷＩＲ３は、２つのグループＧＲ１，ＧＲ２に分けられる。グループＧＲ１に属するボンディングワイヤＷＩＲ３は、平面視において、第１辺ＳＩＤ１に対して同じ方向に傾いている。またグループＧＲ２に属するボンディングワイヤＷＩＲ３は、平面視において、ＧＲ１に属するＷＩＲ３とは逆方向に傾いている。詳細には、平面視において、グループＧＲ１に属するボンディングワイヤＷＩＲ３は、第２電極パッドＰＡＤ２１側の端部が第８辺ＳＩＤ８側に近づく方向に傾いている。また、平面視において、グループＧＲ２に属するボンディングワイヤＷＩＲ３は、第１電極パッドＰＡＤ１１側の端部が第４辺ＳＩＤ４に近づく方向に傾いている。
そして、グループ１に属している複数のボンディングワイヤＷＩＲ３、並びにこれらボンディングワイヤＷＩＲ３に接続する第１電極パッドＰＡＤ１１及び第２電極パッドＰＡＤ２１は、実施形態に示したとおりの関係になっている。また、グループＧＲ２に属しているボンディングワイヤＷＩＲ３、並びにこれらボンディングワイヤＷＩＲ３に接続する第１電極パッドＰＡＤ１１及び第２電極パッドＰＡＤ２１も、実施形態に示した通りの関係になっている。
本変形例によっても、実施形態と同様の効果が得られる。
（変形例３）
図１７は、変形例３に係る半導体装置ＳＤの構成を示す断面図である。本図に示す半導体装置ＳＤは、第１半導体チップＳＣ１および第２半導体チップＳＣ２の封止構造がＱＦＰ（Quad Flat Package）である点を除いて、実施形態又は変形例１，２のいずれかに係る半導体装置ＳＤと同様の構成である。
詳細には、チップ搭載部ＤＰの第２面は封止樹脂ＭＤＲによって覆われている。そして第１端子ＴＥＲ１及び第２端子ＴＥＲ２はリード端子であり、封止樹脂ＭＤＲの外部に延在している。
本変形例によっても、実施形態と同様の効果が得られる。
（変形例４）
図１８は、変形例４に係る半導体装置ＳＤの構成を示す断面図である。本図に示す半導体装置ＳＤは、第１半導体チップＳＣ１および第２半導体チップＳＣ２の封止構造がＢＧＡ（Ball Grid Array）である点を除いて、実施形態又は変形例１，２のいずれかに係る半導体装置ＳＤと同様の構成である。
詳細には、チップ搭載部ＤＰはインターポーザであり、ボンディングワイヤＷＩＲ１，ＷＩＲ２は、いずれもインターポーザの第１面上のフィンガに接続されている。そしてこれらのフィンガは、インターポーザ内の配線及びスルーホールを介して、インターポーザの第２面に設けられたはんだボールＳＢに接続している。
また、封止樹脂ＭＤＲの端面は、インターポーザ（チップ搭載部ＤＰ）の端面と同一面を形成している。ただし封止樹脂ＭＤＲの端面は、インターポーザの端面よりもインターポーザの内側に位置していても良い。
本変形例によっても、実施形態と同様の効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＩＲ アナログ回路
ＤＰ チップ搭載部
ＧＲ１ グループ
ＧＲ２ グループ
ＦＣ 流路
ＭＤＲ 封止樹脂
ＰＡＤ１ 電極パッド
ＰＡＤ１１ 第１電極パッド
ＰＡＤ１１１ 第１電極パッド
ＰＡＤ１１２ 第１電極パッド
ＰＡＤ１１３ 第１電極パッド
ＰＡＤ１１４ 第１電極パッド
ＰＡＤ１１７ 第１電極パッド
ＰＡＤ２ 電極パッド
ＰＡＤ２１ 第２電極パッド
ＰＡＤ２１１ 第２電極パッド
ＰＡＤ２１２ 第２電極パッド
ＰＡＤ２１３ 第２電極パッド
ＰＡＤ２１４ 第２電極パッド
ＰＡＤ２１７ 第２電極パッド
ＰＡＤ２２１ 電極パッド
ＰＡＤ２２２ 電極パッド
ＰＡＤ２２３ 電極パッド
ＰＴ 樹脂保持部
ＰＴＲ パワートランジスタ
ＰＴＲ１ パワートランジスタ
ＰＴＲ２ パワートランジスタ
ＳＣ１ 第１半導体チップ
ＳＣ２ 第２半導体チップ
ＳＤ 半導体装置
ＳＩＤ１ 第１辺
ＳＩＤ２ 第２辺
ＳＩＤ３ 第３辺
ＳＩＤ４ 第４辺
ＳＩＤ５ 第５辺
ＳＩＤ６ 第６辺
ＳＩＤ７ 第７辺
ＳＩＤ８ 第８辺
ＳＬ リード
ＴＥＲ１ 第１端子
ＴＥＲ２ 第２端子
ＵＣＰＡＤ１ 空電極パッド
ＵＣＰＡＤ２ 空電極パッド
ＷＩＲ１ ボンディングワイヤ
ＷＩＲ２ ボンディングワイヤ
ＷＩＲ３ ボンディングワイヤ
ＷＩＲ３１ 第１ボンディングワイヤ
ＷＩＲ３２ 第２ボンディングワイヤ
ＷＩＲ３３ 第３ボンディングワイヤ
ＷＩＲ３４ 第４ボンディングワイヤ
ＷＩＲ３５ 第５ボンディングワイヤ
ＷＩＲ３６ 第６ボンディングワイヤ
ＷＩＲ３７ 第７ボンディングワイヤ

Claims (9)

  1. 矩形であり、第１辺、前記第１辺とは反対側の第２辺、前記第１および第２辺に交差する第３辺、並びに前記第３辺とは反対側の第４辺を有する第１半導体チップと、
    矩形であり、第１長辺、前記第１長辺とは反対側の第２長辺、前記第１および第２長辺と交差する第１短辺、並びに前記第１短辺の反対側の第２短辺を有する第２半導体チップと、
    前記第１半導体チップ及び前記第２半導体チップを同一面上に搭載したダイパッドと、
    前記ダイパッドの周りに配置された複数のリードと、
    前記第１半導体チップと前記第２半導体チップを接続する第１ボンディングワイヤグループと、
    前記第１および第２半導体チップのそれぞれと前記複数のリードを接続する複数の第２ボンディングワイヤグループと、
    第１側面、前記第１側面とは反対側の第２側面、前記第１および第２側面と交差する第３側面、並びに前記第３側面とは反対側の第４側面を有し、前記第１および第２半導体チップ、前記ダイパッド、前記複数のリードのそれぞれの一部、並びに前記第１および第２ボンディングワイヤグループを樹脂で封止する封止体と、
    を備え、
    前記第１半導体チップの前記第１辺は、前記第２半導体チップの前記第１長辺に対向し、且つ第１方向に沿って延在しており、
    前記第１半導体チップの前記第３辺は、前記封止体の前記第３側面と対向し、且つ前記第４側面より前記第３側面の近くに配置されており、
    前記第２半導体チップの前記第１短辺は、前記封止体の前記第３側面と対向し、且つ前記第４側面より前記第３側面の近くに配置されており、
    前記第１半導体チップは、前記第１辺に沿って配置された複数の第１電極パッドを有しており、
    前記第２半導体チップは、前記第１長辺に沿って配置された複数の第２電極パッドを有しており、
    前記複数の第１電極パッドは、第１電極、第２電極、第３電極および第４電極を含み、
    第１電極、第２電極、第３電極および第４電極は、前記第３辺から前記第４辺に向かう前記第１辺に沿ってこの順で並んでおり、
    前記複数の第２電極パッドは、第１パッド、第２パッド、第３パッドおよび第４パッドを含み、
    第１パッド、第２パッド、第３パッドおよび第４パッドは、前記第１短辺から前記第２短辺に向かう前記第１長辺に沿ってこの順で並んでおり、
    前記第１ボンディングワイヤグループは、第１ボンディングワイヤ、第２ボンディングワイヤ、第３ボンディングワイヤ、及び第４ボンディングワイヤを含み、
    前記第１電極と前記第１パッドは、平面視において前記第１ボンディングワイヤを介して接続されており、
    前記第２電極と前記第２パッドは、平面視において前記第２ボンディングワイヤを介して接続されており、
    前記第３電極と前記第３パッドは、平面視において前記第３ボンディングワイヤを介して接続されており、
    前記第４電極と前記第４パッドは、平面視において前記第４ボンディングワイヤを介して接続されており、
    平面視において、前記第１電極と前記第２電極の間隔は、前記第１方向において前記第２電極と前記第３電極の間隔と実質的に等しく、
    平面視において、前記第２電極と前記第３電極の間隔は、前記第１方向において前記第３電極と前記第４電極の間隔と実質的に等しく、
    平面視において、前記第１パッドと前記第２パッドの間隔は、前記第１方向において前記第２パッドと前記第３パッドの間隔より大きく、
    平面視において、前記第２パッドと前記第３パッドの間隔は、前記第１方向において前記第３パッドと前記第４パッドの間隔より大きく、
    前記第２半導体チップの前記第１長辺の長さは、平面視において前記第１半導体チップの前記第１辺の長さより大きい半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２半導体チップは、電流制御用のパワートランジスタを有するパワー半導体チップであり、
    前記第１半導体チップは、前記第２半導体チップを制御するマイクロコントローラ、若しくはマイクロプロセッサであり、
    前記第１ボンディングワイヤは、平面視において前記第４ボンディングワイヤよりも前記第３辺の近くに位置しており、かつ、前記第４辺に向けて凸になる方向に湾曲している半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１辺の長さは、前記第２半導体チップの前記第１長辺の長さの１/４以下である半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記複数の第１電極パッドは、更に複数の電極、及び第５電極を含み、
    第５電極、複数の電極、第１電極、第２電極、第３電極および第４電極は、前記第３辺から前記第４辺に向かう前記第１方向に沿ってこの順で並んでおり、
    前記複数の第２電極パッドは、更に第５パッドを含み、
    第５パッド、第１パッド、第２パッド、第３パッドおよび第４パッドは、前記第１短辺から前記第２短辺に向かう前記第１方向に沿ってこの順で並んでおり、
    前記第１ボンディングワイヤグループは、更に第５ボンディングワイヤを含み、
    前記第５電極と前記第５パッドは、平面視において前記第５ボンディングワイヤを介して接続されており、
    前記第５パッドと前記第１パッドの間隔は、平面視において前記第１パッドと前記第２パッドの間隔より小さく、
    前記複数の電極のそれぞれは、ボンディングワイヤと接続されていない半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１パッドと前記第２パッドの間には、平面視においてパッドが配置されておらず、
    前記第２パッドと前記第３パッドの間には、平面視においてパッドが配置されておらず、
    前記第３パッドと前記第４パッドの間には、平面視においてパッドが配置されていない半導体装置。
  6. 矩形であり、第１辺、前記第１辺に対向する第２辺、第３辺、及び第４辺を有する第１半導体チップと、
    矩形であり、第５辺、前記第５辺に対向する第６辺、第７辺、及び第８辺を有する第２半導体チップと、
    前記第１半導体チップ及び前記第２半導体チップを同一面上に搭載したチップ搭載部と、
    前記第１半導体チップと前記第２半導体チップを接続する複数のボンディングワイヤと、
    前記第１および第２半導体チップ、前記チップ搭載部、並びに前記複数のボンディングワイヤを樹脂で封止する封止体と、
    を備え、
    前記第１半導体チップの第１辺は、前記第２半導体チップの第５辺に対向しており、
    前記第１半導体チップは、前記第１辺に沿って配置された複数の第１電極パッドを有しており、
    前記第２半導体チップは、前記第５辺に沿って配置された複数の第２電極パッドを有しており、
    前記複数のボンディングワイヤは、第１ボンディングワイヤ、第２ボンディングワイヤ、第３ボンディングワイヤ、及び第４ボンディングワイヤを含み
    前記第１ボンディングワイヤ、前記第２ボンディングワイヤ、前記第３ボンディングワイヤ、及び前記第４ボンディングワイヤは、前記第１辺に沿ってこの順に並んでおり、かつ互いに異なる前記第１電極パッドを互いに異なる前記第２電極パッドに接続しており、
    平面視において、
    前記第１ボンディングワイヤに接続する前記第１電極パッドと前記第２ボンディングワイヤに接続する前記第１電極パッドの間隔は、前記第２ボンディングワイヤに接続する前記第１電極パッドと前記第３ボンディングワイヤに接続する前記第１電極パッドの間隔と実質的に等しく、
    前記第２ボンディングワイヤに接続する前記第１電極パッドと前記第３ボンディングワイヤに接続する前記第１電極パッドの間隔は、前記第３ボンディングワイヤに接続する前記第１電極パッドと前記第４ボンディングワイヤに接続する前記第１電極パッドの間隔と実質的に等しく、
    平面視において、
    前記第１ボンディングワイヤに接続する前記第２電極パッドと前記第２ボンディングワイヤに接続する前記第２電極パッドの間隔は、前記第２ボンディングワイヤに接続する前記第２電極パッドと前記第３ボンディングワイヤに接続する前記第２電極パッドの間隔よりも広く、
    前記第２ボンディングワイヤに接続する前記第２電極パッドと前記第３ボンディングワイヤに接続する前記第２電極パッドの間隔は、前記第３ボンディングワイヤに接続する前記第２電極パッドと前記第４ボンディングワイヤに接続する前記第２電極パッドの間隔よりも広く、
    前記第２半導体チップの前記第５辺の長さは、平面視において前記第１半導体チップの前記第１辺の長さより大きい半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２半導体チップは、電流制御用のパワートランジスタを有するパワー半導体チップであり、
    前記第１半導体チップは、前記第２半導体チップを制御するマイクロコントローラ、若しくはマイクロプロセッサであり、
    前記第１ボンディングワイヤは、平面視において前記第４ボンディングワイヤよりも前記第３辺の近くに位置しており、かつ、前記第４辺に向けて凸になる方向に湾曲している半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記第１半導体チップの前記第１辺の長さは、前記第２半導体チップの前記第５辺の長さの１/４以下である半導体装置。
  9. 請求項６に記載の半導体装置において、
    前記複数のボンディングワイヤは、更に第５ボンディングワイヤを含み、
    前記第５ボンディングワイヤ、第１ボンディングワイヤ、第２ボンディングワイヤ、第３ボンディングワイヤ、及び第４ボンディングワイヤは、前記第１辺に沿ってこの順に並んでおり、かつ互いに異なる前記第１電極パッドを互いに異なる前記第２電極パッドに接続しており、
    前記第５ボンディングワイヤに接続する前記第２電極パッドと前記第１ボンディングワイヤに接続する前記第２電極パッドの間隔は、前記第１ボンディングワイヤに接続する前記第２電極パッドと前記第２ボンディングワイヤに接続する前記第２電極パッドの間隔よりも狭く、
    前記第５ボンディングワイヤに接続する前記第１電極パッドと前記第１ボンディングワイヤに接続する前記第１電極パッドの間隔は、前記第１ボンディングワイヤに接続する前記第１電極パッドと前記第２ボンディングワイヤに接続する前記第１電極パッドの間隔よりも広く、
    前記第５ボンディングワイヤに接続する前記第１電極パッドと前記第１ボンディングワイヤに接続する前記第１電極パッドの間には、前記第１辺の延在方向においてボンディングワイヤが接続されていない空電極パッドが配置されている半導体装置。
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