JP4015118B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4015118B2
JP4015118B2 JP2004012736A JP2004012736A JP4015118B2 JP 4015118 B2 JP4015118 B2 JP 4015118B2 JP 2004012736 A JP2004012736 A JP 2004012736A JP 2004012736 A JP2004012736 A JP 2004012736A JP 4015118 B2 JP4015118 B2 JP 4015118B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor chip
support
semiconductor device
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004012736A
Other languages
English (en)
Other versions
JP2004158875A (ja
JP2004158875A5 (ja
Inventor
茂樹 田中
敦 藤沢
宗一 長野
次彦 平野
亮一 太田
貴史 今野
堅一 建部
敏昭 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2004012736A priority Critical patent/JP4015118B2/ja
Publication of JP2004158875A publication Critical patent/JP2004158875A/ja
Publication of JP2004158875A5 publication Critical patent/JP2004158875A5/ja
Application granted granted Critical
Publication of JP4015118B2 publication Critical patent/JP4015118B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、リードフレーム及び半導体装置に関し、特に、多リードのリードフレーム及び半導体装置に適用して有効な技術に関するものである。
LSI等の半導体装置は、集積度の向上に伴って、より複雑な回路が搭載されその機能も高度なものとなっている。このような高機能化によって、半導体装置にはより多くの外部端子が必要となり、このために半導体チップに設けられるパッド電極及び半導体装置の外部端子であるリードの数もそれに対応して増加することとなる。例えば、ロジック半導体装置では、外部端子の数は数百にも及んでいる。このような多リードの半導体装置としては、QFP(Quad Flat Package)型の半導体装置が知られている。このQFP型の半導体装置では、半導体チップを封止する封止体の四側面に夫々複数のリードを設けるために、多リード化に適しており、半導体装置を実装基板に実装する場合に、半導体装置周囲のスペースを有効に利用できるという利点がある。
このようなQFP型の半導体装置の組み立てにはリードフレームが用いられる(例えば、非特許文献1)。この文献のP155〜P164にはリードフレームが示されており、特にP157及びP159には具体的なパターンが示されている。
また、前記微細化によって半導体チップに形成される素子数が増加し、それらの素子がより高速に動作するために、半導体チップからの発熱も増大することとなる。この問題に対処するために放熱性を向上させた半導体装置が知られている(例えば、非特許文献2)。この文献のP200〜P203にはヒートスプレッダを設けた半導体装置が記載されている。この半導体装置では半導体チップにヒートスプレッダを取り付けることによって、半導体装置の放熱性を向上させている。
VLSIパッケージング技術(上)、日経BP社、1993年5月31日発行
VLSIパッケージング技術(下)、日経BP社、1993年5月31日発行
前記多リード化に対応するために、リードフレームでは、各リード間の間隔であるリードピッチ及びリードの幅寸法を小さくすることが求められている。
また、同様に半導体チップには前記高機能化によって多くのパッド電極が設けられており、各パッド電極間の間隔であるパッドピッチも小さくなっている。一般に半導体チップのパッド電極のピッチは種々のものがあるが、ウエハ当たりのチップ取得数を向上させるために、チップサイズは小さいことが望ましく、このため各パッド電極間のピッチも一段と小さく設定される傾向にある。
このような理由から、多リードと各パッド電極との間をAu等のワイヤを用いてボンディングする場合、間隔が小さくなったことにより、隣接するワイヤ相互が接触するショートが発生しやすくなるという問題がある。特に半導体チップのコーナー部分では、パッド電極にボンディングしたワイヤが、半導体チップに対して斜め方向にワイヤが伸びるために、パッドピッチが同一であってもワイヤ相互間の間隔が小さくなるので、その傾向が強くなる。
また、ワイヤボンディング後の樹脂モールドの際に、各リードの機械的強度の低下或はワイヤ間隔の減少によって、モールド樹脂の流動によりワイヤが変形するワイヤ流れが生じることがあり、この変形によりワイヤのショートが発生するという問題がある。
加えて、QFPでは、中央に搭載された半導体チップに近づくにつれてリードの配置領域が狭まってくる。このため、リードの加工精度の限界から、リードピッチを半導体チップのパッドピッチに対して充分に微細化できない場合には、リードの先端を半導体チップに近付けることができなくなるので、パッド電極とリードとをボンディングするワイヤを長くせざるを得ない。このようにワイヤを長くした場合には、前記ショート或はワイヤ流れの発生の確率が高くなる。
また、このようなリードの微細化によって、各リードの機械的強度は低下するために、僅かな力により変形しやすくなり、このような変形によっても前記ショートが発生する。
本発明の目的は、多リードの半導体装置のショート或はワイヤ流れの発生を防止し、ボンディングを安定させることが可能な技術を提供することにある。
本発明の他の目的は、多リードの半導体装置の放熱特性を向上させることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
支持体に半導体チップを搭載し、この支持体に絶縁体を介してインナーリードを固定した半導体装置について、前記支持体の全面に設けた接着剤層によってインナーリード先端を前記半導体チップ搭載領域の全周囲に固定する。
更に、各インナーリード先端のリードピッチについて最大のリードピッチが最小のリードピッチの2倍未満とする。
更に、半導体チップのコーナー部に対応するインナーリード先端のリードピッチを他のリード先端のリードピッチよりも広くする。
或は、半導体チップのコーナー部に対応するインナーリード間に封止体外に導出しないダミーリードを設ける。
更に、半導体チップのコーナー部に位置するパッド電極のパッドピッチを、他のパッド電極のパッドピッチよりも広くする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
(1)本発明によれば、インナーリードの先端を前記半導体チップ搭載領域の全周囲にわたって等間隔に配置することにより、前記インナーリードの先端をより半導体チップ搭載領域に接近させることができるという効果がある。この結果、隣接するワイヤ相互が接触するショート、或はモールド樹脂の流動によりワイヤが変形するワイヤ流れが減少する。
(2)本発明によれば、上記(1)により、ボンディングワイヤの長さを短縮することができるという効果がある。
(3)本発明によれば、インナーリードの先端を、前記半導体チップ搭載領域の全周囲に配置し、半導体チップ搭載領域のコーナー部に対応するインナーリード先端のリードピッチを他のインナーリード先端のリードピッチよりも広くすることができるという効果がある。この結果、隣接するワイヤ相互が接触するショート、或はモールド樹脂の流動によりワイヤが変形するワイヤ流れが減少する。
(4)本発明によれば、上記(3)により、コーナー部にてボンディングワイヤ相互の間隔が広くなるという効果がある。
(5)本発明によれば、上記(2),(4)により、隣接するワイヤ相互が接触するショート、或はモールド樹脂の流動によりワイヤが変形するワイヤ流れが減少するという効果がある。
(6)本発明によれば、半導体チップを支持体に搭載することにより、半導体チップで発生した熱は支持体を通じて外部に放熱可能となっており、半導体チップの放熱特性を向上させることが可能となるという効果がある。
(7)本発明によれば、ダミーリードを設けることにより、樹脂の流れに乱れが生じにくくなり、ボイドの発生を防止することが可能となるという効果がある。
(8)本発明によれば、タブ吊りリードをなくすことにより、クロスボンディングを容易に行なうことが可能となるという効果がある。
(9)本発明によれば、予め支持体の全面に接着剤層を形成し、これによってインナーリードを固定することにより、支持体付リードフレームの製造工程を容易にし、製造コストを低減することができる。
以下、本発明の実施例を説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は本発明の一実施例であるQFP型半導体装置に用いられるリードフレームを示す平面図であり、図2は図1に示すリードフレームの縦断面図である。リードフレーム1は、例えばFe‐Ni系合金からなり、中央の半導体チップ(破線にて示す)搭載領域2の全周囲にわたって複数のリード3のインナーリード4の先端が配置されている。また、前記リードフレーム1は、Cu系合金でもよい。
各リード3は、ダムバー6により、或はリードフレームの枠体となるタイバー19により一体となっており、各リード3のダムバー6内側部分及び外側部分が夫々インナーリード4及びアウターリード5となる。
このようなリードパターンは、周知のエッチング技術、あるいはプレス技術などによって形成され、通常のQFP型半導体装置では、リード3は数十本から数百本が配置され、本実施例では104本のリード3が配置されている。各リード3のインナーリード4の先端は、支持体の全面に形成された絶縁性の接着剤7によって支持体8の表面に固定されている。
本発明に係るリードフレーム1では、インナーリード4に固定された支持体8の半導体チップ搭載領域2に半導体チップを固定する。このため、半導体チップを搭載するタブ(ダイパッド)を支持するタブ吊りリードは設けられておらず、タブ吊りリードの設けられていた領域をインナーリード4の配置に利用している。
このために、従来タブ吊りリードの設けられていたコーナー部にもインナーリード4が配置されており、該部を含む全周囲にて、各インナーリード先端の間隔であるリードピッチについては、最大のリードピッチが最小のリードピッチの2倍未満となっており、各インナーリード4間には他のリードを配置する余地はなくなっている。つまり、隣接するインナーリードの先端における許容すべき最大のリード間隔(L)と、リードフレームの加工精度、或は設計値により予め決定される最小のインナーリード間隔(W1)及び最小のインナーリード幅(W2)の関係が次の(式1)を満たすように、本形態のリードフレームは作成されている。
[数1]
(L)<2×(W1)+(W2)……(式1)
そこで本実施例では、前記インナーリード4を、このタブ吊りリードの設けられていた位置を含めた前記半導体チップ搭載領域の全周囲にわたって等間隔に配置することによって、同一のリードピッチであっても、インナーリード4の先端をより半導体チップ搭載領域2に接近させることが可能となる。このため、半導体チップの搭載後にワイヤボンディングを行う際に、ワイヤ長さを短縮することが可能となり、樹脂封止時のワイヤ流れを低減しワイヤ間のショートが低減する。
ここで、支持体8には、熱伝導性の良好な材料例えばCu系材料、Al系材料等を用いることによって、半導体装置の放熱性を向上させることができる。
また、複数のリード3のインナーリード4を支持体8に固定することにより、各リード3の機械的強度が改善されるので、インナーリード4のリードピッチを小さくしても、外部からの力によるインナーリード4の変形が生じにくくなる。このため、ボンディングワイヤ間のショートを防止することが可能となる。
なお、従来のヒートスプレッダを用いた技術でもタブレスとしたものはあったが、従来はヒートスプレッダが放熱の問題としてのみ捉えられていた。本発明によれば、これを積極的にリードピッチの問題解決に利用し、ボンディングの安定性を向上させるものである。
次に、図1に示すリードフレーム及びそれを用いた半導体装置の製造方法について図2、図3及び図4を用いて説明する。
先ず、図3中(a)に示すように、予め支持体8のインナーリード4と接着される面の全面に接着剤7を塗布形成する。接着剤としては、例えばエポキシ樹脂、フェノール樹脂等の熱硬化性樹脂、或はポリエチレン、塩化ビニール樹脂等の熱可塑性樹脂等が用いられる。支持体8は、金属の薄板を打ち抜き等によって加工したものであるが、接着剤7の塗布はこの加工前でも加工後であってもよい。
全面に接着剤7を塗布することで、接着剤塗布時のマスキング等を不要にし、支持体8を有するリードフレームの製造コストを低減できる。
次に、図3中(b)に示すように、パターニングされたリードフレーム1の各インナーリード4を、接着剤7によって支持体8に接着する。この状態が図2となる。本形態の場合は、300℃程度の熱処理によって、接着剤7をキュアし接着した。
次に、図3中(c)に示すように、半導体チップ10をAgペースト12によって支持体8の半導体チップ搭載領域2に接着する。従来は、インナーリード4に接着剤7を塗布し支持体8に接着する方法が採られていたが、この方法では接着剤の塗布時にインナーリードを変形させてしまうために不良品となる等の問題があったが、本発明では予め支持体8に塗布した接着剤7によって、インナーリード4の接着を行なうことにより、前述した問題を解決することが可能となる。
この後、図4に示すように、半導体チップ10のパッド電極11とインナーリード4とがAu等のボンディングワイヤ13によって接続するが、このワイヤボンディングの際に、本実施例では、インナーリード4が支持体8に固定されているので、この支持体8の裏面を真空吸引することによって、インナーリード4を固定してワイヤボンディングを行うことができるので、従来のリードフレームのごとくインナーリードを押圧固定するウインドクランパを用いる必要がない。
ワイヤボンディング終了後に、半導体チップ10、支持体8、ボンディングワイヤ13及びインナーリード4が例えばエポキシ樹脂からなる封止体14によって封止され、前述したダムバー6及びタイバー19が切断されて各リード3は電気的に分離される。この後、封止体14から延在するアウターリード5は、一例として図4ではガルウイング状に成形されて半導体装置9が完成する。
次に、本発明の他の実施例である半導体装置を図5及び図6を用いて説明する。図5は半導体チップ10のパッド電極11の配置を説明する平面図であり、図6は半導体チップ10のコーナー部分のボンディング状態を説明する部分拡大平面図である。
本実施例の半導体装置では、インナーリード4に固定された支持体8の半導体チップ搭載領域に半導体チップ10を固定する。このため、半導体チップ10を搭載するタブ(ダイパッド)を支持するタブ吊りリードは設けられておらず、タブ吊りリードの設けられていた領域をインナーリード4の配置に利用している。
このために、従来タブ吊りリードの設けられていたコーナー部にもインナーリード4が配置されており、該部を含む全周囲にて各インナーリード先端の間隔であるリードピッチについては、全周囲にわたって略等間隔に配置されており、同一のリードピッチであっても、インナーリード4の先端をより半導体チップ10に接近させることが可能となる。なお、各インナーリード4の先端のリードピッチPは、180μm〜220μm程度に設定される。
半導体チップ10の外部端子となるパッド電極11は、半導体チップ10の周縁部に複数設けられているが、本実施例では、半導体チップのコーナーに近づくにつれてパッドピッチを広く設けてある。
図6に示す例では、半導体チップ10のパッド電極11の内周縁部中央よりのパッドピッチをP1とした場合に、以降のパッドピッチをコーナーに近づくにつれて、P2=1.1P1,P3=1.2P1,P4=1.3P1と0.1P1ずつ広くする構成となっている。なお、高集積度の半導体装置に用いられる半導体チップ10では、パッド電極11のピッチは80μm〜100μm程度に設定される。
パッド電極11とインナーリード4の先端とは、ワイヤ13によって接続するボンディングが行なわれているが、パッド電極11はコーナーに近づくにつれて、パッドピッチが広く配置されているので、コーナー部分のワイヤ13がワイヤ流れなどによって変形した場合でも隣接するワイヤ13と接触しショートするのを防止することができる。なお、ボンディングワイヤ13としては、直径が25μm〜35μm程度のAu細線等が用いられている。
また、半導体チップ10は、ワイヤ13の取り回し等の点から、周縁部外端のパッド電極11と半導体チップ10のコーナーを挟んで隣接する他の周縁部外端のパッド電極11とのパッドピッチP5は、他のパッドピッチより広くなっており、この部分ではリードピッチP6よりも広くなっている。
また、ワイヤボンディングの際に、本実施例では、インナーリード4が支持体8に固定されているので、この支持体8の裏面を真空吸引することによって、インナーリード4を固定してワイヤボンディングを行うことができるので、従来のリードフレームのごとくインナーリードを押圧固定するウインドクランパを用いる必要がない。
ワイヤボンディング終了後に、半導体チップ10、支持体8、ボンディングワイヤ13及びインナーリード4が例えばエポキシ樹脂からなる封止体14によって封止され、ダムバー6及び前記タイバー19が切断されて各リード3は電気的に分離され、封止体14から延在するアウターリード5は、一例として図4ではガルウイング状に成形されて半導体装置9が完成する。
このような本実施例の半導体装置では、ワイヤ流れによる不良品の発生を従来に比較して略半分に低減することができる。
なお、前記パッドピッチの拡げ方としては、前述した周縁部中央から一律に拡げる方法の他に、コーナー部を部分的に拡げる方法等によっても本発明は実施が可能である。
次に、本発明の他の実施例である半導体装置を図7及び図16を用いて説明する。
図7は本発明の他の実施例であるQFP型半導体装置に用いられるリードフレームを部分的に示す平面図であり、図16は半導体装置を部分的に示す平面図である。
リードフレーム1は、例えばFe‐Ni系合金又は、Cu系合金からなり、中央の半導体チップ(破線にて示す)搭載領域2の全周囲にわたって複数のリード3のインナーリード4の先端が配置されている。
各リード3のインナーリード4及び半導体チップ10は、絶縁性の接着剤によって支持体8の表面に固定されている。接着剤としては、例えばエポキシ樹脂、フェノール樹脂等の熱硬化性樹脂、或はポリエチレン、塩化ビニール樹脂等の熱可塑性樹脂等が用いられる。
本実施例の半導体装置では、インナーリード4に固定された支持体8の半導体チップ搭載領域に半導体チップ10を固定する。このため、半導体チップ10を搭載するタブ(ダイパッド)を支持するタブ吊りリードは設けられておらず、タブ吊りリードの設けられていた領域をインナーリード4の配置に利用することができる。
そこで本実施例では、インナーリード4の先端を、半導体チップ搭載領域2の全周囲に配置し、半導体チップ搭載領域2のコーナー部に対応するインナーリード4先端のリードピッチを他のインナーリード4先端のリードピッチよりも広くすることが可能となる。このため、半導体チップの搭載後にワイヤボンディングを行う際に、ワイヤ13相互の間隔が広くなり、ワイヤ13間のショートが低減する。
ここで、支持体8には、熱伝導性の良好な材料例えばCu系材料、Al系材料等を用いることによって、半導体装置の放熱性を向上させることができる。
また、複数のリード3のインナーリード4を支持体8に固定することにより、各リード3の機械的強度が改善されるので、インナーリード4のリードピッチを小さくしても、外部からの力による変形が生じにくくなる。このため、ボンディングワイヤ13間のショートを防止することが可能となる。
また、パッド電極11は、半導体チップ10の周縁部に複数設けられているが、本実施例では、半導体チップのコーナーに近づくにつれてパッドピッチを広く設けてある。なお、高集積度の半導体装置に用いられる半導体チップ10では、パッド電極11のピッチは80μm〜100μm程度に設定される。
パッド電極11とインナーリード4の先端とは、ワイヤ13によって接続するボンディングが行なわれているが、パッド電極11はコーナーに近づくにつれて、パッドピッチが広く配置されているので、コーナー部分のワイヤ13がワイヤ流れなどによって変形した場合でも隣接するワイヤ13と接触しショートするのを防止することができる。なお、ボンディングワイヤ13としては、直径が25μm〜35μm程度のAu細線等が用いられている。
また、半導体チップ10は、ある程度の汎用性をもたせるために、周縁部外端のパッド電極11と隣接する他の周縁部外端のパッド電極11とのパッドピッチは、他のパッドピッチより広くなっており、リードピッチよりも広くなることもある。このような場合に前記外端のパッド電極11をよりコーナーに近付けてパッドピッチの拡大を図ることも可能である。
また、ワイヤボンディングの際に、本実施例では、インナーリード4が支持体8に固定されているので、この支持体8の裏面を真空吸引することによって、インナーリード4を固定してワイヤボンディングを行うことができるので、従来のリードフレームのごとくインナーリードを押圧固定するウインドクランパを用いる必要がない。
ワイヤボンディング終了後に、半導体チップ10、支持体8、ボンディングワイヤ13及びインナーリード4が例えばエポキシ樹脂からなる封止体14によって封止され、ダムバー6及び前記タイバー19が切断されて各リード3は電気的に分離され、封止体14から延在するアウターリード5は成形されて半導体装置9が完成する。
このような本実施例の半導体装置では、ワイヤ流れによる不良品の発生を従来に比較して略半分に低減することができる。
なお、前記パッドピッチの拡げ方としては、前述した周縁部中央から一律に拡げる方法の他に、コーナー部を部分的に拡げる方法等によっても本発明は実施が可能である。
次に、本発明の他の実施例であるリードフレームを図17を用いて説明する。図17はリードフレームを説明する部分拡大平面図である。
本実施例のリードフレーム1では、インナーリード4に固定された支持体8の半導体チップ搭載領域2に半導体チップ(破線にて示す)を固定する。このため、半導体チップ10を搭載するタブ(ダイパッド)を支持するタブ吊りリードは設けられておらず、タブ吊りリードの設けられていた領域をインナーリード4の配置に利用している。
このようなインナーリード4の配置を行なった場合には、コーナー部におけるアウターリード5の配置については、アウターリード5の保護或は樹脂注入流路の確保等のために、封止体14のコーナーから若干離してアウターリード5が配置されることとなる。このため、封止体14のコーナー部ではインナーリード4が配置されない空間が生じてしまうことがある。
このような空間が生じた場合には、樹脂注入時にこの部分にて注入された樹脂の流れに乱れが生じるためにボイドが発生し樹脂注入不良の原因となることがある。
このような問題を解決するために本実施例では、従来タブ吊りリードの設けられていたコーナー部に、リードフレーム切除後は封止体外に導出しないダミーのインナーリードであるダミーリード20を設ける。ダミーリード20は、他のインナーリード4よりも幅広で先端がインナーリード4の先端よりも外方に設けられており、インナーリード4の先端は、半導体チップ搭載領域2の全周囲にわたって配置されている。
本実施例ではこのダミーリード20によって樹脂の流れに乱れが生じるのを防止する。従って、このような本実施例の半導体装置では、ボイドによる樹脂注入不良品の発生を低減することができる。
また、支持板8の四隅を幅広のダミーリード20で固定することによって、支持板8をより強固に支持することが可能となる。
更に、リードフレームの状態で工程間を搬送するリードフレーム搬送では、リードフレーム切断前のこのダミーリード20の封止体導出部を保持することによって搬送を行なうことが可能であり、アウターリード5を保持して搬送することにより生じるアウターリード5の変形を防止することができる。
次に、本発明の他の実施例である半導体装置を図18及び図19を用いて説明する。図18は本発明者が本発明に至る段階で検討した半導体装置を説明する部分拡大平面図であり、図19は本実施例の半導体装置を説明する部分拡大平面図である。
図18に示す半導体装置では、インナーリードと半導体チップのパッド電極との接続は、インナーリードと、このインナーリードに対向する半導体チップの辺に設けられたパッド電極とが接続されている。
しかしながら、同一の半導体チップを異種の封止体に封止する必要がある場合等に、前記半導体チップのコーナー部に対応するインナーリード先端が、このインナーリードと対向する半導体チップの辺とコーナーを挟んで隣接する他の辺に設けられた半導体チップのパッド電極と接続されるクロスボンディングが要求されることがある。
このような場合に、図18に示す如く半導体チップ10をタブ21に固定し、このタブ21をタブ吊りリード22によって支持する従来の半導体装置では、ボンディングワイヤ13がタブ吊りリード22上を横切ることとなる。このため、ボンディングワイヤ13とタブ吊りリード22との接触による不良の発生を防止するために、このようなボンディングには種々の制限が設けられており、ボンディングが困難であった。
本実施例の半導体装置では、インナーリード4に固定された支持体8に半導体チップ10を固定する。このため、半導体チップ10を搭載するタブ21(ダイパッド)及びこのタブを支持するタブ吊りリード22は設けられておらず、タブ吊りリード22の設けられていた領域をインナーリード4の配置に利用している。
このようなインナーリード4の配置を行なうことによって、前述したクロスボンディングを行なっても、ボンディングワイヤ13とタブ吊りリード22との接触による不良の発生がなくなり、製品の信頼性が向上することとなる。
また、前記クロスボンディングを容易に行なうことが可能となり、ボンディングの自由度が向上することとなる。
図8は本発明の他の実施例であるリードフレームを示す断面図であり、図9はこのリードフレームを用いて製造した半導体装置を示す縦断面図である。
本実施例によるリードフレーム1は、既述した実施例によるリードフレームの構成に加えて、支持体8の半導体チップ搭載領域2とインナーリード4先端との間に、ワイヤ支持部15を設けたことを特徴としている。
このワイヤ支持部15は、支持体8の搭載領域2の周囲に配置され、半導体装置を組み立てるとき、半導体チップのパッド電極と各リードとの間にボンディングされるワイヤのループを一定の高さに支持することができる。ワイヤ支持部15は、例えばポリイミド樹脂、エポキシ樹脂などの絶縁材料を接着剤等によって支持体8に固定する、或は、支持体8を部分的に加工して、少なくともワイヤが接する部分を絶縁処理することによって形成する。
このような、実施例によるリードフレーム1によれば、ボンディングワイヤを支持するワイヤ支持部15を有しているので、ワイヤのループ高さを一定に確保することができるため、ワイヤ相互のショートを低減することができるという効果が得られる。
図10は本発明の他の実施例であるリードフレームを示す断面図であり、図11はこのリードフレームを用いて製造した半導体装置を示す縦断面図である。
本実施例によるリードフレーム1は、既述した実施例によるリードフレームの構成に加えて、支持体8の半導体チップ搭載領域2とインナーリード4先端との間に、支持体8を保持する治具16に設けたワイヤ支持部15を突出させるスリット17を設けたことを特徴としている。
リードフレーム1を治具16保持した際に、治具16に設けられたワイヤ支持部15が、このスリット17から突出することとなる。ワイヤ支持部15は、ワイヤボンディング終了後にスリット17から退避することとなるので、絶縁性の有無を問われない。
本実施例では、治具16に設けたワイヤ支持部15をリードフレーム1のスリット17に挿入することにより、ボンディングが安定するという効果が得られる。
図12は本発明の他の実施例であるリードフレームを示す断面図であり、図13はこのリードフレームを用いて製造した半導体装置を示す縦断面図である。
本実施例によるリードフレーム1は、既述した実施例によるリードフレームの構成に加えて、支持体8の半導体チップ搭載領域2が、搭載する半導体チップ10のパッド電極11とインナーリード4表面とが略同じ高さとなるべくオフセットされていることを特徴としている。このようなオフセット形状は、周知のプレス技術などを利用することにより容易に加工することができる。
このような加工を行なうことによって、インナーリード4表面の高さ位置H1と搭載される半導体チップ10の表面の高さ位置H2とを略等しくすることにより、半導体チップ10のパッド電極11と各インナーリード4とのワイヤボンディングの際に、ボンディングされるワイヤ13のループの安定性を高めることができる。ワイヤ13のループの安定性を高めることによって、ループ形状が一定となるので樹脂モールド時におけるワイヤ流れを減少することが可能となる。
図14は本発明の他の実施例であるリードフレームに用いられる支持体8を示す平面図であり、図15はこの支持体8に半導体チップ10を搭載した状態を示す平面図である。
本実施例によるリードフレーム1は、既述した実施例によるリードフレーム1の構成に加えて、支持体8の表面に、搭載される半導体チップ10の各種寸法に対応した複数のマーカ18を設けたことを特徴としている。このようなマーカ18は、印刷、プレスなどの技術によって、容易に設けることができる。
このように、搭載される半導体チップのサイズに対応したマーカ18を設けることにより、半導体チップを搭載する際に、半導体チップを搭載する正確な位置の確認が容易になるので、半導体チップのチップボンディング作業の効率が向上する。
更に、半導体チップの位置決め精度が向上するので、ワイヤの長さを一定に保つことが可能となり、ボンディングワイヤのループを安定に保つことができる。ワイヤのループの安定性を高めることによって、ループ形状が一定となるので樹脂モールド時におけるワイヤ流れを減少することが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、前記実施例では各リードが固定される支持体として方形状のものを例示したが、支持体として円形状のものを用いることも可能である。このような円形状の支持体を用いた場合には、樹脂モールド時に樹脂の流れがスムーズになるので、ボイドの発生を減少できるという効果が得られる。
また、前記実施例で用いた支持体にアースボンドを目的としたボンディングエリアを設けることによって、アースボンド対応可能なリードフレームとして更に広い用途への適用が可能となる。
さらに、支持体に対して搭載する半導体チップは1個に限定されず、複数個の半導体チップを搭載することも可能であり、これによりマルチチップの半導体装置に本発明を適用することも可能である。
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野である半導体装置に適用した場合について説明したが、それに限定されるものではなく、本発明は、リードフレームを用いて電子部品を実装するものには広く適用が可能である。
本発明の一実施例であるリードフレームを示す平面図である。 図1に示すリードフレームの縦断面図である。 本発明の一実施例であるリードフレームの製造方法を示す縦断面図である。 本発明の一実施例である半導体装置を示す縦断面図である。 本発明の他の実施例である半導体装置に用いられる半導体チップを示す平面図である。 図5の部分的に拡大して示す平面図である。 本発明の他の実施例であるQFP型半導体装置に用いられるリードフレームを部分的に示す平面図である。 本発明の他の実施例であるリードフレームを示す断面図である。 図8に示すリードフレームを用いて製造した半導体装置を示す縦断面図である。 本発明の他の実施例であるリードフレームを示す断面図である。 図10に示すリードフレームを用いて製造した半導体装置を示す縦断面図である。 本発明の他の実施例であるリードフレームを示す断面図である。 図12に示すリードフレームを用いて製造した半導体装置を示す縦断面図である。 本発明の他の実施例であるリードフレームに用いられる支持体8を示す平面図である。 図14に示す支持体8に半導体チップ10を搭載した状態を示す平面図である。 本発明の他の実施例である半導体装置を部分的に示す平面図である。 本発明の他の実施例である半導体装置を部分的に示す平面図である。 本発明者が本発明に至る段階で検討した半導体装置を部分的に示す平面図である。 本発明の他の実施例である半導体装置を部分的に示す平面図である。
符号の説明
1…リードフレーム、2…半導体チップ搭載領域、3…リード、4…インナーリード、5…アウターリード、6…ダムバー、7…接着剤、8…支持体、9…半導体装置、10…半導体チップ、11…パッド電極、12…接着剤、13…ボンディングワイヤ、14…封止体、15…ワイヤ支持部、16…治具、17…スリット、18…マーカ、19…タイバー、20…ダミーリード、21…タブ、22…タブ吊りリード、P1,P2,P3,P4,P5…パッド電極のピッチ、P6…コーナー部のリードピッチ、H1…支持体の表面の高さ位置、H2…支持体の中央位置(半導体チップの搭載位置)の高さ位置。

Claims (2)

  1. 支持体と、
    前記支持体の一表面に搭載され、集積回路と主要表面上に形成された複数のパッド電極とを有し、前記主要表面が四辺形となり、前記パッド電極が前記四辺形の4つの辺に沿って配設されてなる半導体チップと、
    前記4つの辺に沿って前記半導体チップを取り囲むように前記支持体の前記一表面上に絶縁接着剤層によって固定されるインナーリード及びこのインナーリードに連続するアウターリードとからなる複数のリードと、
    前記パッド電極と前記インナーリードの先端を電気的に接続する複数のボンディングワイヤと、
    前記半導体チップ、前記インナーリード、前記複数のボンディングワイヤ及び前記支持体を封止する四辺形からなる封止体とを有し、
    前記アウターリードは前記半導体チップの前記4つの辺と向かい合う前記封止体の4つの辺から外方向に突出する半導体装置であって、
    前記封止体の4つの各コーナーにおいて、前記封止体の隣接する2つの辺からそれぞれ突出している隣接する2つのリードのインナーリード先端の最大ピッチが、前記半導体チップを取り囲む前記インナーリードのそれぞれの先端ピッチに関して最小ピッチの2倍未満であり、隣接するボンディングパッド間のピッチが前記4つの辺によって定まるコーナに向かうに従って増大し、
    前記封止体の4つの各コーナーに前記支持体に接続されるダミーリードが設けられていることを特徴とする半導体装置。
  2. 支持体と、
    前記支持体の一表面に搭載され、集積回路と主要表面上に形成された複数のパッド電極とを有し、前記主要表面が四辺形となり、前記パッド電極が前記四辺形の4つの辺に沿って配設されてなる半導体チップと、
    前記4つの辺に沿って前記半導体チップを取り囲むように前記支持体の前記一表面上に絶縁接着剤層によって固定されるインナーリード及びこのインナーリードに連続するアウターリードとからなる複数のリードと、
    前記パッド電極と前記インナーリードの先端を電気的に接続する複数のボンディングワイヤと、
    前記半導体チップ、前記インナーリード、前記複数のボンディングワイヤ及び前記支持体を封止する四辺形からなる封止体とを有し、
    前記アウターリードは前記半導体チップの前記4つの辺と向かい合う前記封止体の4つの辺から外方向に突出する半導体装置であって、
    前記封止体の4つの各コーナーにおいて、前記封止体の隣接する2つの辺からそれぞれ突出している隣接する2つのリード先端の最大ピッチが、前記半導体チップを取り囲む前記インナーリードのそれぞれの先端ピッチに関して最小ピッチの2倍未満であり、
    前記封止体の4つの各コーナーに前記支持体に接続されるダミーリードが設けられていることを特徴とする半導体装置。
JP2004012736A 1996-03-18 2004-01-21 半導体装置 Expired - Fee Related JP4015118B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004012736A JP4015118B2 (ja) 1996-03-18 2004-01-21 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6042196 1996-03-18
JP2004012736A JP4015118B2 (ja) 1996-03-18 2004-01-21 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP9008964A Division JPH09312375A (ja) 1996-03-18 1997-01-21 リードフレーム、半導体装置及び半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2004158875A JP2004158875A (ja) 2004-06-03
JP2004158875A5 JP2004158875A5 (ja) 2005-09-15
JP4015118B2 true JP4015118B2 (ja) 2007-11-28

Family

ID=32827161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004012736A Expired - Fee Related JP4015118B2 (ja) 1996-03-18 2004-01-21 半導体装置

Country Status (1)

Country Link
JP (1) JP4015118B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6100648B2 (ja) 2013-08-28 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
JP2004158875A (ja) 2004-06-03

Similar Documents

Publication Publication Date Title
US6265762B1 (en) Lead frame and semiconductor device using the lead frame and method of manufacturing the same
US20190027427A1 (en) Semiconductor device
US8178955B2 (en) Semiconductor device
US7339259B2 (en) Semiconductor device
KR100596100B1 (ko) 반도체 장치의 제조 방법
JPH0815193B2 (ja) 半導体装置及びこれに用いるリードフレーム
JP2000307045A (ja) リードフレームおよびそれを用いた樹脂封止型半導体装置の製造方法
JP3072291B1 (ja) リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
JPS5992556A (ja) 半導体装置
JPH09307051A (ja) 樹脂封止型半導体装置及びその製造方法
JP3430976B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JPH08139218A (ja) 混成集積回路装置およびその製造方法
JP4015118B2 (ja) 半導体装置
US6909179B2 (en) Lead frame and semiconductor device using the lead frame and method of manufacturing the same
JPH04236434A (ja) 半導体装置
JPH10242362A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JPH11260989A (ja) 樹脂封止型半導体装置及びその製造方法
JP3454192B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
JPH05211274A (ja) リードフレーム及び半導体装置
JPH08148634A (ja) リードフレームならびにそれを用いた半導体装置およびその製造方法
JP2002009116A (ja) 半導体装置及び半導体装置の製造方法
JP2750916B2 (ja) 半導体装置およびその製造方法
TW201635447A (zh) 四方扁平無引腳封裝結構與四方扁平無引腳封裝導線架結構
JP2003007953A (ja) 樹脂封止型半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070213

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070911

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070912

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100921

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110921

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110921

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110921

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120921

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120921

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130921

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees