JPH05211274A - リードフレーム及び半導体装置 - Google Patents

リードフレーム及び半導体装置

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JPH05211274A JP17189592A JP17189592A JPH05211274A JP H05211274 A JPH05211274 A JP H05211274A JP 17189592 A JP17189592 A JP 17189592A JP 17189592 A JP17189592 A JP 17189592A JP H05211274 A JPH05211274 A JP H05211274A
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Abstract

(57)【要約】 【目的】 中継導体テープ等の中継体を用いるリードフ
レームにおいて、インナーリード先端の後退によって形
成されたインナーリード形成用スペースを実質的に減じ
ることがなく且つボンディング回数の増加を防止できる
リードフレーム及び半導体装置を提供する。 【構成】 電気絶縁性基体の片面に導体パターン１４ａ
が形成された中継体１４を介してリードフレーム本体１
０を構成するインナーリード１２と半導体チップ１６と
が電気的に接続されるリードフレームであって、該リー
ドフレーム本体１０と別体に形成され且つ半導体チップ
１６が搭載される放熱板１８上に、前記中継体１４が配
設されていると共に、前記中継体１４に形成された導体
パターン１４ａのインナーリード側端末とインナーリー
ド１２の先端部とが直接接合されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はリードフレーム及び半導
体装置に関し、更に詳細には導体パターンが形成された
中継体を介してリードフレーム本体を構成するインナー
リードと半導体チップとが電気的に接続されるリードフ
レーム及び前記リードフレームに半導体チップが搭載さ
れた半導体装置に関する。
【０００２】
【従来の技術】近年、半導体チップの高集積化と共にリ
ードフレームの高密度化が進み、極めて多ピンのリード
フレームが用いられている。多ピンのリードフレームの
製造には、リードフレーム材をエッチングしてリードパ
ターンを形成する方法が使用されているが、数百ピン以
上もの多ピンのリードフレームになると、通常のエッチ
ング方法では製造が困難となる。このため、リードフレ
ームのうちでもリードパターンが特に高密度となるイン
ナーリードの先端部分については、微細パターンの形成
が容易に可能な中継導体テープを中継体として用い、半
導体チップとリードフレームのインナーリードとを接続
する方法が行われている。かかる中継導体テープは、例
えば電気的絶縁性を有するベースフィルム上に銅箔を接
合し、銅箔をエッチングして所望の導体パターンを形成
したものである。この中継導体テープは、リードフレー
ム材にくらべてはるかに薄厚の導電材を用いることがで
きるために微細パターンの形成が容易である。この様な
中継導体テープ５を用いたリードフレーム６に半導体チ
ップ７を搭載した従来の半導体装置を図７に示す。図７
の半導体装置は、封止樹脂２によって樹脂封止されてい
る。
【０００３】この様に中継導体テープ５を用いることに
よって、リードフレーム本体６のインナーリード９を、
半導体チップ７を搭載するステージ８から後退させてイ
ンナーリード９の微細化、狭ピッチ化を可能とすること
ができる。つまり、インナーリード９は、ステージ８か
ら放射状に配置されるため、インナーリード９の先端位
置をステージ８から後退させることによって、インナー
リード９を形成するスペースをとることができる。しか
し、インナーリード９を単に後退させた場合には、半導
体チップ７のボンディング部とインナーリード９の先端
との間隔が広くなり、ボンディングワイヤ長が長くなる
ため、ボンディングワイヤ間の短絡が発生することがあ
る。この点、前記中継導体テープ５を用いることによっ
て、半導体チップ７とインナーリード９の先端との間を
中継導体テープ５に形成された導体回路５ａで中継する
ことができ、ボンディングワイヤ長を可及的に短縮して
ボンディングワイヤ間の短絡発生の問題を解消し、イン
ナーリード９の微細化、狭ピッチ化を可能としているの
である。
【０００４】
【発明が解決しようとする課題】図７に示す様に、従来
の中継導体テープ５を用いたリードフレーム６ではステ
ージ８のサイズを半導体チップ７よりも大きく設定して
ステージ８の外周上に中継導体テープ５を接合し、ワイ
ヤボンディング３、４によって半導体チップ７と中継導
体テープ５の内周縁との間、中継導体テープ５の外周縁
とインナーリード９との間を接続している。ところで、
ステージ８は、通常、リードフレーム６と一体に形成さ
れ、図８に示す如く、サポートバー１１によって支承さ
れている。一方、図７に示す如く、ステージ８の周縁近
傍に中継導体テープ５が配設されるため、インナーリー
ド９が微細化、狭ピッチ化されるほど、インナーリード
９を形成するためのスペースを確保すべく、インナーリ
ード９の先端位置を後退させてステージ８を大型化する
必要がある。かかるインナーリード９の微細化、狭ピッ
チ化に伴うステージ８の大型化によって、ステージ８を
支承するサポートバー１１の強度も向上することを要
し、サポートバー１１の幅広化或いは本数の増加を必要
とする。しかし、サポートバー１１の幅広化或いは本数
の増加は、インナーリード９の先端の後退によって形成
されたインナーリード形成用スペースを実質的に減じる
ことになるため、ステージ８の大きさには限界がある。
また、図７に示す中継導体テープ５を配設した従来のリ
ードフレーム本体６においては、半導体チップ７と中継
導体テープ５及び中継導体テープ５とインナーリード９
の先端との各間をワイヤボンディングすることを必要と
し、半導体装置の製造工程におけるボンディング回数が
増加する。
【０００５】そこで、本発明の目的は、中継導体テープ
等の中継体を用いるリードフレームにおいて、インナー
リード先端の後退によって形成されたインナーリード形
成用スペースを実質的に減じることがなく且つボンディ
ング回数の増加を防止できるリードフレーム及び半導体
装置を提供するにある。
【０００６】
【課題を解決するための手段】本発明者は、前記目的を
達成するには、リードフレーム本体と別体に形成された
放熱板を用いることによって、従来のリードフレーム本
体と一体に形成されたステージを具備するリードフレー
ムにおいて必要であったサポートバーを不要とでき、更
にインナーリードの先端部に中継体の片面に形成された
導体パターンのインナーリード側端末を直接接合するこ
とが有効と考え検討した結果、本発明に到達した。
【０００７】即ち、本発明は、電気絶縁性基体の片面に
金属から成る導体パターンが形成された中継体を介して
リードフレーム本体を構成するインナーリードと半導体
チップとが電気的に接続されるリードフレームであっ
て、該リードフレーム本体と別体に形成され且つ半導体
チップが搭載される放熱板上に前記中継体が配設されて
いると共に、前記中継体に形成された導体パターンの前
記インナーリード側端末とインナーリードの先端部とが
直接接合されていることを特徴とするリードフレームに
ある。また、前記リードフレームの放熱板上に搭載され
た半導体チップと中継体の導体パターンの半導体チップ
側端末とがワイヤボンディングされていることを特徴と
する半導体装置でもある。かかる構成の本発明におい
て、中継体を、絶縁性テープの片面に金属から成る導体
パターンが形成され且つ前記テープの他方の面に導体層
が形成されて成る中継導体テープとすることによって、
リードフレームの製造工程における取り扱いを容易とす
ることができる。更に、導体パターンのインナーリード
側端末とインナーリードの先端部との接合を、導体パタ
ーンのインナーリード側端末に施された金属めっきとイ
ンナーリードの先端部に施された金属めっきとの金属接
合とすることによって、導体パターンの一端とインナー
リードとの直接接合を容易に行うことができる。尚、半
導体チップが搭載された放熱板のアース等のために、前
記放熱板と中継体の導体パターンの半導体チップ側端末
とがワイヤボンディングされていることによって、半導
体装置の電気特性が改善される。
【０００８】
【作用】本発明によれば、リードフレーム本体と一体に
形成されていたステージに代えて、別体に形成される放
熱板を使用するため、前記ステージに必要なサポートバ
ー等を不要化できる。このため、サポートバー等によっ
て制限を受けることなく放熱板の大型化が可能であり、
インナーリードの先端の後退によって形成したインナー
リード形成用スペースをサポートバー等によって減じる
ことなく確保できる。更に、中継体に形成された導体パ
ターンのインナーリード側端末がインナーリードの先端
部に直接接合されているため、インナーリードの先端部
と導体パターンとのワイヤボンディングを不要とするこ
とができる。
【０００９】
【実施例】本発明を図面を用いて更に詳細に説明する。
図１は、本発明の一実施例を示す断面図であり、リード
フレーム本体１０と別体に形成された放熱板１８上に、
半導体チップ１６が搭載されて封止樹脂２２によって樹
脂封止されている。放熱板１８の周縁部近傍には、中継
体としての中継導体テープ１４が配設されている。この
中継導体テープ１４は、ポリイミド樹脂フィルム等の電
気絶縁性フィルムの片面（表面）に銅箔等の導電性金属
膜から成る所望の導体パターンが形成されていると共
に、前記フィルムの他方の面（裏面）には導電層として
銅箔等から成る導電性金属膜が形成されている。このた
め、本実施例の中継導体テープ１４と放熱板１８とを、
金(Au)ー錫(Sn)又は金(Au)ー金(Au)等の金属接合で接合
できる。また、本実施例においては、中継導体テープ１
４の導体パターン１４ａの各端末も、インナーリード１
２の先端部に金属接合されている。かかる金属接合とし
ては、金(Au)ー錫(Sn)、金(Au)ー金(Au)、金(Au)ー銀(A
g)、金(Au)ーパラジウム(Pd)等を挙げることができる。
これら金属接合に供される金属層を、予め接合部分にめ
っき等で形成しておくことによって、導体パターン１４
ａの各端末とインナーリード１２側端末との接合及び中
継導体テープ１４と放熱板１８との接合を、熱圧着等の
手段で同時に行うことによって行うことができる。この
様にインナーリードの先端部に一端部が直接接合された
導体パターン１４の半導体チップ１６側端末は、半導体
チップ１６にワイヤ２０によってボンディングされてい
る。
【００１０】中継導体テープ１４のインナーリード１２
側端末がインナーリード１２の先端部に直接金属接合さ
れている本実施例のリードフレームにおいては、導体パ
ターン１４ａの一端側をワイヤボンディングするだけで
よく、中継導体テープ１４を用いた場合の半導体装置の
ボンディング工程におけるボンディング回数を減少でき
る。また、リードフレーム本体１０と別体で形成される
放熱板１８は、その大きさを搭載する半導体チップ１６
の大きさに合わせて変更可能である。しかも、放熱板１
８を支承するサポートバー等を必要としないため、イン
ナーリード１２の先端の後退によって形成したインナー
リード形成用スペースをサポートバー等によって減ずる
ことなく確保することができる。このため、本実施例の
リードフレーム１０によれば、入出力端子の多い狭ピッ
チで且つ小型の半導体チップの実装が可能である。更
に、放熱板１８をリードフレーム本体１０とは異種の材
料を用いて形成することができ、放熱性が良好な材料を
用いて形成した高放熱性の放熱板１８を用いることによ
って、前記インナーリード形成用スペースの確保と相俟
って高発熱性の高密度・高速度の半導体チップをリード
フレームに実装することができる。
【００１１】インナーリード１２の先端部と中継導体テ
ープ１４の導体パターン１４ａとの接続は、図２に示す
様に、導体パターン１４ａのインナーリード１２側の端
末を延長して接続してもよい。また、放熱板１８の端末
を、図３に示す様に、インナーリード１２に抵抗溶接等
で直接接合することによって、放熱板１８をアースでき
最終的に得られる半導体装置の電気特性を向上すること
ができる。しかも、放熱板１８の熱も伝熱によってアウ
ターリードから放熱できるために放熱板１８の放熱性も
向上することができる。勿論、放熱板１８のア−スとし
ては、図４に示す如く、放熱板１８と中継導体テープ１
４とをワイヤ２１で連結してもよい。尚、本実施例にお
いては、中継導体テープ１４とインナーリード１２の先
端部との接合を金属接合で行っているが、導電性接着剤
を用いてもよい。更に、中継導体テープ１４と放熱板１
８とを金属接合しているが、導電性接着剤によって接合
してもよい。
【００１２】図１〜図４においては、中継導体テープ１
４と放熱板１８とが導体層を介して接合されている例を
示したが、図５に示すように、中継導体テープ１４が放
熱板１８と接着剤１４ｃを介して接合されていてもよ
い。この場合の中継導体テープ１４の構成を図６に示
す。かかる中継導体テープ１４には、絶縁性フィルムと
してのポリイミド樹脂フィルム１４ｂの片面（表面）に
銅箔から成る導体パターン１４ａが形成され、ポリイミ
ド樹脂フィルム１４ｂの他方の面（裏面）に接着剤１４
ｃが塗布されている。また、導体パターン１４ａは、銅
箔１５ａの上面にニッケルめっき１５ｂが施され、更に
金(Au)めっき１５ｃが施されている。ニッケルめっき１
５ｂは、銅金属が金(Au)めっき１５ｃ中に拡散すること
を防止するためである。ところで、一般的に、接着剤は
導電性に乏しいため、図４に示す様に、放熱板１８と中
継導体テープ１４とをワイヤ２１で連結することによっ
て、放熱板１８の導通を取ることができる。尚、図１〜
図４に示す金属接合する導体パターン１４ａ等の部分
に、予め金(Au)めっき等を施す場合、導体パターン１４
ａを形成する銅金属等が金(Au)めっき中に拡散すること
を防止すべく、予めニッケルめっき等の下地めっきを施
してもよい。
【００１３】
【発明の効果】本発明によれば、インナーリードの先端
を後退させて形成したインナーリード形成用スペース
を、サポートバー等によって減じられることなく充分に
確保でき、入出力端子の多い狭ピッチ・小型半導体チッ
プの実装が可能となるため、半導体装置の多ピン化、小
型化、薄型化を可能とすることができる。また、リード
フレーム本体を形成する材料と異なる放熱性が良好な材
料を用いて放熱板を形成できるため、高放熱性の高密度
・高速度の半導体チップを搭載することもできる。更
に、中継体を用いたリードフレームに半導体チップを実
装する際に、ボンディング回数を減少することができ、
半導体装置の製造効率を向上できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の他の実施例を示す部分断面図である。
【図３】本発明の他の実施例を示す部分断面図である。
【図４】本発明の他の実施例を示す部分断面図である。
【図５】本発明の他の実施例を示す部分断面図である。
【図６】図５に示す中継導体テープの部分断面図であ
る。
【図７】従来の半導体装置を示す断面図である。
【図８】従来のリ−ドフレームを示す部分正面図であ
る。
【符号の説明】
１０ リードフレーム １２ インナーリード １４ 中継体（中継導体テープ） １４ａ 導体パターン １６ 半導体チップ １８ 放熱板 ２０ ワイヤ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 電気絶縁性基体の片面に金属から成る導
    体パターンが形成された中継体を介してリードフレーム
    本体を構成するインナーリードと半導体チップとが電気
    的に接続されるリードフレームであって、 該リードフレーム本体と別体に形成され且つ半導体チッ
    プが搭載される放熱板上に前記中継体が配設さていると
    共に、 前記中継体に形成された導体パターンの前記インナーリ
    ード側端末とインナーリードの先端部とが直接接合され
    ていることを特徴とするリードフレーム。
  2. 【請求項２】 中継体が、絶縁性テープの片面に金属か
    ら成る導体パターンが形成され且つ前記テープの他方の
    面に導体層が形成されて成る中継導体テープである請求
    項１記載のリードフレーム。
  3. 【請求項３】 導体パターンのインナーリード側端末と
    インナーリードの先端部との接合が、導体パターンのイ
    ンナーリード側端末に施された金属めっきとインナーリ
    ードの先端部に施された金属めっきとの金属接合である
    請求項１記載のリードフレーム。
  4. 【請求項４】 請求項１記載のリードフレームの放熱板
    上に搭載された半導体チップと中継体の導体パターンの
    半導体チップ側端末とがワイヤボンディングされている
    ことを特徴とする半導体装置。
  5. 【請求項５】 半導体チップが搭載された放熱板のアー
    ス等のために、前記放熱板と中継体の導体パターンの半
    導体チップ側端末とがワイヤボンディングされている請
    求項４記載の半導体装置。
  6. 【請求項６】 中継体が絶縁性テープの片面に金属から
    成る導体パターンが形成されていると共に、前記テープ
    の他方の面に導体層が形成されている中継導体テープで
    ある請求項４又は請求項５記載の半導体装置。
  7. 【請求項７】 導体パターンの一端とインナーリードの
    先端部との接合が、導体パターンの一端に施された金属
    めっきとインナーリードの先端部に施された金属めっき
    との金属接合である請求項４記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878599A (ja) * 1994-09-05 1996-03-22 Goto Seisakusho:Kk 集積回路パッケージ及びその製造方法
US5656864A (en) * 1993-09-09 1997-08-12 Fujitsu Limited Semiconductor device having upper and lower package bodies and manufacturing method thereof
WO2013075384A1 (en) * 2011-11-25 2013-05-30 Jiangsu Changjiang Electronics Technology Co. Ltd Ball grid array (bga) packaging structures and method for manufacruring the same
JP2014060410A (ja) * 2008-04-09 2014-04-03 Fuji Electric Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656864A (en) * 1993-09-09 1997-08-12 Fujitsu Limited Semiconductor device having upper and lower package bodies and manufacturing method thereof
JPH0878599A (ja) * 1994-09-05 1996-03-22 Goto Seisakusho:Kk 集積回路パッケージ及びその製造方法
JP2014060410A (ja) * 2008-04-09 2014-04-03 Fuji Electric Co Ltd 半導体装置
WO2013075384A1 (en) * 2011-11-25 2013-05-30 Jiangsu Changjiang Electronics Technology Co. Ltd Ball grid array (bga) packaging structures and method for manufacruring the same

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