JPH06283650A - 半導体装置 - Google Patents

半導体装置

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JPH06283650A
JPH06283650A JP5090573A JP9057393A JPH06283650A JP H06283650 A JPH06283650 A JP H06283650A JP 5090573 A JP5090573 A JP 5090573A JP 9057393 A JP9057393 A JP 9057393A JP H06283650 A JPH06283650 A JP H06283650A
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JP
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lead frame
wiring board
semiconductor device
semiconductor
semiconductor element
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Katsumi Kosaka
克巳 匂坂
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Ibiden Co Ltd
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Ibiden Co Ltd
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Abstract

(57)【要約】 【目的】半導体集積回路を搭載するリードフレームの周
辺部に構造上の特徴があって、半導体搭載用の基板との
間の電気的な接続機能と物理的な保持機能とを別個に果
たすようにされた半導体装置を提供すること。 【構成】半導体素子を樹脂封止して形成された半導体装
置であって、半導体素子を搭載する配線基板（１）と外
部接続用のリードフレーム（２）とが、少なくとも前記
配線基板の外周に配置された接着剤（７）と前記配線基
板の導体上に配置された接着剤を介して接着されてお
り、前記配線基板の導体と前記リードフレームのインナ
ーリード（４）の一部が電気的に接続されて構成された
ことを特徴とする半導体装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に関するも
のであり、特に、半導体集積回路を搭載するリードフレ
ームの周辺部に構造上の特徴があって、半導体搭載用の
基板との間の電気的な接続機能と物理的な保持機能とを
別個に果たすようにされた半導体装置に関するものであ
る。
【０００２】
【従来の技術】半導体装置の中枢をなす半導体素子にお
いて、マイクロプロセッサ・ユニット（ＭＰＵ）や客先
仕様半導体素子（いわゆるカスタムＩＣ）として主に使
用されるゲートアレイ素子については、従来から次のよ
うな諸事項の充足が要望されている。即ち、（１）その
スイッチングノイズを抑制するためにリードインダクタ
ンスを低減させること；（２）その高速動作にともなう
消費電力の増大に基づいて発生する熱を効率的に放散さ
せること；（３）その入出力端子数の増大と半導体素子
上での電極の微細化に対応して、そのインナーリードを
も微細化させること；（４）その適応機能を拡大するた
めに単一基板上にマルチチップを搭載させること；等の
諸事項の充足が要望されてきている。
【０００３】そして、上記されたような要望事項に対し
ては従来から幾つかの提案がなされており、例えば、次
のような利点を生じるものが提案されている。即ち、
（１）配線基板を多層構造にすることでリードインダク
タンスの低減が可能にされる；（２）配線基板をリジッ
ドなものにして、これにヒートシンクを搭載する構造に
することで、その放熱性が確実に向上される；（３）配
線基板の加工性を利用して、インナーリードの微細化が
可能にされる；（４）配線基板の設計の自由度を増すこ
とによって、単一基板上でのマルチチップの搭載が可能
にされる；等の利点を生じるものが提案されており、例
えば基板とリードフレームとを接合した半導体装置のた
めに有効に利用できるようにされている。
【０００４】図６は、特開昭５９−９８５４５号公報
［半導体装置］に例示されているような、従来のこの種
の技術に関する説明図である。この図６において、ガラ
スエポキシ系の材料からなるプリント配線基板１の上面
には所要の形状の導体パターン１９Ａが形成されてお
り、このプリント配線基板１の適所に接着剤７を介して
設けられた半導体素子１４とは金ワイヤー１３をもって
接続されている。また、前記導体パターン１９Ａは、所
要の外部素子との接続用のリードフレーム２と適当な材
質の半田で接続され、また、前記リードフレーム２の取
り付け位置においてスルーホール６が設けられており、
半導体素子１４を中心として部分的にモールドレジン１
２で封止されている。
【０００５】図７も、前記特開昭５９−９８５４５号公
報［半導体装置］に例示されているような、従来のこの
種の技術に関する別の説明図である。この図７におい
て、ガラスエポキシ系の材料からなるプリント配線基板
１の上面には所要の形状の導体パターン１９Ａが形成さ
れており、このプリント配線基板１の適所に設けられた
半導体素子１４とは金ワイヤー１３をもって接続されて
いる。また、前記導体パターン１９Ａは、所要の外部素
子との接続用のリードフレーム２と半田９で接続されて
おり、全体としてモールドレジン１２で封止されてい
る。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な従来の改良された技術においても次のような問題点が
あった。即ち、［１］リードフレームと基板との接続部
位には、電気的な接続機能という一方の局面と、物理的
な保持機能という他方の局面とが含まれているが、上述
された従来の技術においては、要部における半田接続だ
けにより、前記の電気的な接続機能および物理的な保持
機能という双方の機能を担保することが期待されてい
る。しかるに、多ピンプラスチックの標準的なパッケー
ジであるＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）は、その４辺の外周に接続部が設けられた構成のも
のであることから、リードフレームと対応の基板との間
の熱膨張差に起因して生じるストレスのために、例えば
製品寿命試験が行われたときに該当の部位に破断が生
じ、ひいては関連の配線部位での断線も生じることにな
る；［２］リードフレームと配線基板のパターンが全て
接続された状態にあることから、内部配線や半導体搭載
部として作用する本来の機能が前記リードフレームから
失われることになり、その有効な利用性が阻害されると
ともに、その設計上の自由度が十分に活用されないこと
になる；［３］リードフレームと配線基板との接続は、
該当の接続部における配線抵抗の上昇およびその接続信
頼性の低下という観点から極力少ない箇所での接続が望
ましいけれども、接続箇所の減少を所望のように実行す
ることができない；等の問題点があった。
【０００７】この発明は上記された問題点を解決するた
めになされたものであり、半導体集積回路を搭載するリ
ードフレームの周辺部に構造上の特徴があり、半導体搭
載用の基板との間の電気的な接続機能と物理的な保持機
能とを別個に果たすようにされた半導体装置を提供する
ことを目的とするものである。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体素子を樹脂封止して形成された半導体装置
であって：半導体素子を搭載する配線基板と外部接続用
のリードフレームとが、少なくとも前記配線基板の外周
に配置された接着剤と前記配線基板の導体上に配置され
た接着剤を介して接着されており；前記配線基板の導体
と前記リードフレームのインナーリードの一部が電気的
に接続されている；ことを特徴とするものである。ま
た、この発明に係る半導体装置は、前記半導体素子は前
記配線基板に設けられたヒートシンク部に直接的に搭載
されていることを特徴とするものである。即ち、この発
明に係る半導体装置は、ある所定の接続部における電気
的な接続と物理的な接続との双方の機能が同時に果たさ
れる従来の技術とは異なって、前記両者の接続機能を別
個に果たすことができる構成にされており、外部接続端
子として用いられるリードフレームと半導体搭載用基板
とが所定の接着剤を介して接合されることに加えて、該
リードフレームのインナーリード部が該半導体搭載用基
板の導体上に配置されているものである。
【０００９】
【作用】この発明に係る上記半導体装置によれば、
（１）熱ストレスが基板外周に配置された接着剤部と電
気的接続部とに分散して、その耐ストレス性が向上す
る；（２）リードフレームの一部が配線基板として利用
されることから、対応する半導体素子との接続がいわゆ
る２Ｔｉｅｒ式の多段構成になり、その実効的な配線密
度が向上する。また、そのモールド成形がなされるとき
の樹脂フローに基づくワイヤークロスやショートの発生
が抑制される；（３）グランド線や各種のシグナル線等
に関する所要の設計操作に応じて、装置内での接続箇所
数を着実に減少させることができる；等の利点がもたら
される。
【００１０】
【実施例】図１は、この発明の第１の実施例に係る半導
体装置に関する概略的な説明図である。この図１におい
て、適当な素材（例えば、ビスマレイミドトリアジン基
板，０．２ｍｍ厚）からなるプリント配線基板１の適所
（例えば、その中央部）には所要の半導体素子を搭載す
るためのキャビティ３が設けられており、また、スルー
ホール６も設けられている。所要の金属箔（例えば、三
菱電機社製のＭＦ２０２−Ｈ，０．１５ｍｍ厚）からな
るリードフレーム２は前記配線基板１の上部適所に配置
されており、そのインナーリード４の一部はグランド層
としてのグランドリング８を形成している。前記インナ
ーリード４の残余のものは、プリント配線基板１におけ
るスルーホール６を介して、適当な材質の半田による電
気的な接続がなされるとともに、前記グランドリング８
の下面部を通して伸長するようにされている。グランド
リング８はキャビティ３の近傍において銀メッキ（図示
されない）が施されており、搭載されるべき半導体素子
のグランド電極（これも図示されない）と金ワイヤーの
ような適当な接続手段をもって直接的に接続するように
されている。当該半導体素子のシグナル線は、プリント
配線基板１上において、金メッキされたインナーリード
（前記インナーリード４の残余のもの）で形成されてお
り、導体厚の差に基づく微細なパターンの生成が可能に
なるとともに、小型化した半導体チップの搭載も可能に
なる。なお、前記のインナーリード４に続けてアウター
リード５が設けられており、所要のアセンブル作業に際
して他の回路部等と接続するようにされる。また、前記
されたプリント配線基板１とリードフレーム２とは、所
要の（例えば、エポキシ系の）接着剤７によって接着さ
れている。この図１におけるものは、多ピンの標準的な
ＱＦＰに対応するものであって、フレームの多連取りの
１ピース分が示されている。
【００１１】図２は、前記図１においてＡ−Ａ線で切断
した状態を示す横断面図である。この図２において、キ
ャビティ３の周辺適所に配置されたエポキシ系の接着剤
７（その厚みは４０μｍ程度）を介して、リードフレー
ム２におけるインナーリード４またはその近傍部位がプ
リント配線基板１の上面に接着されている。また、リー
ドフレーム２とスルーホール６とは半田９をもって固着
されている。ここでの半田９としては、例えば、錫と鉛
とが９：１で混合されたいわゆる９：１半田を好適に使
用することができる。また、プリント配線基板１の下面
適所に設けられた接着剤７により、無酸素銅材からなる
ヒートシンク１１が固着されている。このヒートシンク
１１の上面にはダイペースト１０を介して半導体素子１
４が配置されており、また、この半導体素子１４は金ワ
イヤー１３によってリードフレーム２のインナーリード
部４におけるボンディング面およびプリント配線基板１
のワイヤーボンディング面に接続されている。なお、前
記されたインナーリード部４におけるボンディング面と
プリント配線基板１のワイヤーボンディング面との間に
は約０．１９０ｍｍの高さの差があり、微細なワイヤー
ボンディング操作を施す際にも、クロスや異常接近を排
除することが可能にされて、信頼性の高い接続を実現す
ることができる。前記された接着剤７はプリント配線基
板１の外周にも設けられており、このために、上記実施
例装置のアセンブリ工程において、その電気的接続部で
ある半田９による固着部位にかかるストレスが適度に分
散され、当該装置がモールド成形された後での信頼性も
大幅に改善される。
【００１２】図３は、前記図２の場合に加えてトランス
ファーモールド樹脂１５による被覆がなされた状態にあ
ることに関する説明図である。この図３においては、前
記図２の場合とは異なり実施例装置の上下関係が逆転し
ている。ここで、プリント配線基板１のキャビティに挿
入・配置された半導体素子１４の一方の面は、ダイペー
スト１０を介してヒートシンク１１の一方の面（この図
３では下面）に接着されており、また、この半導体素子
１４の他方の面における電気的な接続部位（図示されな
い）は、金ワイヤー１３を介して、プリント配線基板１
の導体部やリードフレーム２のインナーリード側に接続
されている。そして、このような処理がなされてから、
その要部はトランスファーモールド樹脂１５をもって包
囲されることになる。なお、ヒートシンク１１の他方の
面は外気に対して露出するようにされている。
【００１３】図４は、この発明の第２の実施例に係る半
導体装置に関する概略的な説明図である。この図４にお
いて、プリント配線基板１は、耐熱エポキシ材による
（０．４ｍｍの厚みの）両面基板から形成されている。
リードフレーム２は、銅合金系のＫＬＦ−１２５からな
る、０．１５０ｍｍの厚みのものである。このリードフ
レーム２の所定のインナーリード部は（適度に拡張され
て）リードフレームグランドリング８を形成しており、
接着剤７Ｂをもってプリント配線基板１の表面側に接着
されている。また、プリント配線基板１の裏面の基板パ
ターン（図示されない）は所定の電源層を形成してお
り、ある所定のスルーホールを介して、キャビティ３の
近傍に所要のグランドリング１５を形成している。な
お、このグランドリング１５は、インダクタンスを低減
させる機能を果たすとともに放熱板としての作用をも果
たすものであり、その結果として良好な放熱特性の実現
が可能にされる。リードフレーム２（リードフレームグ
ランドリング８には接続されていないもの）とプリント
配線基板１のインナーリード部４との間の電気的な接続
のためには、高融点の半田９Ａ（即ち、錫／鉛比が９／
１のもの）が使用されている。このために、モールド樹
脂の成形に際して適用される温度（１７５℃）および圧
力（１００ｋｇ／平方ｃｍ）に対しても流れや変形を生
じることがなく、良好な耐アセンブリ性を確保すること
ができる。接着剤７Ｂおよび７Ｃとしては、（約４０μ
ｍの厚みの）シート状の耐熱エポキシ系のものが使用さ
れている。特に、接着剤７Ｂは大面積のリードフレーム
グランドリング８を介してプリント配線基板１に接着さ
れており、このために、そのモールド成形時の温度およ
び圧力に基づく基板の変形が著しく小さくなるようにさ
れている。
【００１４】図５は、この発明の第３の実施例に係る半
導体装置に関する概略的な説明図である。この図５にお
いて、プリント配線基板１は、エポキシ／アラミド系の
（０．２ｍｍの厚みの）低熱膨張基板を用いて形成され
ている。リードフレーム２は、４２アロイ合金からなる
０．１２７ｍｍの厚みのものである。プリント配線基板
１の導体部とリードフレーム２の導体接続部とは、それ
ぞれに金メッキが施されており、所要の熱と超音波とを
加えることによって電気的な接続が確保されている。ヒ
ートシンク１１としては、Ｃｕ／Ｗ系の低熱膨張性素材
が使用されている。この第３の実施例では、プリント配
線基板１の一部がグランドパターンとして使用されてお
り、前記第２の実施例におけるリードフレームグランド
リングに比べて、搭載されるべき半導体素子（ここでは
図示されない）の近傍に配置することが可能となり、こ
のために、接続に使用される金ワイヤーの長さを小さく
することができる。かくして、前記金ワイヤーの長さに
基づくインダクタンス成分を小さくするすることができ
る。リードフレーム２とプリント配線基板１の導体部と
の双方において、該基板１の導体部におけるインナーリ
ード部をリードフレーム２のアウターリード部と交互に
接続させることにより、キャビティ３の近傍におけるイ
ンナーリード部の配置（即ち、基板１の導体部における
インナーリード部と、リードフレーム２に直結するイン
ナーリード部との配置）が、適当な接着剤を介して千鳥
状の２Ｔｉｅｒ（２段ボンディング面）にされ、実効的
に２倍以上の配線収納能力が実現される。このことか
ら、小型でありながら微細な電極部を有する半導体素子
を容易に搭載することができる。
【００１５】
【発明の効果】以上詳細に説明されたように、この発明
に係る半導体装置によれば、（１）基板導体配線とリー
ドフレームのインナーリード部を接着させることによ
り、熱伝導性の良好なものが近接配置されることにな
り、それだけ装置の放熱性が改善される；（２）その設
計の自由度が向上し、多くの半導体素子を搭載する際の
設計が容易になることから、その配線領域および半導体
素子搭載領域が大幅に拡大される；というような顕著な
効果が奏せられる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例に係る半導体装置に
関する概略的な説明図である。
【図２】 前記図１においてＡ−Ａ線で切断した状態を
示す横断面図である。
【図３】 前記図２の場合に加えてトランスファーモー
ルド樹脂による被覆がなされた状態にあることに関する
説明図である。
【図４】 この発明の第２の実施例に係る半導体装置に
関する概略的な説明図である。
【図５】 この発明の第３の実施例に係る半導体装置に
関する概略的な説明図である。
【図６】 従来のこの種の技術に関する説明図である。
【図７】 従来のこの種の技術に関する別の説明図であ
る。
【符号の説明】
１−−プリント配線基板；２−−リードフレーム；３−
−キャビティ；４−−インナーリード；５−−アウター
リード；６−−スルーホール；７−−接着剤；８−−グ
ランドリング。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体素子を樹脂封止して形成された半導
    体装置であって：半導体素子を搭載する配線基板と外部
    接続用のリードフレームとが、少なくとも前記配線基板
    の外周に配置された接着剤と前記配線基板の導体上に配
    置された接着剤を介して接着されており；前記配線基板
    の導体と前記リードフレームのインナーリードの一部が
    電気的に接続されている；ことを特徴とする半導体装
    置。
  2. 【請求項２】前記半導体素子は前記配線基板に設けられ
    たヒートシンク部に直接的に搭載されていることを特徴
    とする請求項１に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19931694A1 (de) * 1999-07-08 2001-01-18 Curamik Electronics Gmbh Verfahren zum Herstellen von elektrischen Schaltkreisen oder Modulen, elektrischer Schaltkreis oder elektrisches Modul, hergestellt nach dem Verfahren sowie Lead-Frame zur Verwendung bei diesem Verfahren
US8105964B2 (en) 2006-11-06 2012-01-31 Hexcel Composites, Ltd. Composite materials

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786985A (en) * 1991-05-31 1998-07-28 Fujitsu Limited Semiconductor device and semiconductor device unit
US5604376A (en) * 1994-06-30 1997-02-18 Digital Equipment Corporation Paddleless molded plastic semiconductor chip package
JP3424344B2 (ja) * 1994-09-01 2003-07-07 ヤマハ株式会社 半導体装置
US5646444A (en) * 1995-10-05 1997-07-08 Motorola, Inc. Apparatus and method for mounting a component to an electrical circuit
US5661337A (en) * 1995-11-07 1997-08-26 Vlsi Technology, Inc. Technique for improving bonding strength of leadframe to substrate in semiconductor IC chip packages
US5796159A (en) * 1995-11-30 1998-08-18 Analog Devices, Inc. Thermally efficient integrated circuit package
US5646831A (en) * 1995-12-28 1997-07-08 Vlsi Technology, Inc. Electrically enhanced power quad flat pack arrangement
US5940686A (en) * 1996-04-12 1999-08-17 Conexant Systems, Inc. Method for manufacturing multi-chip modules utilizing direct lead attach
JPH1022589A (ja) * 1996-04-29 1998-01-23 Ibiden Co Ltd 電子部品搭載用基板及びその製造方法
US5920123A (en) * 1997-01-24 1999-07-06 Micron Technology, Inc. Multichip module assembly having via contacts and method of making the same
US6159764A (en) * 1997-07-02 2000-12-12 Micron Technology, Inc. Varied-thickness heat sink for integrated circuit (IC) packages and method of fabricating IC packages
JPH11154208A (ja) * 1997-11-21 1999-06-08 Mitsubishi Electric Corp Ｉｃカード及びその製造方法
JP3785820B2 (ja) * 1998-08-03 2006-06-14 豊田合成株式会社 発光装置
US6040631A (en) * 1999-01-27 2000-03-21 International Business Machines Corporation Method of improved cavity BGA circuit package
US6265771B1 (en) 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6424541B1 (en) * 1999-04-21 2002-07-23 Conexant Systems, Inc Electronic device attachment methods and apparatus for forming an assembly
US6195258B1 (en) * 1999-08-26 2001-02-27 Advanced Semiconductor Engineering, Inc. Thermal board used for bonding wires in semiconductor manufacturing process
US7573159B1 (en) 2001-10-22 2009-08-11 Apple Inc. Power adapters for powering and/or charging peripheral devices
US20040251532A1 (en) * 2003-06-10 2004-12-16 Potter Chien Chip package structure
TWI241042B (en) * 2004-03-11 2005-10-01 Chen-Lun Hsingchen A low thermal resistance LED device
JP2005347369A (ja) * 2004-06-01 2005-12-15 Renesas Technology Corp 半導体装置およびその製造方法
US7410830B1 (en) * 2005-09-26 2008-08-12 Asat Ltd Leadless plastic chip carrier and method of fabricating same
TWI325617B (en) * 2006-12-18 2010-06-01 Chipmos Technologies Inc Chip package and method of manufacturing the same
CN101685809B (zh) * 2008-09-22 2012-07-04 晶致半导体股份有限公司 半导体封装件及其导线架
US20130081845A1 (en) * 2011-09-30 2013-04-04 Edward Siahaan Housing for electronic components
CN112151510B (zh) * 2020-09-11 2022-08-02 安徽龙芯微科技有限公司 一种具有接地环的堆叠封装件及其加工方法
DE102020130612A1 (de) * 2020-11-19 2022-05-19 Infineon Technologies Ag Package mit einem elektrisch isolierenden Träger und mindestens einer Stufe auf dem Verkapselungsmittel

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60244074A (ja) * 1984-05-18 1985-12-03 Fujitsu Ltd 半導体装置及びその製造方法
US5012386A (en) * 1989-10-27 1991-04-30 Motorola, Inc. High performance overmolded electronic package
US5332864A (en) * 1991-12-27 1994-07-26 Vlsi Technology, Inc. Integrated circuit package having an interposer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19931694A1 (de) * 1999-07-08 2001-01-18 Curamik Electronics Gmbh Verfahren zum Herstellen von elektrischen Schaltkreisen oder Modulen, elektrischer Schaltkreis oder elektrisches Modul, hergestellt nach dem Verfahren sowie Lead-Frame zur Verwendung bei diesem Verfahren
DE19931694B4 (de) * 1999-07-08 2006-05-24 Curamik Electronics Gmbh Verfahren zum Herstellen von elektrischen Schaltkreisen oder Modulen sowie elektrischer Schaltkreis oder elektrisches Modul hergestellt nach diesem Verfahren
US8105964B2 (en) 2006-11-06 2012-01-31 Hexcel Composites, Ltd. Composite materials
US8263503B2 (en) 2006-11-06 2012-09-11 Hexcel Composites, Ltd. Composite materials
US8980771B2 (en) 2006-11-06 2015-03-17 Hexcel Composites Limited Composite materials

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